KR20000055596A - Method for forming gate electrode with polycide structure - Google Patents
Method for forming gate electrode with polycide structure Download PDFInfo
- Publication number
- KR20000055596A KR20000055596A KR1019990004290A KR19990004290A KR20000055596A KR 20000055596 A KR20000055596 A KR 20000055596A KR 1019990004290 A KR1019990004290 A KR 1019990004290A KR 19990004290 A KR19990004290 A KR 19990004290A KR 20000055596 A KR20000055596 A KR 20000055596A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate electrode
- pattern
- spacer
- etching
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 66
- 125000006850 spacer group Chemical group 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 40
- 229920005591 polysilicon Polymers 0.000 claims description 40
- 229910017052 cobalt Inorganic materials 0.000 claims description 29
- 239000010941 cobalt Substances 0.000 claims description 29
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical group [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 abstract description 8
- 150000002500 ions Chemical class 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- 150000004767 nitrides Chemical class 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 abstract 1
- 229920001296 polysiloxane Polymers 0.000 abstract 1
- 230000002265 prevention Effects 0.000 abstract 1
- 229920006268 silicone film Polymers 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 6
- 229910019044 CoSix Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 폴리사이드 구조의 게이트 전극 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a gate electrode having a polyside structure.
최근, DRAM 셀 어레이(cell array)와 논리 회로(logic circuit)를 칩 하나로 합쳐서 구성하는 "Embedded DRAM(MDL)" 기술 및 주변(peripheral) 영역을 실리사이드(silicide)화한 고성능 DRAM의 개발이 세계적으로 활발하게 진행되고 있다. 또한, 논리 회로의 속도(speed) 개선을 위해서도 금속 실리사이드(metal silicide) 공정은 필수적으로 적용되고 있다. 그러나, DRAM 셀 어레이 부위는 소스/드레인 영역 형성을 위해 반도체 기판 내에 주입되는 불순물의 도핑(doping) 농도가 낮고, 리프레시(refresh) 기능의 저하로 인해 실리사이드막을 형성하는 것이 불가능하다. 하지만, DRAM의 데이터 액세스 시간(data access time) 개선을 위해 워드 라인(word line 또는 cell gate line)의 저항을 낮출 필요가 있다. 이에 따라 게이트 전극이 기존의 폴리실리콘막 상에 통상적인 증착 공정에 의해 텅스텐 실리사이드(WSix)막이 적층된 폴리사이드(polycide) 구조가 아닌 실리사이데이션(silicidation) 공정으로 상기 폴리실리콘막의 실리콘과 반응에 의해 형성되는 TiSix막 또는 CoSix막과 같은 저(low) 저항을 갖는 폴리사이드 구조가 적용되고 있다. 예를 들어, 상기 CoSix를 이용한 저저항 폴리사이드 구조를 갖는 게이트 전극의 형성 공정은 다음과 같다.Recently, the development of "Embedded DRAM (MDL)" technology, which combines a DRAM cell array and a logic circuit into a single chip, and the development of high-performance DRAM silicided in the peripheral region have been active worldwide. Is going on. In addition, a metal silicide process is indispensable for improving the speed of logic circuits. However, the DRAM cell array region has a low doping concentration of impurities implanted into the semiconductor substrate to form the source / drain regions, and it is impossible to form the silicide film due to the deterioration of the refresh function. However, it is necessary to lower the resistance of a word line or a cell gate line to improve data access time of DRAM. Accordingly, the gate electrode reacts with the silicon of the polysilicon film by a silicidation process rather than a polycide structure in which a tungsten silicide (WSix) film is laminated by a conventional deposition process on an existing polysilicon film. A polyside structure having a low resistance, such as a TiSix film or a CoSix film, formed is applied. For example, a process of forming a gate electrode having a low resistance polyside structure using CoSix is as follows.
도 1a 내지 도 1e는 종래의 폴리사이드 구조의 게이트 전극 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.1A to 1E are flowcharts sequentially illustrating processes of a gate electrode forming method of a conventional polyside structure.
도 1a를 참조하면, 활성 영역과 비활성 영역(도면에 도시 안됨)이 정의된 반도체 기판(10) 상에 게이트 전극용 폴리실리콘막이 형성된다. 게이트 전극 형성용 마스크를 사용하여 상기 폴리실리콘막을 식각 함으로써 폴리실리콘막 패턴(12)이 형성되고, 이어 상기 폴리실리콘막 패턴(12)의 양측벽에 질화막으로 실리콘 절연막 스페이서(14)가 형성된다.Referring to FIG. 1A, a polysilicon film for a gate electrode is formed on a semiconductor substrate 10 in which an active region and an inactive region (not shown) are defined. The polysilicon film pattern 12 is formed by etching the polysilicon film by using a gate electrode forming mask, and then a silicon insulating film spacer 14 is formed on both sidewalls of the polysilicon film pattern 12 as a nitride film.
다음에는 금속 실리사이드막 형성 공정이 수행된다. 도 1b에 있어서, 상기 반도체 기판(10) 상에 형성된 구조물들의 표면을 따라 코발트(cobalt)가 형성된다. 즉, 상기 폴리실리콘막 패턴(12)의 상부 및 절연막 스페이서(14)의 표면상에 코발트(18)가 일반적인 증착(deposition) 공정에 의해 증착 된다. 이어, 약 490℃의 낮은 온도에서 제 1 RTS(rapid thermal silicidation) 공정이 수행되는데, 이때 코발트(18)는 하부막인 폴리실리콘막 및 반도체 기판(10)의 실리콘(Si)과 반응하여 도 1c에 도시된 바와 같이, 상기 폴리실리콘막 패턴(12) 및 반도체 기판(10) 상에 코발트 실리사이드(CoSi)막(18a)이 형성된다. 그런 다음, 상기 제 1 실리사이데이션 공정 후 상기 절연막 스페이서(14) 및 코발트 실리사이드막(18a) 상에 반응하지 않고 남아 있는 코발트(18)를 제거하기 위한 스트립 공정이 수행된다. 상기 스트립 공정은 황산으로 수행되어 도 1d와 같이 반응하지 않은 코발트(18)는 제거된다.Next, a metal silicide film forming process is performed. In FIG. 1B, cobalt is formed along the surfaces of the structures formed on the semiconductor substrate 10. That is, cobalt 18 is deposited on the top of the polysilicon layer pattern 12 and on the surface of the insulating layer spacer 14 by a general deposition process. Subsequently, a first rapid thermal silicidation (RTS) process is performed at a low temperature of about 490 ° C., wherein the cobalt 18 reacts with the polysilicon film as a lower film and silicon (Si) of the semiconductor substrate 10 to FIG. 1C. As shown in FIG. 2, a cobalt silicide (CoSi) film 18a is formed on the polysilicon film pattern 12 and the semiconductor substrate 10. Then, after the first silicidation process, a strip process for removing cobalt 18 remaining without reacting on the insulating film spacer 14 and the cobalt silicide layer 18a is performed. The strip process is performed with sulfuric acid to remove unreacted cobalt 18 as shown in FIG.
계속해서, 도 1e를 참조하면 상기 코발트 실리사이드막(18a)에 대해 약 850℃의 고온에서 제 2 RTS 공정을 수행함으로써 상기 폴리실리콘막 패턴(12) 및 반도체 기판(10)의 표면상에 코발트 실리사이드(CoSi2)막(18b)이 형성된다.Subsequently, referring to FIG. 1E, a cobalt silicide is formed on the surface of the polysilicon film pattern 12 and the semiconductor substrate 10 by performing a second RTS process on the cobalt silicide film 18a at a high temperature of about 850 ° C. (CoSi 2 ) film 18b is formed.
상술한 바와 같이, 종래에는 상기 코발트 실리사이드(CoSi2)막 형성을 위한 실리사이데이션 공정을 2회로 나누어서 진행하는데 그 이유는 다음과 같다.As described above, conventionally, the silicidation process for forming the cobalt silicide (CoSi 2 ) film is divided into two processes, for the following reasons.
상기 도전막 패턴의 상부와 게이트 스페이서의 표면상에 증착된 코발트를 열처리하여 코발트 실리사이드(CoSi2)막의 형성시 약 850℃의 고온에서 RTS(rapid thermal silicidation) 공정을 한번 수행하게 되면 상기 폴리실리콘막 내의 실리콘(silicon)이 절연막 스페이서 쪽으로 전이된다. 왜냐하면, 도 1a와 같이 상기 폴리실리콘막 패턴(12)의 상부와 절연막 스페이서(14)의 상부가 단차 없이 나란하게 형성되어 있기 때문에 고온의 열이 가해지게 되면 폴리실리콘막 내의 실리콘이 쉽게 절연막 스페이서 쪽으로 이동하게 되어 상기 절연막 스페이서의 표면상에도 코발트 실리사이드(CoSi2)막이 형성된다. 이 후 공정에서 반응하지 않은 코발트를 제거하기 위한 황산 스트립(strip) 공정이 수행되지만, 상기 절연막 스페이서 상에 형성된 코발트 실리사이드막은 제거되지 않고 남아 있게 되고, 이는 게이트 및 소스/드레인간에 단락을 유발한다(도면에 도시 안됨).When the cobalt deposited on the conductive layer pattern and the surface of the gate spacer is thermally treated to form a cobalt silicide (CoSi 2 ) layer, the polysilicon layer is subjected to a rapid thermal silicidation (RTS) process at a high temperature of about 850 ° C. Silicon within is transferred to the insulating film spacer. Because the upper part of the polysilicon film pattern 12 and the upper part of the insulating film spacer 14 are formed side by side without a step as shown in FIG. 1A, when a high temperature heat is applied, the silicon in the polysilicon film easily moves toward the insulating film spacer. The cobalt silicide (CoSi 2 ) film is also formed on the surface of the insulating film spacer. Subsequently, a sulfuric acid strip process is performed to remove unreacted cobalt in the process, but the cobalt silicide film formed on the insulating film spacer remains unremoved, which causes a short circuit between the gate and the source / drain. (Not shown in the drawing).
상술한 이유 때문에 종래에는 실리사이데이션 공정시 실리콘이 전이되지 않는 온도에서 실리사이데이션 공정을 한번 수행한 후, 반응하지 않은 코발트를 제거하고 다시 고온에서 실리사이데이션 공정을 수행하였다. 그러나, 2회에 걸쳐 진행되는 실리사이데이션 공정에 의해 게이트 및 소스/드레인간의 단락이 방지되는 효과가 있지만, 두 번 진행되기 때문에 공정 비용 및 공정 진행 시간이 증가되어 생산성 관점에서 많은 손실을 가져온다는 문제를 안고 있다.For the reason described above, conventionally, after performing the silicidation process once at a temperature at which silicon does not transition during the silicidation process, unreacted cobalt was removed and the silicidation process was performed again at a high temperature. However, although the short-circuit between the gate and the source / drain is prevented by the two silicidation processes, the process cost and the process run time are increased, which causes a lot of losses in terms of productivity. I have a problem.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 게이트 전극의 절연막 스페이서 상에 실리사이드막의 형성을 방지하면서 공정을 단순화하여 생산성을 향상시킬 수 있는 폴리사이드 구조의 게이트 전극 형성 방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems, and provides a method of forming a gate electrode having a polyside structure that can improve productivity by simplifying a process while preventing formation of a silicide film on an insulating film spacer of a gate electrode. There is a purpose.
도 1a 내지 도 1e는 종래의 폴리사이드 구조의 게이트 전극 형성 방법의 공정들을 순차적으로 보여주는 흐름도; 그리고1A to 1E are flowcharts sequentially showing processes of a conventional method for forming a gate electrode of a polyside structure; And
도 2a 내지 도 2d는 본 발명의 실시예에 따른 폴리사이드 구조의 게이트 전극 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.2A to 2D are flowcharts sequentially illustrating processes of a method for forming a gate electrode having a polyside structure according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10, 100 : 반도체 기판 12, 102 : 폴리실리콘막 패턴10, 100: semiconductor substrate 12, 102: polysilicon film pattern
14, 104 : 절연막 스페이서16, 106 : 소스/드레인 영역14, 104 insulation film spacers 16, 106 source / drain regions
18, 108 : 금속막18a : 코발트 실리사이드막(CoSi)18, 108 metal film 18a cobalt silicide film (CoSi)
18b, 108a : 코발트 실리사이드막(CoSi2)18b, 108a: cobalt silicide film (CoSi 2 )
(구성)(Configuration)
상술한 목적을 달성하기 위한 본 발명에 의하면, 폴리사이드 구조의 게이트 전극 형성 방법은, 활성 영역과 비활성 영역이 정의된 반도체 기판 상에 게이트 전극 형성을 위한 도전막 패턴이 형성된다. 상기 도전막 패턴의 양측벽에 상기 도전막 패턴과 식각 선택비를 갖는 절연막으로 스페이서가 형성된다. 상기 도전막 패턴과 스페이서의 식각 선택비를 이용하여 상기 스페이서의 탑보다 낮게 상기 도전막 패턴의 일부 두께가 식각 된다. 상기 반도체 기판의 전면에 금속막이 증착 된다. 상기 금속막에 대해 실리사이데이션 공정을 수행함으로써 상기 도전막 패턴 및 반도체 기판의 활성 영역 상에 금속 실리사이드막이 형성된다. 상기 실리사이데이션 공정 수행시 반응하지 않은 금속막이 제거된다.According to the present invention for achieving the above object, in the method for forming a gate electrode having a polyside structure, a conductive film pattern for forming a gate electrode is formed on a semiconductor substrate on which active regions and inactive regions are defined. Spacers are formed on both sidewalls of the conductive film pattern to form an insulating film having an etching selectivity with the conductive film pattern. The thickness of the conductive layer pattern is etched lower than the top of the spacer by using the etching selectivity of the conductive layer pattern and the spacer. A metal film is deposited on the entire surface of the semiconductor substrate. By performing a silicidation process on the metal film, a metal silicide film is formed on the conductive layer pattern and the active region of the semiconductor substrate. The unreacted metal film is removed when the silicidation process is performed.
(작용)(Action)
본 발명은 금속 실리사이드막 형성 공정을 한번에 수행하여 공정을 단순화함으로써 생산성을 향상시킬 수 있다.The present invention can improve productivity by simplifying the process by performing the metal silicide film forming process at once.
(실시예)(Example)
이하, 도 2a 내지 도 2d를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2D.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 폴리사이드 구조의 게이트 전극 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.2A to 2D are flowcharts sequentially illustrating processes of a method for forming a gate electrode having a polyside structure according to an exemplary embodiment of the present invention.
본 발명의 폴리사이드 구조를 갖는 게이트 전극 형성 방법은 다음과 같다. 도 2a를 참조하면, 활성 영역과 비활성 영역이 정의된 반도체 기판(100) 상에 게이트 산화막(도면에 도시 안됨)을 사이에 두고 게이트 전극용 폴리실리콘막이 통상적인 증착 방법으로 반도체 기판(100)의 전면에 형성된다. 게이트 전극 형성용 마스크를 사용하여 상기 폴리실리콘막을 식각 함으로써 폴리실리콘막 패턴(102)이 형성된다. 이어, 소스/드레인 영역 형성을 위해 상기 폴리실리콘막 패턴(102) 양측의 반도체 기판(100) 내에 종래와 같은 방법으로 저농도 불순물 이온이 도핑된다. 다음에는, 상기 반도체 기판(100)의 전면에 예를 들면, 절연막으로 실리콘 질화막(SiN)이 형성된다. 상기 실리콘 질화막은 상기 폴리실리콘막과 식각 선택비를 갖는 막질이다.The gate electrode forming method having the polyside structure of the present invention is as follows. Referring to FIG. 2A, a polysilicon film for a gate electrode is formed on a semiconductor substrate 100 having an active region and an inactive region defined therebetween with a gate oxide film (not shown). It is formed on the front. The polysilicon film pattern 102 is formed by etching the polysilicon film using a mask for forming a gate electrode. Subsequently, low concentration impurity ions are doped in the semiconductor substrate 100 on both sides of the polysilicon layer pattern 102 in a conventional manner to form source / drain regions. Next, a silicon nitride film SiN is formed on the entire surface of the semiconductor substrate 100, for example, as an insulating film. The silicon nitride film is a film having an etching selectivity with respect to the polysilicon film.
이어, 상기 실리콘 질화막을 건식 에치 백 공정으로 식각 하여 상기 도전막 패턴(102)의 양측벽에 종래와 같이 절연막 스페이서(104)를 형성한 후, 상기 절연막 스페이서(104) 양측의 반도체 기판(100) 내에 통상적인 방법으로 고농도 불순물 이온을 주입함으로써 소스/드레인 영역(106)이 형성된다. 상술한 바와 같은 트랜지스터 형성을 위한 도전막 패터닝 공정 및 이온 주입 공정은 종래의 기술과 큰 차이는 없고, 본 발명의 이해를 돕기 위해 기술되었다.Subsequently, the silicon nitride film is etched by a dry etch back process to form insulating film spacers 104 on both sidewalls of the conductive film pattern 102 as in the prior art, and then the semiconductor substrate 100 on both sides of the insulating film spacers 104. Source / drain regions 106 are formed by implanting high concentration impurity ions in a conventional manner. The conductive film patterning process and the ion implantation process for forming a transistor as described above are not significantly different from the prior art, and have been described for better understanding of the present invention.
다음 공정은 폴리사이드 구조의 게이트 전극 형성 공정이다. 먼저 상기 절연막 스페이서(104)와 폴리실리콘막의 식각 선택비를 이용한 상기 폴리실리콘막 패턴(102)의 식각 공정이 수행된다. 이로 인해, 도 2b에 도시된 바와 같이 상기 절연막 스페이서(104)의 탑(top) 부분이 폴리실리콘막 패턴(102)의 위로 돌출 되게 되고(참조 번호 107), 또한 상기 폴리실리콘막의 식각 공정시 불순물이 도핑된 반도체 기판의 활성 영역이 식각 되게 된다. 이 때문에 초기 반도체 기판(100) 상에 상기 폴리실리콘막의 증착시 증착 되는 폴리실리콘막의 두께(H')는 후속 수행되는 폴리실리콘막의 식각 공정시 식각 되는 폴리실리콘막의 두께를 감안하여 도 1a의 종래의 폴리실리콘막의 두께(H)보다 더 두껍게 증착 되어야 한다(즉, H〈H'). 상기 식각 공정을 수행한 후에 남아 있는 상기 폴리실리콘막 패턴(102)의 두께는 약 50Å 내지 70Å의 범위를 갖는다. 그리고, 상기 반도체 기판(100)의 활성 영역도 상기 폴리실리콘막의 식각 공정시 동시에 식각 되기 때문에 불순물 주입시 원하는 불순물 농도를 얻기 위하여 불순물의 농도를 증가시켜서 주입해야 한다.The next step is to form a gate electrode of a polycide structure. First, the etching process of the polysilicon layer pattern 102 using the etching selectivity between the insulating layer spacer 104 and the polysilicon layer is performed. As a result, as shown in FIG. 2B, the top portion of the insulating film spacer 104 protrudes above the polysilicon film pattern 102 (reference numeral 107), and also impurities during the etching process of the polysilicon film. The active region of the doped semiconductor substrate is etched. For this reason, the thickness (H ') of the polysilicon film deposited during the deposition of the polysilicon film on the initial semiconductor substrate 100 in consideration of the thickness of the polysilicon film to be etched during the etching process of the polysilicon film to be subsequently performed It should be deposited thicker than the thickness H of the polysilicon film (ie H <H '). The thickness of the polysilicon film pattern 102 remaining after the etching process is in the range of about 50 kPa to 70 kPa. In addition, since the active region of the semiconductor substrate 100 is also etched at the same time during the etching process of the polysilicon film, the concentration of the impurity must be increased to obtain a desired impurity concentration during impurity implantation.
도 2c에 있어서, 상술한 바와 같이 폴리실리콘막 식각 공정이 수행된 상기 반도체 기판(100)의 전면에 실리사이드막 형성을 위한 금속막으로 코발트(108)가 약 150Å의 두께로 형성된다. 상기 폴리실리콘막 패턴(102) 상에 실질적인 실리사이드막을 형성하기 위해 약 850℃의 고온에서 RTS 공정이 수행된다. 상기 실리사이데이션 공정으로 상기 폴리실리콘막 내 및 반도체 기판(100)의 실리콘과 코발트가 반응하여 상기 폴리실리콘막 패턴(102) 및 반도체 기판(100) 상에 코발트 실리사이드막(CoSi2)(108a)이 형성된다. 이때, 상기 고온 실리사이데이션 공정 진행시 폴리실리콘막 내의 실리콘은 절연막 스페이서의 돌출부(참조 번호 107)에 의해 절연막 스페이서(104) 상으로 이동하는 것이 물리적으로 차단되어 상기 절연막 스페이서(104) 상에는 코발트 실리사이드막의 형성이 방지된다. 이러한 코발트의 증착 전 폴리실리콘막 패턴(102)과 절연막 스페이서(104)간에 단차를 갖도록 식각 공정을 수행하여 후속 고온 공정시 실리콘의 전이를 방지하는 것은 본 발명의 신규하고도 가장 중요한 사항이다.In FIG. 2C, a cobalt 108 is formed to a thickness of about 150 GPa as a metal film for forming a silicide film on the entire surface of the semiconductor substrate 100 on which the polysilicon film etching process is performed as described above. An RTS process is performed at a high temperature of about 850 ° C. to form a substantially silicide film on the polysilicon film pattern 102. Cobalt silicide layer (CoSi 2 ) 108a is formed on the polysilicon layer pattern 102 and the semiconductor substrate 100 by reacting silicon and cobalt in the polysilicon layer and the semiconductor substrate 100 by the silicidation process. Is formed. At this time, the silicon in the polysilicon film is physically blocked from moving onto the insulating film spacer 104 by the protrusion of the insulating film spacer (reference numeral 107) during the high temperature silicidation process, so that the cobalt silicide is formed on the insulating film spacer 104. Formation of the film is prevented. It is a novel and most important matter of the present invention that an etching process is performed to have a step between the polysilicon layer pattern 102 and the insulating layer spacer 104 before deposition of cobalt to prevent the transition of silicon during the subsequent high temperature process.
마지막으로, 상기 실리사이데이션 공정시 반응하지 않은 코발트(108)를 제거하기 위한 스트립 공정이 수행된다. 상기 스트립 공정은 종래와 같이 황산으로 수행되어 도 2d와 같이, 폴리실리콘막 패턴(102)과 코발트 실리사이드막(108a)이 차례로 적층되고, 상기 폴리실리콘막 패턴(102)과 코발트 실리사이드막(108a)의 양측벽이 절연막 스페이서(104)로 둘러싸인 게이트 전극이 형성된다. 따라서, 소스/드레인 영역 및 게이트 전극을 구비한 LDD(lightly doped drain) 구조의 트랜지스터가 형성되며, 게이트 전극의 상부 및 반도체 기판의 소스/드레인 영역에 코발트 실리사이드막(108a)의 형성으로 게이트 저항이 최소화된다.Finally, a stripping process is performed to remove unreacted cobalt 108 during the silicidation process. The strip process is performed with sulfuric acid as in the prior art, and as shown in FIG. 2D, the polysilicon film pattern 102 and the cobalt silicide film 108a are sequentially stacked, and the polysilicon film pattern 102 and the cobalt silicide film 108a are A gate electrode is formed in which both side walls of the surface are surrounded by the insulating film spacer 104. Accordingly, a lightly doped drain (LDD) transistor including a source / drain region and a gate electrode is formed, and a gate resistance is increased by forming a cobalt silicide layer 108a on the top of the gate electrode and the source / drain region of the semiconductor substrate. Is minimized.
비록 본 발명이 바람직한 실시예를 참조하여 기술되었지만, 본 발명의 발명적 사상을 벗어나지 않는 범위 내에서 다양한 변형을 할 수 있음은 통상의 지식을 가진 자에게 있어서는 자명하다.Although the present invention has been described with reference to the preferred embodiments, it will be apparent to those skilled in the art that various modifications can be made without departing from the spirit of the invention.
본 발명은 절연막 스페이서의 탑 부분을 게이트 전극용 폴리실리콘막 패턴보다 높게 형성하여 코발트 실리사이드막 형성을 위한 고온의 실리사이데이션 공정시 실리콘이 절연막 스페이서의 표면으로 이동하는 것을 물리적으로 방지하여 단일 실리사이데이션 공정시 절연막 스페이서 상에 실리사이드막이 형성되는 것을 방지할 수 있다. 따라서, 소스/드레인 및 게이트간의 단락을 방지하면서 공정을 단순화함으로써 생산성을 향상시킬 수 있는 효과가 있다.The present invention forms a top portion of the insulating film spacer higher than the polysilicon film pattern for the gate electrode to physically prevent the silicon from moving to the surface of the insulating film spacer during the high temperature silicide process for forming the cobalt silicide film. It is possible to prevent the silicide film from being formed on the insulating film spacer during the dating process. Therefore, there is an effect that productivity can be improved by simplifying the process while preventing a short circuit between the source / drain and the gate.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990004290A KR20000055596A (en) | 1999-02-08 | 1999-02-08 | Method for forming gate electrode with polycide structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990004290A KR20000055596A (en) | 1999-02-08 | 1999-02-08 | Method for forming gate electrode with polycide structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000055596A true KR20000055596A (en) | 2000-09-15 |
Family
ID=19573750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990004290A KR20000055596A (en) | 1999-02-08 | 1999-02-08 | Method for forming gate electrode with polycide structure |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000055596A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030005603A (en) * | 2001-07-09 | 2003-01-23 | 주식회사 하이닉스반도체 | Gate of semiconductor device and the method of fabricating thereof |
| KR100396469B1 (en) * | 2001-06-29 | 2003-09-02 | 삼성전자주식회사 | Method of forming the gate electrode in semiconductor device and Method of manufacturing the non-volatile memory device comprising the same |
| US8703592B2 (en) | 2010-03-19 | 2014-04-22 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices having faceted semiconductor patterns |
-
1999
- 1999-02-08 KR KR1019990004290A patent/KR20000055596A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396469B1 (en) * | 2001-06-29 | 2003-09-02 | 삼성전자주식회사 | Method of forming the gate electrode in semiconductor device and Method of manufacturing the non-volatile memory device comprising the same |
| KR20030005603A (en) * | 2001-07-09 | 2003-01-23 | 주식회사 하이닉스반도체 | Gate of semiconductor device and the method of fabricating thereof |
| US8703592B2 (en) | 2010-03-19 | 2014-04-22 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices having faceted semiconductor patterns |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100338413B1 (en) | Method for providing dual work function doping and protective insulating cap | |
| KR100317532B1 (en) | Semiconductor device and method for fabricating the same | |
| US6015741A (en) | Method for forming self-aligned contact window | |
| US6306760B1 (en) | Method of forming a self-aligned contact hole on a semiconductor wafer | |
| US6136675A (en) | Method for forming gate terminal | |
| KR20000055596A (en) | Method for forming gate electrode with polycide structure | |
| KR100806837B1 (en) | Method for forming salicide of semiconductor device | |
| KR100313089B1 (en) | Method for manufacturing semiconductor device | |
| KR20020056285A (en) | Method for manufacturing gate in semiconductor device | |
| KR100588686B1 (en) | Method for manufacturing a silicide layer of semiconductor device | |
| KR100552592B1 (en) | Method of manufacturing the semiconductor device | |
| KR20000004241A (en) | Method for forming common source lines of flash eeprom | |
| JP2000188378A (en) | Semiconductor device and manufacture thereof | |
| KR100546202B1 (en) | Contact Formation Method of Flash Ipyrom Cell | |
| KR100560632B1 (en) | Method of fabricating semiconductor device using metal salicide | |
| KR970007963B1 (en) | Transistor formation method of semiconductor device | |
| KR19990076400A (en) | MOS transistor formation method using salicide process | |
| KR100687370B1 (en) | Method of forming a source line in a flash memory device | |
| KR100418571B1 (en) | Method for fabricating MOSFET with lightly doped drain structure | |
| KR100474744B1 (en) | Method for fabricating gate spacer of semiconductor device | |
| KR19980040671A (en) | Salicide Formation Method of Semiconductor Device | |
| KR20000027680A (en) | Method for manufacturing semiconductor devices | |
| KR20030063943A (en) | Method for manufacturing Embedded memory device with flat cell and logic circuit | |
| KR20000059313A (en) | Method for forming of gate electrode spacer | |
| KR20040028244A (en) | Fabricating method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |