JPS624339A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS624339A JPS624339A JP60143710A JP14371085A JPS624339A JP S624339 A JPS624339 A JP S624339A JP 60143710 A JP60143710 A JP 60143710A JP 14371085 A JP14371085 A JP 14371085A JP S624339 A JPS624339 A JP S624339A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、特にバイ
ポーラ型半導体装置あるいはバイポーラ型及びＭＯＳ型
の素子が混在した半導体装置の素子分離を改良して低電
圧化及びへ集積化を図ろうとするものである。
ポーラ型半導体装置あるいはバイポーラ型及びＭＯＳ型
の素子が混在した半導体装置の素子分離を改良して低電
圧化及びへ集積化を図ろうとするものである。
バイポーラ型半導体装置あるいはバイポーラ型及びＭＯ
Ｓ型の素子が混在した半導体装置は、例えばｐ型のシリ
コン基板表面にｎ＋型の埋込み拡散層を形成し、この基
板上の全面にｎ型エピタキシャル層を形成し、このエピ
タキシャル層内にバイポーラトランジスタ等の素子を構
成する拡散層を形成した構造を有している。従来、この
ような半導体装置の素子分離は、以下のような２つの技
術により行なわれている。まず、第１の技術はｐ型のシ
リコン基板表面にｎ４″型の埋込み拡散層を形成し、全
面にｎ型のエピタキシャル層を形成−した後、エピタキ
シャル層表面からｐ型の不純物を拡散させて基板に達す
るｐ＋型抵拡散層形成して素子分離領域とするものであ
る。また、第２の技術は基板表面に０４型拡散層とｐ＋
型抵拡散層を形成しておき、エピタキシャル層形成後、
前記ｐ＋型型数散層上対応するエピタキシャル層表面か
らｐ型不純物を拡散させて両方向からの拡散によりｐ＋
型抵拡散層形成して素子分離領域とするものである。
Ｓ型の素子が混在した半導体装置は、例えばｐ型のシリ
コン基板表面にｎ＋型の埋込み拡散層を形成し、この基
板上の全面にｎ型エピタキシャル層を形成し、このエピ
タキシャル層内にバイポーラトランジスタ等の素子を構
成する拡散層を形成した構造を有している。従来、この
ような半導体装置の素子分離は、以下のような２つの技
術により行なわれている。まず、第１の技術はｐ型のシ
リコン基板表面にｎ４″型の埋込み拡散層を形成し、全
面にｎ型のエピタキシャル層を形成−した後、エピタキ
シャル層表面からｐ型の不純物を拡散させて基板に達す
るｐ＋型抵拡散層形成して素子分離領域とするものであ
る。また、第２の技術は基板表面に０４型拡散層とｐ＋
型抵拡散層を形成しておき、エピタキシャル層形成後、
前記ｐ＋型型数散層上対応するエピタキシャル層表面か
らｐ型不純物を拡散させて両方向からの拡散によりｐ＋
型抵拡散層形成して素子分離領域とするものである。
前記第１の技術では、素子分離領域を形成するために不
純物を拡散させるのに要する時間が長いため生産性が低
下するうえに、形成される素子分離領域の横方向への広
がりが大きいため集積度を向上させることが困難となる
。
純物を拡散させるのに要する時間が長いため生産性が低
下するうえに、形成される素子分離領域の横方向への広
がりが大きいため集積度を向上させることが困難となる
。
一方、第２の技術では基板側及びエピタキシャル層の表
面側の両方向から不純物の拡散を行なうので、拡散時間
が少なくてすみ、第１の技術のような欠点は解消できる
。しかし、第２の技術を用いた場合、特にｎ１型埋込み
層とｐ＋型の素子分離領域との間の接合耐圧を高くする
ために、ｎ＋・型埋込み層とｐゝ型埋込み層との間を一
定距離（マスク合わせ精度を考慮して１〜２−程度）離
間させて形成する必要がある。このため、素子の高集積
化が制限される。また、ｎ＋型及びｐ１型の埋込み層は
それぞれ別の選択拡散工程で形成しなければならない。
面側の両方向から不純物の拡散を行なうので、拡散時間
が少なくてすみ、第１の技術のような欠点は解消できる
。しかし、第２の技術を用いた場合、特にｎ１型埋込み
層とｐ＋型の素子分離領域との間の接合耐圧を高くする
ために、ｎ＋・型埋込み層とｐゝ型埋込み層との間を一
定距離（マスク合わせ精度を考慮して１〜２−程度）離
間させて形成する必要がある。このため、素子の高集積
化が制限される。また、ｎ＋型及びｐ１型の埋込み層は
それぞれ別の選択拡散工程で形成しなければならない。
このため、エピタキシャル層形成前にホトリソグラフィ
一工程（ＰＥＰ）を２回必要とし、工程が複雑となり、
歩留りを低下させる要因ともなる。
一工程（ＰＥＰ）を２回必要とし、工程が複雑となり、
歩留りを低下させる要因ともなる。
本発明は上記欠点を解消するためになされたものであり
、高集積化を達成し得るバイポーラ型又はバイポーラ型
とＭＯＳ型の素子が混在した半導体装置及びこのような
半導体装置を極めて簡便な工程で製造し得る方法を提供
しようとするものである。
、高集積化を達成し得るバイポーラ型又はバイポーラ型
とＭＯＳ型の素子が混在した半導体装置及びこのような
半導体装置を極めて簡便な工程で製造し得る方法を提供
しようとするものである。
本発明者は、素子の高集積化が達成できれば、作動電圧
の低電圧化も可能となり、その結果埋込み層と素子分離
領域との接合耐圧が低くとも問題が少ないことから、例
えばｐ型シリコン基板表面にｎ＋型の埋込み層と素子分
離領域の一部を構成するｐ＋＋埋込み層とを互いに接し
て形成することを考え、本発明をなすに至った。
の低電圧化も可能となり、その結果埋込み層と素子分離
領域との接合耐圧が低くとも問題が少ないことから、例
えばｐ型シリコン基板表面にｎ＋型の埋込み層と素子分
離領域の一部を構成するｐ＋＋埋込み層とを互いに接し
て形成することを考え、本発明をなすに至った。
すなわち、本願筒１の発明の半導体装置は、第１導電型
の半導体基板と、該半導体基板上に形成された第２導電
型の半導体層と、これら半導体基板と半導体層との境界
領域に、互いに接して形成された第１及び第２導電型の
高濃度拡散層と、前記半導体層表面から前記第１導電型
の高濃度拡散層まで達するように形成された素子分離領
域と、これら第１導電型の高濃度拡散層及び素子分離領
域に囲まれた半導体層内に形成された、半導体素子を構
成する拡散層とを具備したことを特徴とするものである
。
の半導体基板と、該半導体基板上に形成された第２導電
型の半導体層と、これら半導体基板と半導体層との境界
領域に、互いに接して形成された第１及び第２導電型の
高濃度拡散層と、前記半導体層表面から前記第１導電型
の高濃度拡散層まで達するように形成された素子分離領
域と、これら第１導電型の高濃度拡散層及び素子分離領
域に囲まれた半導体層内に形成された、半導体素子を構
成する拡散層とを具備したことを特徴とするものである
。
このような半導体装置によれば、第２導電型の高濃度拡
散層（埋込み層）と素子分離領域の一部を構成する第１
導電型の高濃度拡散層とが互いに接して形成されている
ので、素子の＾集積化を図ることができる。この結果、
作動電圧を低電圧化することができ、第１及び第２導電
型の高濃度拡散層の間の接合耐圧が低くとも問題は生じ
ない。
散層（埋込み層）と素子分離領域の一部を構成する第１
導電型の高濃度拡散層とが互いに接して形成されている
ので、素子の＾集積化を図ることができる。この結果、
作動電圧を低電圧化することができ、第１及び第２導電
型の高濃度拡散層の間の接合耐圧が低くとも問題は生じ
ない。
また、本願第２の発明の半導体装置の製造方法は、第１
導電型の半導体基板表面に第２導電型の不純物が添加さ
れた非単結晶シリコン膜を形成する工程と、全面に第１
の絶縁膜を形成した後、その一部を選択的に除去する工
程と、残存した第１の絶縁膜をマスクとして露出した前
記非単結晶シリコン躾を除去する工程と、露出した基板
表面に第２の絶縁膜を形成する工程と、前記非単結晶シ
リコン膜から不純物を拡散させ、第２導電型の高濃度拡
散層を形成する工程と、前記第２の絶縁膜を通して基板
に第１導電型の不純物をイオン注入した後、熱処理する
ことにより、前記第２導電型の高濃度拡散層と接する第
１導電型の高濃度拡散層を形成する工程と、前記第１及
び第２の絶縁膜を除去する工程と、残存している非単結
晶シリコン膜を酸化膜に変換した後、該酸化膜を除去す
る工程と、全面に第１導電型の半導体層を形成する工程
と、該半導体層の一部に選択的に前記第１導電型の高濃
度拡散層まで達する素子分離領域（第１導電型の拡散層
でもよいし、絶縁膜でもよい）を形成する工程と、これ
ら第１導電型の高濃度拡散層及び素子分離領域に囲まれ
た半導体層内に、半導体素子を構成する拡散層を形成す
る工程とを具備したことを特徴とするものである。
導電型の半導体基板表面に第２導電型の不純物が添加さ
れた非単結晶シリコン膜を形成する工程と、全面に第１
の絶縁膜を形成した後、その一部を選択的に除去する工
程と、残存した第１の絶縁膜をマスクとして露出した前
記非単結晶シリコン躾を除去する工程と、露出した基板
表面に第２の絶縁膜を形成する工程と、前記非単結晶シ
リコン膜から不純物を拡散させ、第２導電型の高濃度拡
散層を形成する工程と、前記第２の絶縁膜を通して基板
に第１導電型の不純物をイオン注入した後、熱処理する
ことにより、前記第２導電型の高濃度拡散層と接する第
１導電型の高濃度拡散層を形成する工程と、前記第１及
び第２の絶縁膜を除去する工程と、残存している非単結
晶シリコン膜を酸化膜に変換した後、該酸化膜を除去す
る工程と、全面に第１導電型の半導体層を形成する工程
と、該半導体層の一部に選択的に前記第１導電型の高濃
度拡散層まで達する素子分離領域（第１導電型の拡散層
でもよいし、絶縁膜でもよい）を形成する工程と、これ
ら第１導電型の高濃度拡散層及び素子分離領域に囲まれ
た半導体層内に、半導体素子を構成する拡散層を形成す
る工程とを具備したことを特徴とするものである。
このような方法によれば、半導体基板表面の第１及び第
２導電型の高濃度拡散層を自己整合的に形成することが
できるので、第２導電型の半導体層（エピタキシャル層
）を形成する以前のホトリソグラフィ一工程（ＰＥＰ）
は１回でよい。したがって、本願第１の発明の低電圧・
高集積半導体装置を簡便な工程で、ぶつ高歩留りで製造
することができる。
２導電型の高濃度拡散層を自己整合的に形成することが
できるので、第２導電型の半導体層（エピタキシャル層
）を形成する以前のホトリソグラフィ一工程（ＰＥＰ）
は１回でよい。したがって、本願第１の発明の低電圧・
高集積半導体装置を簡便な工程で、ぶつ高歩留りで製造
することができる。
（発明の実施例）
以下、本発明の実施例を第１図（ａ）〜（ｉ）に示す製
造工程を参照して説明する。
造工程を参照して説明する。
まず、ｐ型シリコン基板１の表面に膜厚３００〜５００
人の多結晶シリコン［１２を形成し°た後、例えば加速
エネルギー５０ ｋｅＶ １ドーズ量１Ｘ１０１６／α
２の条件でヒ素をイオン注入する。
人の多結晶シリコン［１２を形成し°た後、例えば加速
エネルギー５０ ｋｅＶ １ドーズ量１Ｘ１０１６／α
２の条件でヒ素をイオン注入する。
このイオン注入条件は最終的に形成されるｎ１型埋込み
層の層抵抗値、拡散深さ等に応じて決定される。なお、
上記のような条件では、ヒ素濃度のピーク位置が基板１
と多結晶−シリコン１ｌＩ２との境界から若干多結晶シ
リコン膜２側に入った位置となるような不純物分布を示
す （第１図（ａ）図示）。次に、全面に膜厚４５０ｏ
〜５０００人のＣｖＤ酸化膜３を堆積した後、素子分離
領域の予定部上のみを選択的にエツチングして開孔部４
を設ける（同図（ｂ）図示）。つづいて、残存している
ＣＶＯｍ化１１化合１３クとして反応性イオンエツチン
グ（ＲＩＥ）により開孔部４において露出してりる多結
晶シリコン１１２をエツチングし、更にヒ素濃度が約１
０”／ａ１３以下となる領域まで基板１をエツチングす
る（同図（Ｃ）図示）。
層の層抵抗値、拡散深さ等に応じて決定される。なお、
上記のような条件では、ヒ素濃度のピーク位置が基板１
と多結晶−シリコン１ｌＩ２との境界から若干多結晶シ
リコン膜２側に入った位置となるような不純物分布を示
す （第１図（ａ）図示）。次に、全面に膜厚４５０ｏ
〜５０００人のＣｖＤ酸化膜３を堆積した後、素子分離
領域の予定部上のみを選択的にエツチングして開孔部４
を設ける（同図（ｂ）図示）。つづいて、残存している
ＣＶＯｍ化１１化合１３クとして反応性イオンエツチン
グ（ＲＩＥ）により開孔部４において露出してりる多結
晶シリコン１１２をエツチングし、更にヒ素濃度が約１
０”／ａ１３以下となる領域まで基板１をエツチングす
る（同図（Ｃ）図示）。
次いで、１０００℃で熱酸化を行ない、開孔部４におい
て露出している基板１の表面に膜厚１０００人の熱酸化
Ｉ！Ａ５を形成する。つづいて、窒素雰囲気中、１２０
０℃で４〜６時間熱処理を行ない、多結晶シリコン膜２
からヒ素を拡散させてｎ＋型型埋界層６を形成する（同
図（ｄ）図示）。
て露出している基板１の表面に膜厚１０００人の熱酸化
Ｉ！Ａ５を形成する。つづいて、窒素雰囲気中、１２０
０℃で４〜６時間熱処理を行ない、多結晶シリコン膜２
からヒ素を拡散させてｎ＋型型埋界層６を形成する（同
図（ｄ）図示）。
つづいて、残存しているＣＶＤ酸化膜３をマスクとして
開孔部に形成されている熱酸化１１５を通して基板１に
例えば加速エネルギー５０ ｋｅＶ 、ドーズ量３．４
Ｘ １０” ／３”の条件でボロンをイオン注入して
ボロンイオン注入層７を形成する（同図（ｅ）図示）。
開孔部に形成されている熱酸化１１５を通して基板１に
例えば加速エネルギー５０ ｋｅＶ 、ドーズ量３．４
Ｘ １０” ／３”の条件でボロンをイオン注入して
ボロンイオン注入層７を形成する（同図（ｅ）図示）。
つづいて、窒素雰囲気中、１２００℃で２０〜３０分間
アニールを行ない、ボロンイオン注入層７を活性化して
素子分離領域の一部となるｐ＋＋埋込み層８を形成する
。つづいて、残存しているＣｖＤ酸化膜３及び熱酸化膜
５をエツチングする（同図（ｆ）図示）。
アニールを行ない、ボロンイオン注入層７を活性化して
素子分離領域の一部となるｐ＋＋埋込み層８を形成する
。つづいて、残存しているＣｖＤ酸化膜３及び熱酸化膜
５をエツチングする（同図（ｆ）図示）。
次いで、酸化性雰囲気中、１０００℃で水素燃焼酸化を
行ない、残存している多結晶シリコン膜２を完全に酸化
膜に変換する。この際、露出している基板１表面にも薄
い酸化膜が形成される。つづいて、基板１表面に形成さ
れている酸化膜を全て除去する（同図（ａ）図示）。つ
づいて、基板１の全面に厚さ４〜６譚、比抵抗１．５〜
２Ω・Ｃ屑のｎ型エピタキシャル層９を形成する。この
際、前記ｎ１型埋込み層６及びｐ＋型型埋界層８の不純
物がそれぞれエピタキシャル！１９側へも拡散する。ま
た、最終的にｎ＋＋埋込み層６は拡散深さ約１．５〜２
譚、層抵抗値４０〜５０Ω・σ、ｎ１型埋込み層８は拡
散深さ約２譚、層抵抗値１７０〜２００Ω・１となる。
行ない、残存している多結晶シリコン膜２を完全に酸化
膜に変換する。この際、露出している基板１表面にも薄
い酸化膜が形成される。つづいて、基板１表面に形成さ
れている酸化膜を全て除去する（同図（ａ）図示）。つ
づいて、基板１の全面に厚さ４〜６譚、比抵抗１．５〜
２Ω・Ｃ屑のｎ型エピタキシャル層９を形成する。この
際、前記ｎ１型埋込み層６及びｐ＋型型埋界層８の不純
物がそれぞれエピタキシャル！１９側へも拡散する。ま
た、最終的にｎ＋＋埋込み層６は拡散深さ約１．５〜２
譚、層抵抗値４０〜５０Ω・σ、ｎ１型埋込み層８は拡
散深さ約２譚、層抵抗値１７０〜２００Ω・１となる。
このｐ＋型型埋界層８の層抵抗値は、従来のｐ”型埋込
み層の層抵抗値、すなわち数十Ω／口に対してかなり高
抵抗に設定されている（同図（ｈ）図示）。つづいて、
エピタキシャル層９の一部に選択的にボロンを拡散させ
て前記ｎ３型埋込み層８とともに素子分離ａｍを構成す
るｐ型拡散層１０を形成する。。これと同時にｐ型ベー
ス領域１１を形成する。つづいて、エピタキシャル層９
の一部に選択的にヒ素を拡散させることにより、ｎ＋＋
エミッタ領域１２及びｎ４型コレクタ取出し領域１３を
形成し、バイポーラ型半導体装置を製造する（同図に）
図示）。
み層の層抵抗値、すなわち数十Ω／口に対してかなり高
抵抗に設定されている（同図（ｈ）図示）。つづいて、
エピタキシャル層９の一部に選択的にボロンを拡散させ
て前記ｎ３型埋込み層８とともに素子分離ａｍを構成す
るｐ型拡散層１０を形成する。。これと同時にｐ型ベー
ス領域１１を形成する。つづいて、エピタキシャル層９
の一部に選択的にヒ素を拡散させることにより、ｎ＋＋
エミッタ領域１２及びｎ４型コレクタ取出し領域１３を
形成し、バイポーラ型半導体装置を製造する（同図に）
図示）。
第１図（ｉ）図示のバイポーラ型半導体装置では、ｎ４
′型埋込み層６とｐ＋型型埋界層８とが互いに接して形
成されているので、素子の高集積化を達成することがで
きる。この結果、作動電圧を低電圧化することができる
ので、ｎ０型埋込み層６とｐ＋型型埋界層８との間の接
合耐圧が低くとも問題は生じない。
′型埋込み層６とｐ＋型型埋界層８とが互いに接して形
成されているので、素子の高集積化を達成することがで
きる。この結果、作動電圧を低電圧化することができる
ので、ｎ０型埋込み層６とｐ＋型型埋界層８との間の接
合耐圧が低くとも問題は生じない。
また、上記のような方法では第１図（Ｃ）の工程で形成
される多結晶シリコン膜２のパターンが第１図（ｄ）の
工程でｎ４″型埋込み層６の拡散源となるとともに、第
１図（ｅ）の工程でボロンのイオン注入のマスクとして
使用されるので、ｎ＋＋埋込み層６とｐ＋型型埋界層８
とを自己整合的に形成することができる。したがって、
エピタキシャル層９形成以前にはホトリソグラフィ工程
（ＰＥＰ）は第１図（ｂｌ）工程でのＣｖＤｌ化１１３
のエツチングにのみ使用され、従来よりもＰＥＰを１回
減少させることができる。したがって、従来よりも工程
を簡便にすることができ、歩留りも向上することができ
る。また、エピタキシャル層９の上下両方向からの拡散
により素子分離領域を形成しているので、当然、拡散時
間を低減でき。
される多結晶シリコン膜２のパターンが第１図（ｄ）の
工程でｎ４″型埋込み層６の拡散源となるとともに、第
１図（ｅ）の工程でボロンのイオン注入のマスクとして
使用されるので、ｎ＋＋埋込み層６とｐ＋型型埋界層８
とを自己整合的に形成することができる。したがって、
エピタキシャル層９形成以前にはホトリソグラフィ工程
（ＰＥＰ）は第１図（ｂｌ）工程でのＣｖＤｌ化１１３
のエツチングにのみ使用され、従来よりもＰＥＰを１回
減少させることができる。したがって、従来よりも工程
を簡便にすることができ、歩留りも向上することができ
る。また、エピタキシャル層９の上下両方向からの拡散
により素子分離領域を形成しているので、当然、拡散時
間を低減でき。
かつ素子分離領域自体の面積も低減して素子の高集積化
が容易であるという効果を有している。
が容易であるという効果を有している。
なお、上記実施例では素子分離領域をｐ＋型型埋界層８
とｐ型拡散層１０とで構成したが゛、ｐ型拡散層１０の
代わりに例えば選択酸化法により形成された酸化膜を用
いてもよい。
とｐ型拡散層１０とで構成したが゛、ｐ型拡散層１０の
代わりに例えば選択酸化法により形成された酸化膜を用
いてもよい。
また、上記実施例ではエピタキシャル層内にバイポーラ
型半導体素子を形成したが、これに限らずバイポーラ型
とＭＯＳ型の半導体素子を混在させてもよい。
型半導体素子を形成したが、これに限らずバイポーラ型
とＭＯＳ型の半導体素子を混在させてもよい。
以上詳述した如く本発明によれば、高い集積度を有し、
かつ低電圧で作動するバイポーラ型又はバイポーラ型と
ＭＯＳ型の素子が混在した半導体装置及びこのような半
導体装置を極めて簡便な工程で製造し得る方法を提供で
きるものである。
かつ低電圧で作動するバイポーラ型又はバイポーラ型と
ＭＯＳ型の素子が混在した半導体装置及びこのような半
導体装置を極めて簡便な工程で製造し得る方法を提供で
きるものである。
第１図（ａ）〜（ｉ）、は本発明の実施例におけるバイ
ポーラ型半導体装置を得るための製造工程を示す断面図
である。 １・・・ｐ型シリコン基板、２・・・多結晶シリコン躾
、３・・・ｃｖｏａａ化躾、４・・・開孔部、５・・・
熱酸化膜、６・・・ｎ０型埋込み層、７・・・ボロンイ
オン注入層、８・・・じ型埋込み層、９・・・ｎ型エピ
タキシャル層、１０・・・ｐ型拡散層（素子分離領域）
、１１・・・ｐ型ベース領域、１２・・・ｎ０型エミツ
タ領域、１３・・・ｎ１型コレクタ取出し領域。
ポーラ型半導体装置を得るための製造工程を示す断面図
である。 １・・・ｐ型シリコン基板、２・・・多結晶シリコン躾
、３・・・ｃｖｏａａ化躾、４・・・開孔部、５・・・
熱酸化膜、６・・・ｎ０型埋込み層、７・・・ボロンイ
オン注入層、８・・・じ型埋込み層、９・・・ｎ型エピ
タキシャル層、１０・・・ｐ型拡散層（素子分離領域）
、１１・・・ｐ型ベース領域、１２・・・ｎ０型エミツ
タ領域、１３・・・ｎ１型コレクタ取出し領域。
Claims (4)
- （１）第１導電型の半導体基板と、該半導体基板上に形
成された第２導電型の半導体層と、これら半導体基板と
半導体層との境界領域に、互いに接して形成された第１
及び第２導電型の高濃度拡散層と、前記半導体層表面か
ら前記第１導電型の高濃度拡散層まで達するように形成
された素子分離領域と、これら第１導電型の高濃度拡散
層及び素子分離領域に囲まれた半導体層内に形成された
、半導体素子を構成する拡散層とを具備したことを特徴
とする半導体装置。 - （２）第１導電型の半導体基板表面に第２導電型の不純
物が添加された非単結晶シリコン膜を形成する工程と、
全面に第１の絶縁膜を形成した後、その一部を選択的に
除去する工程と、残存した第１の絶縁膜をマスクとして
露出した前記非単結晶シリコン膜を除去する工程と、露
出した基板表面に第２の絶縁膜を形成する工程と、前記
非単結晶シリコン膜から不純物を拡散させ、第２導電型
の高濃度拡散層を形成する工程と、前記第２の絶縁膜を
通して基板に第１導電型の不純物をイオン注入した後、
熱処理することにより、前記第２導電型の高濃度拡散層
と接する第１導電型の高濃度拡散層を形成する工程と、
前記第１及び第２の絶縁膜を除去する工程と、残存して
いる非単結晶シリコン膜を酸化膜に変換した後、該酸化
膜を除去する工程と、全面に第１導電型の半導体層を形
成する工程と、該半導体層の一部に選択的に前記第１導
電型の高濃度拡散層まで達する素子分離領域を形成する
工程と、これら第１導電型の高濃度拡散層及び素子分離
領域に囲まれた半導体層内に、半導体素子を構成する拡
散層を形成する工程とを具備したことを特徴とする半導
体装置の製造方法。 - （３）非単結晶シリコン膜に、イオン注入法により第２
導電型の不純物を添加することを特徴とする特許請求の
範囲第２項記載の半導体装置の製造方法。 - （４）第２導電型の不純物としてヒ素、第１導電型の不
純物としてボロンをそれぞれ用いることを特徴とする特
許請求の範囲第２項又は第３項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143710A JPS624339A (ja) | 1985-06-29 | 1985-06-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143710A JPS624339A (ja) | 1985-06-29 | 1985-06-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS624339A true JPS624339A (ja) | 1987-01-10 |
Family
ID=15345172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143710A Pending JPS624339A (ja) | 1985-06-29 | 1985-06-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS624339A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907216A (en) * | 1987-07-10 | 1990-03-06 | U.S. Philips Corporation | Optical record carrier having position indentifying track modulation |
| JPH02309663A (ja) * | 1989-05-25 | 1990-12-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5556796A (en) * | 1995-04-25 | 1996-09-17 | Micrel, Inc. | Self-alignment technique for forming junction isolation and wells |
| KR100789606B1 (ko) | 2005-09-27 | 2007-12-27 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2010003925A (ja) * | 2008-06-20 | 2010-01-07 | Toppan Printing Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827340A (ja) * | 1981-08-12 | 1983-02-18 | Hitachi Ltd | 半導体集積回路装置の製造法 |
-
1985
- 1985-06-29 JP JP60143710A patent/JPS624339A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827340A (ja) * | 1981-08-12 | 1983-02-18 | Hitachi Ltd | 半導体集積回路装置の製造法 |
Cited By (5)
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| US4907216A (en) * | 1987-07-10 | 1990-03-06 | U.S. Philips Corporation | Optical record carrier having position indentifying track modulation |
| JPH02309663A (ja) * | 1989-05-25 | 1990-12-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5556796A (en) * | 1995-04-25 | 1996-09-17 | Micrel, Inc. | Self-alignment technique for forming junction isolation and wells |
| KR100789606B1 (ko) | 2005-09-27 | 2007-12-27 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2010003925A (ja) * | 2008-06-20 | 2010-01-07 | Toppan Printing Co Ltd | 半導体装置 |
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