JP2716303B2 - Mos形電界効果トランジスタの製造方法 - Google Patents
Mos形電界効果トランジスタの製造方法Info
- Publication number
- JP2716303B2 JP2716303B2 JP32331791A JP32331791A JP2716303B2 JP 2716303 B2 JP2716303 B2 JP 2716303B2 JP 32331791 A JP32331791 A JP 32331791A JP 32331791 A JP32331791 A JP 32331791A JP 2716303 B2 JP2716303 B2 JP 2716303B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating layer
- pattern mask
- layer
- oxide insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【産業上の利用分野】この発明は、半導体を用いるデバ
イスの製作方法に関し、特に集積回路に利用し得る金属
酸化物半導体電界効果トランジスタ(MOSFET)の
製造方法の改良に関する。
イスの製作方法に関し、特に集積回路に利用し得る金属
酸化物半導体電界効果トランジスタ(MOSFET)の
製造方法の改良に関する。
【0002】
【従来の技術】半導体を用いる大規模集積回路(LS
I)の急速な発展と改良は、MOS型トランジスタの小
型化によって達成されている。しかし従来のLSIで
は、幾つかの制約、例えばチャネルの長さが1ミクロン
以下の短さとなる為にトランジスタとしての働きが低下
するという障害が現われている。更に、デバイスが小規
模化されるに従って、基体の表面からより浅い位置にソ
ース/ドレインを設けて接合すること及び隣接トランジ
スタ間を分離する素子分離酸化膜領域(FIELDOX
IDE ISOLATION、又はFOX)をより狭く
つくることが困難になって来た。
I)の急速な発展と改良は、MOS型トランジスタの小
型化によって達成されている。しかし従来のLSIで
は、幾つかの制約、例えばチャネルの長さが1ミクロン
以下の短さとなる為にトランジスタとしての働きが低下
するという障害が現われている。更に、デバイスが小規
模化されるに従って、基体の表面からより浅い位置にソ
ース/ドレインを設けて接合すること及び隣接トランジ
スタ間を分離する素子分離酸化膜領域(FIELDOX
IDE ISOLATION、又はFOX)をより狭く
つくることが困難になって来た。
【0003】上記の制約を或る程度解決する方法は、絶
縁体上のシリコン(SOI)にMOSを構成する方法で
あり、そうすれば能動性の素子は完全に分離層の上に形
成されるのである。一般には、素子分離領域用の酸化膜
あるいは、酸素イオンの注入(IMPLANTATIO
N)により埋め込み酸化物絶縁層をつくるという方法−
SIMOX−(酸素の注入による分離)を用いる。これ
らの技術でつくられるMOSトランジスタには、チャネ
ル領域にバイアスをかける為にもう1つの接点を設ける
必要があるが、もしくはそれは浮揚状態に維持すること
もある。後者の場合には、トランジスタの特性は”浮揚
体の効果”により低下する。
縁体上のシリコン(SOI)にMOSを構成する方法で
あり、そうすれば能動性の素子は完全に分離層の上に形
成されるのである。一般には、素子分離領域用の酸化膜
あるいは、酸素イオンの注入(IMPLANTATIO
N)により埋め込み酸化物絶縁層をつくるという方法−
SIMOX−(酸素の注入による分離)を用いる。これ
らの技術でつくられるMOSトランジスタには、チャネ
ル領域にバイアスをかける為にもう1つの接点を設ける
必要があるが、もしくはそれは浮揚状態に維持すること
もある。後者の場合には、トランジスタの特性は”浮揚
体の効果”により低下する。
【0004】図5(a)(b)は各々、バルク型のMO
SFETとSOI形のMOSFETを例示する。ここ
で、VS,VG,VD,及びVBは、それぞれソース、
ゲート、ドレイン及び基板或は基体にかけるバイアスの
電位である。
SFETとSOI形のMOSFETを例示する。ここ
で、VS,VG,VD,及びVBは、それぞれソース、
ゲート、ドレイン及び基板或は基体にかけるバイアスの
電位である。
【0005】
【発明が解決しようとする課題】図5(a)に示すバル
ク型MOSFETにおける制約をまとめると、 *浅いソース/ドレインにおけるPN接合が、サブミク
ロンのデバイスでは要求されるので、寄生的な直列抵抗
が増加し実効コンダクタンスを低下させる。 *基体表面における高いドープ濃度が、パンチスルーを
防止する為に要求されるので、ソース/ドレインにおけ
るPN接合領域での寄生容量が増加し、トランジスタの
スイッチング速度を低下させる。 *ソース/ドレイン−基板間の広い面積が電荷を誘起す
るα粒子の蓄積を増やすので、シングル・イベント・ア
プセット(single event up set)
に対して影響を受け易くなり、ラジエーション・ハード
ネス(radiation hardness)を低下
させる。 *ラッチ・アップ現象が生じ易くなる。
ク型MOSFETにおける制約をまとめると、 *浅いソース/ドレインにおけるPN接合が、サブミク
ロンのデバイスでは要求されるので、寄生的な直列抵抗
が増加し実効コンダクタンスを低下させる。 *基体表面における高いドープ濃度が、パンチスルーを
防止する為に要求されるので、ソース/ドレインにおけ
るPN接合領域での寄生容量が増加し、トランジスタの
スイッチング速度を低下させる。 *ソース/ドレイン−基板間の広い面積が電荷を誘起す
るα粒子の蓄積を増やすので、シングル・イベント・ア
プセット(single event up set)
に対して影響を受け易くなり、ラジエーション・ハード
ネス(radiation hardness)を低下
させる。 *ラッチ・アップ現象が生じ易くなる。
【0006】図5(b)に示すSOI型MOSFETに
おける制約事項は、 *埋め込み酸化物は、非常に高品質で均一な厚さを要求
される。 *浮揚体効果の結果(i)ドレインの破壊電位が低下す
る,(ii)単独トランジスタのラッチアップが起こり
易くなる。 *SOIを形成する操作は、標準のCMOSの製造方法
に適合し難く、高エネルギーの酸素イオンの注入を必要
とし、これはシリコン結晶に損傷を与え、特に、SIM
OX法では、エピタキシ・シリコン層への損傷、アモル
ファスシリコン層の再結晶を生起するので、結果得られ
る能動シリコン領域は結晶欠陥とそれによる性能の低下
を招くという欠点がある。
おける制約事項は、 *埋め込み酸化物は、非常に高品質で均一な厚さを要求
される。 *浮揚体効果の結果(i)ドレインの破壊電位が低下す
る,(ii)単独トランジスタのラッチアップが起こり
易くなる。 *SOIを形成する操作は、標準のCMOSの製造方法
に適合し難く、高エネルギーの酸素イオンの注入を必要
とし、これはシリコン結晶に損傷を与え、特に、SIM
OX法では、エピタキシ・シリコン層への損傷、アモル
ファスシリコン層の再結晶を生起するので、結果得られ
る能動シリコン領域は結晶欠陥とそれによる性能の低下
を招くという欠点がある。
【0007】この発明は、従来のCMOSの製造工程を
利用しうる簡単な方法で(素子分離酸化膜領域(FO
X)の幅を小さくし能動領域の幅を拡大して、より高度
な集積密度を可能にするMOSFETを提供しようとす
るものである。
利用しうる簡単な方法で(素子分離酸化膜領域(FO
X)の幅を小さくし能動領域の幅を拡大して、より高度
な集積密度を可能にするMOSFETを提供しようとす
るものである。
【0008】
【課題を解決するための手段】この発明によれば、半導
体基板上に所定の厚さの第1の絶縁膜を介して、ゲート
電極形成領域を規定するパターンマスクを形成する工程
と、該パターンマスクを用いた上記半導体基板への酸素
イオン注入及びアニールにより、上記半導体基板のソー
ス/ドレイン領域となる領域の下方に酸化物絶縁層を形
成する工程と、上記パターンマスク上を除く上記半導体
基板上に所定の膜厚の第2の絶縁膜を形成する工程と、
上記パターンマスクを除去した後、上記第2の絶縁膜を
マスクにして、しきい値制御用イオン注入及びゲート絶
縁膜形成を行い、その後、上記パターンマスクが形成さ
れていた領域にゲート電極を形成する工程とを有するこ
とを特徴とする、MOS形電界効果トランジスタの製造
方法が提供される。
体基板上に所定の厚さの第1の絶縁膜を介して、ゲート
電極形成領域を規定するパターンマスクを形成する工程
と、該パターンマスクを用いた上記半導体基板への酸素
イオン注入及びアニールにより、上記半導体基板のソー
ス/ドレイン領域となる領域の下方に酸化物絶縁層を形
成する工程と、上記パターンマスク上を除く上記半導体
基板上に所定の膜厚の第2の絶縁膜を形成する工程と、
上記パターンマスクを除去した後、上記第2の絶縁膜を
マスクにして、しきい値制御用イオン注入及びゲート絶
縁膜形成を行い、その後、上記パターンマスクが形成さ
れていた領域にゲート電極を形成する工程とを有するこ
とを特徴とする、MOS形電界効果トランジスタの製造
方法が提供される。
【0009】この発明においては、ソースとドレイン領
域が酸化物絶縁層で抱持され基体から分離されている
(図1を参照)。図1において、1はシリコン基板、2
は素子分離酸化膜領域(FOX)、4は薄い酸化物絶縁
層、14はゲート電極、7は酸化物絶縁層、12はゲー
ト酸化物絶縁層、16はソース、16′はドレイン、1
9は低濃度ドレイン、20は酸化膜である。
域が酸化物絶縁層で抱持され基体から分離されている
(図1を参照)。図1において、1はシリコン基板、2
は素子分離酸化膜領域(FOX)、4は薄い酸化物絶縁
層、14はゲート電極、7は酸化物絶縁層、12はゲー
ト酸化物絶縁層、16はソース、16′はドレイン、1
9は低濃度ドレイン、20は酸化膜である。
【0010】この構造はSOIとバルク型MOSの両方
の長所を有するもので、この新しい構造の特徴は次の通
りである。ソース/ドレインにおけるPN接合領域面積
は、それらの領域を酸化物絶縁層により基板から分離す
ることにより、減少する。この結果、 (i)接合面からの漏れ電流が減少する。 (ii)寄生的な接合容量が減少する。 (iii)電荷を誘起するα粒子の蓄積の減少と、その
結果、ラジエーション・ハードネス(radiatio
n hardness)が改良される。
の長所を有するもので、この新しい構造の特徴は次の通
りである。ソース/ドレインにおけるPN接合領域面積
は、それらの領域を酸化物絶縁層により基板から分離す
ることにより、減少する。この結果、 (i)接合面からの漏れ電流が減少する。 (ii)寄生的な接合容量が減少する。 (iii)電荷を誘起するα粒子の蓄積の減少と、その
結果、ラジエーション・ハードネス(radiatio
n hardness)が改良される。
【0011】この発明においては、チャネル領域は、そ
の底部が前記シリコン基板に連続している構造を有す
る。チャネル領域は埋め込み酸化物絶縁層が除かれる。
チャネル領域は埋め込み酸化物絶縁層とは関係なくなる
ので、埋め込み酸化物絶縁層の品質及び均一性に対する
配慮が不要となる。またチャネル領域は基板との接点が
存在する。チャネル領域は基板へ底部で接触する部分を
有するので、SOI型MOSの”浮揚体効果”を排除し
得る。簡単な生産手段を採用することができ、高エネル
ギー酸素注入の必要性が無く、シリコン・エピタキシ又
は固相結晶再成長(固相エピタキシ)の採用が可能であ
る。
の底部が前記シリコン基板に連続している構造を有す
る。チャネル領域は埋め込み酸化物絶縁層が除かれる。
チャネル領域は埋め込み酸化物絶縁層とは関係なくなる
ので、埋め込み酸化物絶縁層の品質及び均一性に対する
配慮が不要となる。またチャネル領域は基板との接点が
存在する。チャネル領域は基板へ底部で接触する部分を
有するので、SOI型MOSの”浮揚体効果”を排除し
得る。簡単な生産手段を採用することができ、高エネル
ギー酸素注入の必要性が無く、シリコン・エピタキシ又
は固相結晶再成長(固相エピタキシ)の採用が可能であ
る。
【0012】この発明のMOS形電界効果トランジスタ
は、例えば図4に示すように作製することができる。す
なわち、素子分離酸化膜領域(FOX)と該FOXから
ソース16及びドレイン16′形成領域の間隔をおいて
ポリシリコン層5が形成された半導体基板1の上方か
ら、ポリシリコン層5をマスクとして所定のエネルギー
の酸素イオンを注入し、ソース16、ドレイン16′の
形成領域下方の所定の深さに酸化物絶縁層7を形成す
る。この結果チャネル領域下方は、ゲート電極のマスク
によって酸化物絶縁層が形成されずチャネル領域は基板
1と連続するように形成される。この後、公知の方法に
よってMOSFETを作製する。
は、例えば図4に示すように作製することができる。す
なわち、素子分離酸化膜領域(FOX)と該FOXから
ソース16及びドレイン16′形成領域の間隔をおいて
ポリシリコン層5が形成された半導体基板1の上方か
ら、ポリシリコン層5をマスクとして所定のエネルギー
の酸素イオンを注入し、ソース16、ドレイン16′の
形成領域下方の所定の深さに酸化物絶縁層7を形成す
る。この結果チャネル領域下方は、ゲート電極のマスク
によって酸化物絶縁層が形成されずチャネル領域は基板
1と連続するように形成される。この後、公知の方法に
よってMOSFETを作製する。
【0013】
【作用】酸化物絶縁層が、接合面からの漏れ電流を減ら
し素子分離酸化膜領域(FOX)の幅を小さくさせ能動
領域幅を拡大させることにより高度な集積密度にする。
し素子分離酸化膜領域(FOX)の幅を小さくさせ能動
領域幅を拡大させることにより高度な集積密度にする。
【0014】
【実施例】この発明の実施例を図面を用いて説明する。
まず図2aに示すようにシリコン基板1に素子分離酸化
膜領域(FOX)2、能動領域3は、公知のMOS形成
技術によりつくられる。能動領域の上に、薄い酸化物絶
縁層4を熱作用成長法か、或はCVD堆積法で約20〜
30nmの厚さにつくる。次に300〜500nmの厚
さのポリシリコン層5を堆積し、ゲート電極を規定する
パターン・マスクを用いてフォトリソグラフィ法で、所
定のパターンをつくる。この状態をマスクとして用い、
酸素イオン6,6′の注入を実施する。その照射密度
(ドーズ量)は〜1018イオン/cm2で、エネルギ
ーレベルは基体表面の下の約0.1〜0.2μmの位置
に、酸化物絶縁層が出来るように選択する。SIMOX
法の場合のように、このイオン注入は多くの欠陥を結晶
中につくるので、この後、基板は高温(〜1000°
C)でアニールし、その時、図2(b)に示すようにソ
ース/ドレインの為の能動領域の下にシリコン酸化物絶
縁層7を顕在化させる。
まず図2aに示すようにシリコン基板1に素子分離酸化
膜領域(FOX)2、能動領域3は、公知のMOS形成
技術によりつくられる。能動領域の上に、薄い酸化物絶
縁層4を熱作用成長法か、或はCVD堆積法で約20〜
30nmの厚さにつくる。次に300〜500nmの厚
さのポリシリコン層5を堆積し、ゲート電極を規定する
パターン・マスクを用いてフォトリソグラフィ法で、所
定のパターンをつくる。この状態をマスクとして用い、
酸素イオン6,6′の注入を実施する。その照射密度
(ドーズ量)は〜1018イオン/cm2で、エネルギ
ーレベルは基体表面の下の約0.1〜0.2μmの位置
に、酸化物絶縁層が出来るように選択する。SIMOX
法の場合のように、このイオン注入は多くの欠陥を結晶
中につくるので、この後、基板は高温(〜1000°
C)でアニールし、その時、図2(b)に示すようにソ
ース/ドレインの為の能動領域の下にシリコン酸化物絶
縁層7を顕在化させる。
【0015】更に図2(b)に示すようにSiN層8を
CVD法で、ポリシリコン層5、と略同一高さになるよ
うに堆積し、更に、平坦化層9を堆積する。この層は、
フォトレジスト又はスピン・オン・ガラス(Spin
On Glass)でもよい。次に平坦化層9とSiN
層8は異方性エッチング法で、但し、略同一の速さでエ
ッチングを行い、エッチングをポリシリコン層5の頂面
で止める(図2(c))。
CVD法で、ポリシリコン層5、と略同一高さになるよ
うに堆積し、更に、平坦化層9を堆積する。この層は、
フォトレジスト又はスピン・オン・ガラス(Spin
On Glass)でもよい。次に平坦化層9とSiN
層8は異方性エッチング法で、但し、略同一の速さでエ
ッチングを行い、エッチングをポリシリコン層5の頂面
で止める(図2(c))。
【0016】次に図2(d)に示すようにポリシリコン
層5はエッチング液(例えば、CH3COOH+HNO
3+HF)で除去し、MOSFETゲートと同一の大き
さのマスク10をつくる。このマスク10を通して、ボ
ロンイオン11を照射密度(ドーズ量)1011〜10
12ions/cm2で注入を行い、MOSFETとし
てのしきい値電圧を決めるチャネル領域のドーピング濃
度を与える。
層5はエッチング液(例えば、CH3COOH+HNO
3+HF)で除去し、MOSFETゲートと同一の大き
さのマスク10をつくる。このマスク10を通して、ボ
ロンイオン11を照射密度(ドーズ量)1011〜10
12ions/cm2で注入を行い、MOSFETとし
てのしきい値電圧を決めるチャネル領域のドーピング濃
度を与える。
【0017】次にウインド10の中の薄い酸化物絶縁層
4を除去し、図3(e)に示すようにゲート酸化物絶縁
膜12を熱作用で成長し、MOSFETの電気的特性に
より決る厚さとする。例えば、0.5μmを最小チャネ
ル長さとするプロセスの場合には、ゲート酸化膜(Si
O2)の厚さは10〜13nmとする。次に図3(f)
に示すように400〜600nmの厚さのポリシリコン
層13をLPCVD法でN+ドープで堆積する。次にポ
リシリコン層13を異方性エッチング法によって最終的
なゲート電極14を形成する(図3(g))。
4を除去し、図3(e)に示すようにゲート酸化物絶縁
膜12を熱作用で成長し、MOSFETの電気的特性に
より決る厚さとする。例えば、0.5μmを最小チャネ
ル長さとするプロセスの場合には、ゲート酸化膜(Si
O2)の厚さは10〜13nmとする。次に図3(f)
に示すように400〜600nmの厚さのポリシリコン
層13をLPCVD法でN+ドープで堆積する。次にポ
リシリコン層13を異方性エッチング法によって最終的
なゲート電極14を形成する(図3(g))。
【0018】次に図3(h)に示すようにSiN層8
は、エッチング液で除去し、MOSFETのソース16
とドレイン16′領域は、公知の技術である不純物イオ
ン15のイオン注入によりドーピングして形成される。
次に図3(i)に示すように分離層17が堆積され、コ
ンタクト穴があけられ、金属層18が堆積され、デバイ
ス間をつなぐパターンが、公知の方法でつくられる。
は、エッチング液で除去し、MOSFETのソース16
とドレイン16′領域は、公知の技術である不純物イオ
ン15のイオン注入によりドーピングして形成される。
次に図3(i)に示すように分離層17が堆積され、コ
ンタクト穴があけられ、金属層18が堆積され、デバイ
ス間をつなぐパターンが、公知の方法でつくられる。
【0019】
【発明の効果】この発明における埋め込み酸化物絶縁層
の形成は、同時に、素子分離酸化膜領域(FOX)の幅
を小さくし得る、即ち、能動領域幅を拡大し、より高度
な集積密度を可能にする。この発明の、酸素を浅く注入
して(約0.2μm以下の深さ)、素子を酸化物上に作
り分離することは、標準のCMOSの製作工程に適合す
る簡単な方法であるから、特別な基板を必要としない。
この発明の構造を用いると、CMOSトランジスタの大
きさを1/2マイクロメータ以下のチャネル長さにする
ことが可能である。
の形成は、同時に、素子分離酸化膜領域(FOX)の幅
を小さくし得る、即ち、能動領域幅を拡大し、より高度
な集積密度を可能にする。この発明の、酸素を浅く注入
して(約0.2μm以下の深さ)、素子を酸化物上に作
り分離することは、標準のCMOSの製作工程に適合す
る簡単な方法であるから、特別な基板を必要としない。
この発明の構造を用いると、CMOSトランジスタの大
きさを1/2マイクロメータ以下のチャネル長さにする
ことが可能である。
【図1】この発明の実施例で作成したMOSFETの説
明図である。
明図である。
【図2】同じくMOSFETの製造工程の説明図であ
る。
る。
【図3】同じくMOSFETの製造工程の説明図であ
る。
る。
【図4】同じくMOSFETの製造工程の説明図であ
る。
る。
【図5】従来のMOSFETの説明図である。
1 シリコン基板 2 素子分離酸化膜領域(FOX) 3 能動領域 4 薄い酸化物絶縁層 5 ポリシリコン層 6 酸素イオン 7 酸化物絶縁層 8 SiN層 9 平坦化層 10 ウインド 11 ボロンイオン 12 ゲート酸化物絶縁膜 13 ポリシリコン層 14 ゲート電極 15 不純物イオン 16 ソース 16′ドレイン 17 分離層 18 金属層
Claims (1)
- 【請求項1】 半導体基板上に所定の厚さの第1の絶縁
膜を介して、ゲート電極形成領域を規定するパターンマ
スクを形成する工程と、 該パターンマスクを用いた上記半導体基板への酸素イオ
ン注入及びアニールにより、上記半導体基板のソース/
ドレイン領域となる領域の下方に酸化物絶縁層を形成す
る工程と、 上記パターンマスク上を除く上記半導体基板上に所定の
膜厚の第2の絶縁膜を形成する工程と 、上記パターンマスクを除去した後、上記第2の絶縁膜を
マスクにして、しきい値制御用イオン注入及びゲート絶
縁膜形成を行い、その後、上記パターンマスクが形成さ
れていた領域にゲート電極を形成する工程とを有するこ
とを特徴とする、MOS形電界効果トランジスタの製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32331791A JP2716303B2 (ja) | 1991-12-06 | 1991-12-06 | Mos形電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32331791A JP2716303B2 (ja) | 1991-12-06 | 1991-12-06 | Mos形電界効果トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05160396A JPH05160396A (ja) | 1993-06-25 |
JP2716303B2 true JP2716303B2 (ja) | 1998-02-18 |
Family
ID=18153444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32331791A Expired - Fee Related JP2716303B2 (ja) | 1991-12-06 | 1991-12-06 | Mos形電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2716303B2 (ja) |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2870485B2 (ja) * | 1996-06-03 | 1999-03-17 | 日本電気株式会社 | 半導体装置の製造方法 |
US5985726A (en) * | 1998-11-06 | 1999-11-16 | Advanced Micro Devices, Inc. | Damascene process for forming ultra-shallow source/drain extensions and pocket in ULSI MOSFET |
US6200869B1 (en) | 1998-11-06 | 2001-03-13 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit with ultra-shallow source/drain extensions |
US6297115B1 (en) | 1998-11-06 | 2001-10-02 | Advanced Micro Devices, Inc. | Cmos processs with low thermal budget |
US6225173B1 (en) | 1998-11-06 | 2001-05-01 | Advanced Micro Devices, Inc. | Recessed channel structure for manufacturing shallow source/drain extensions |
US6265291B1 (en) | 1999-01-04 | 2001-07-24 | Advanced Micro Devices, Inc. | Circuit fabrication method which optimizes source/drain contact resistance |
US6271095B1 (en) | 1999-02-22 | 2001-08-07 | Advanced Micro Devices, Inc. | Locally confined deep pocket process for ULSI mosfets |
US6225176B1 (en) | 1999-02-22 | 2001-05-01 | Advanced Micro Devices, Inc. | Step drain and source junction formation |
US6184097B1 (en) | 1999-02-22 | 2001-02-06 | Advanced Micro Devices, Inc. | Process for forming ultra-shallow source/drain extensions |
US6271132B1 (en) | 1999-05-03 | 2001-08-07 | Advanced Micro Devices, Inc. | Self-aligned source and drain extensions fabricated in a damascene contact and gate process |
US6194748B1 (en) | 1999-05-03 | 2001-02-27 | Advanced Micro Devices, Inc. | MOSFET with suppressed gate-edge fringing field effect |
US6492249B2 (en) | 1999-05-03 | 2002-12-10 | Advanced Micro Devices, Inc. | High-K gate dielectric process with process with self aligned damascene contact to damascene gate and a low-k inter level dielectric |
US6265293B1 (en) | 1999-08-27 | 2001-07-24 | Advanced Micro Devices, Inc. | CMOS transistors fabricated in optimized RTA scheme |
US6403433B1 (en) | 1999-09-16 | 2002-06-11 | Advanced Micro Devices, Inc. | Source/drain doping technique for ultra-thin-body SOI MOS transistors |
US6248637B1 (en) | 1999-09-24 | 2001-06-19 | Advanced Micro Devices, Inc. | Process for manufacturing MOS Transistors having elevated source and drain regions |
US6580094B1 (en) * | 1999-10-29 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro luminescence display device |
US6333244B1 (en) | 2000-01-26 | 2001-12-25 | Advanced Micro Devices, Inc. | CMOS fabrication process with differential rapid thermal anneal scheme |
US6372589B1 (en) | 2000-04-19 | 2002-04-16 | Advanced Micro Devices, Inc. | Method of forming ultra-shallow source/drain extension by impurity diffusion from doped dielectric spacer |
US6420218B1 (en) | 2000-04-24 | 2002-07-16 | Advanced Micro Devices, Inc. | Ultra-thin-body SOI MOS transistors having recessed source and drain regions |
US6368947B1 (en) | 2000-06-20 | 2002-04-09 | Advanced Micro Devices, Inc. | Process utilizing a cap layer optimized to reduce gate line over-melt |
US6361874B1 (en) | 2000-06-20 | 2002-03-26 | Advanced Micro Devices, Inc. | Dual amorphization process optimized to reduce gate line over-melt |
US6399450B1 (en) | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
US6630386B1 (en) | 2000-07-18 | 2003-10-07 | Advanced Micro Devices, Inc | CMOS manufacturing process with self-amorphized source/drain junctions and extensions |
US6521502B1 (en) | 2000-08-07 | 2003-02-18 | Advanced Micro Devices, Inc. | Solid phase epitaxy activation process for source/drain junction extensions and halo regions |
US6472282B1 (en) | 2000-08-15 | 2002-10-29 | Advanced Micro Devices, Inc. | Self-amorphized regions for transistors |
US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
US6509253B1 (en) | 2001-02-16 | 2003-01-21 | Advanced Micro Devices, Inc. | T-shaped gate electrode for reduced resistance |
US6420776B1 (en) | 2001-03-01 | 2002-07-16 | Amkor Technology, Inc. | Structure including electronic components singulated using laser cutting |
KR100914973B1 (ko) * | 2003-04-16 | 2009-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 형성방법 |
US6905923B1 (en) | 2003-07-15 | 2005-06-14 | Advanced Micro Devices, Inc. | Offset spacer process for forming N-type transistors |
JP5498011B2 (ja) | 2008-11-13 | 2014-05-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1991
- 1991-12-06 JP JP32331791A patent/JP2716303B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05160396A (ja) | 1993-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2716303B2 (ja) | Mos形電界効果トランジスタの製造方法 | |
US6121077A (en) | Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility | |
US7598128B2 (en) | Thin silicon-on-insulator double-diffused metal oxide semiconductor transistor | |
JP3455452B2 (ja) | 半導体デバイス及びその製造方法 | |
US6723587B2 (en) | Ultra small-sized SOI MOSFET and method of fabricating the same | |
KR19980033385A (ko) | 측면 방향 게터링을 이용한 반도체 장치 제조 방법 | |
JPS6318867B2 (ja) | ||
JPH11186564A (ja) | 半導体デバイス及びその製造方法 | |
JP2002033490A (ja) | Soi−mos電界効果トランジスタ製造方法 | |
JPS63281465A (ja) | 電界効果トランジスタ及びその中間体の製造方法 | |
JP4065580B2 (ja) | トランジスタ製造用の絶縁体上シリコン型の基体および該基体の製造方法 | |
JPS626671B2 (ja) | ||
US7736961B2 (en) | High voltage depletion FET employing a channel stopping implant | |
US6958518B2 (en) | Semiconductor device having at least one source/drain region formed on an isolation region and a method of manufacture therefor | |
KR20120082331A (ko) | 매몰 도핑 층을 갖는 완전 공핍 soi 소자 | |
JP2002246601A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP3463593B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
KR0151053B1 (ko) | Soi 구조를 갖는 반도체장치의 제조방법 | |
EP0700096A2 (en) | SOI-field effect transistor und method for making the same | |
JP3458766B2 (ja) | 電界効果トランジスタの製造方法 | |
JP2007123519A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP3274638B2 (ja) | 半導体装置の製造方法 | |
US7105421B1 (en) | Silicon on insulator field effect transistor with heterojunction gate | |
KR100486643B1 (ko) | 모스전계효과 트랜지스터의 제조 방법 | |
JPH0213927B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |