JP2012209603A - シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000012212 insulator Substances 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 235000012431 wafers Nutrition 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 51
- 210000000746 body region Anatomy 0.000 claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 9
- 230000003071 parasitic effect Effects 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 9
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 239000012535 impurity Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 10
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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- A61P31/00—Antiinfectives, i.e. antibiotics, antiseptics, chemotherapeutics
- A61P31/04—Antibacterial agents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
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- H01L29/772—Field effect transistors
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- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
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Abstract
【課題】デバイスの破壊電圧を大きく低下させずにLDMOSデバイスのオン抵抗を減少可能にすること。
【解決手段】半導体デバイスが、第1導電型の基板、基板の少なくとも一部分上に形成された絶縁層、および絶縁層の少なくとも一部分上に形成された第2導電型のエピタキシャル層を備える。第1、第2導電型のソース/ドレイン領域が、エピタキシャル層内でその上面に近接して形成され、第1、第2ソース/ドレイン領域は互いに横に間隔を置いて設置される。ゲートは、エピタキシャル層の上でその上面に近接して、少なくとも部分的に第1および第2ソース/ドレイン領域の間に形成される。このデバイスはさらに、エピタキシャル層と、絶縁層を貫通して形成され、基板、第1ソース/ドレイン領域、およびエピタキシャル層と直接に電気的に接続するように構成された第1のソース/ドレイン接点と、エピタキシャル層を貫通して形成され、第2ソース/ドレイン領域に直接に電気的に接続できるように構成された第2ソース/ドレイン接点とを備える。
【選択図】図1
【解決手段】半導体デバイスが、第1導電型の基板、基板の少なくとも一部分上に形成された絶縁層、および絶縁層の少なくとも一部分上に形成された第2導電型のエピタキシャル層を備える。第1、第2導電型のソース/ドレイン領域が、エピタキシャル層内でその上面に近接して形成され、第1、第2ソース/ドレイン領域は互いに横に間隔を置いて設置される。ゲートは、エピタキシャル層の上でその上面に近接して、少なくとも部分的に第1および第2ソース/ドレイン領域の間に形成される。このデバイスはさらに、エピタキシャル層と、絶縁層を貫通して形成され、基板、第1ソース/ドレイン領域、およびエピタキシャル層と直接に電気的に接続するように構成された第1のソース/ドレイン接点と、エピタキシャル層を貫通して形成され、第2ソース/ドレイン領域に直接に電気的に接続できるように構成された第2ソース/ドレイン接点とを備える。
【選択図】図1
Description
本発明は、一般に金属酸化膜半導体(MOS)デバイスに関し、より詳しくはシリコン・オン・インシュレータ(SOI)内に改良されたMOSを製造する技術に関する。
側方拡散MOS(LDMOS)を備えたパワー用MOSデバイスは、SOIプロセスを使用してディスクリートLDMOSデバイスまたは集積LDMOSデバイスの高周波特性、特に無線周波数(RF)の動作帯域(すなわち、1ギガヘルツより上)での特性を向上させるという利点はあるが、一般にSOI内で製造することは困難である。
J.Caiらの論文、「A Partial SOI Technology for Single−Chip RF Power Amplifiers」、IEEE IEDM、pp.40.3.1−40.3.4、2001には、複数のトレンチと誘電体エッチングを使用して、シリコンの薄い「ウォール」を形成し、次いで、これらのウォールを酸化してRF−LDMOSのドレイン領域の下に、かつチャネル領域から離してSOIの1層を形成することにより、部分的にSOI内にあるRF−LDMOSを構築する方法が記載されている。しかし、この方法は、望ましくないことに、デバイスの低濃度ドープ・ドレイン(LDD)領域のかなりの部分をp型基板と接触させ、したがって、LDD領域のドーピングを増加することによってデバイスのオン抵抗を減少させることができない。さらに、部分SOIプロセスを用いたRF−LDMOSデバイスの製造は難しく、したがってコスト高である。
S.Matsumotoら著の別の論文、「A Quasi−SOI Power MOSFET for Radio Frequency Applications Formed by Reversed Silicon Wafer Direct Bonding」(IEEE Transactions on Electron Devices、Vol.48、No.7、pp.1448 1453、July 2001)には、LDMOSデバイスの製造後、メタライゼーション前にこのデバイス・ウェハ上に薄い酸化物層を堆積させ、第2ウェハをこのデバイス・ウェハ上にボンディングする方法が記載されている。次いで、デバイス・ウェハを裏返し先端領域のみが残るようにかなり薄くする。次いで、さらに処理を行ってデバイスの活性領域の先端上に誘電体酸化物を構築し、次いでメタラーゼーションを付加する。ソース端子、ドレイン端子、およびゲート端子は、デバイス・ウェハの上面からだけ引き出す。この方法を使用して形成されたRF−LDMOSデバイスでは、LDD領域内のドープが破壊電圧に大きく影響し、したがって、一般的には、破壊電圧の低下を伴わずにLDD領域のドープ濃度を下げることはできない。それゆえ、前述の方法と同様に、この方法を使用して形成されたLDMOSデバイスでは、一般にオン抵抗を下げることができない。さらに、製造プロセスを実施するのが難しく高コストになる。
J.Caiら、「A Partial SOI Technology for Single−Chip RF Power Amplifiers」、IEEE IEDM、pp.40.3.1−40.3.4、2001
S.Matsumotoら、「A Quasi−SOI Power MOSFET for Radio Frequency Applications Formed by Reversed Silicon Wafer Direct Bonding」、IEEE Transactions on Electron Devices、Vol.48、No.7、pp.1448 1453、July 2001
したがって、本発明は、従来のMOSデバイスに伴う上記の1つまたは複数の欠点を免れた、改善された性能および信頼性が可能なMOSデバイスを形成する技術を提供することを目的とする。
本発明の態様によれば、MOSデバイスは、第1導電型の半導体基板、少なくともこの基板の一部分上に形成された絶縁層、およびこの絶縁層の少なくとも一部分上に形成された第2導電型のエピタキシャル層を備える。このエピタキシャル層内で上面に近接して、第2導電型の第1および第2ソース/ドレイン領域を、互いに横方向に間隔を置いて形成する。このエピタキシャル層の上でエピタキシャル層の上面に近接して、少なくとも部分的に第1および第2ソース/ドレイン領域の間に、ゲートを形成する。このデバイスは、さらに、エピタキシャル層および絶縁層を貫通して形成され、基板、第1ソース/ドレイン領域、およびエピタキシャル層に直接電気接続されるように構成された第1ソース/ドレイン接点と、エピタキシャル層を貫通して形成され、第2ソース/ドレイン領域に直接電気的に接続されるように構成された第2ソース/ドレイン接点を備える。
本発明は、特に、高周波領域(たとえば、約1ギガヘルツより上)の動作において、高性能、高信頼性である半導体装置を形成する技術を提供する。独創的な半導体の構成により、破壊電圧を大きく低下させることなく、デバイスのオン抵抗を実質的に下げることが可能になる。さらに、この構成は、MOSデバイスに関係のある寄生的バイポーラ・トランジスタのトリガを妨げるのに役に立つ。本発明の技法は、それだけには限定はされないが、CMOS、バイポーラ等の従来の半導体製造プロセス技術を用いて、集積回路(IC)デバイス、たとえば、LDMOS装置を製造するのに有利に使用することができる。したがって、ICの製造コストは、それほど増大しない。
本発明のこれらおよび他の特徴は、以下の例示的な実施形態の詳細な説明を添付図面と共に読めば明らかになるであろう。
本発明のこれらおよび他の特徴は、以下の例示的な実施形態の詳細な説明を添付図面と共に読めば明らかになるであろう。
本発明を、ここでは、ディスクリートRF−LDMOSトランジスタ、および他のデバイスおよび/または回路の形成に適する例示的なMOS集積回路の製造技術の状況において説明する。しかし、当然のことながら、本発明は、このまたは任意の特定のデバイスまたは回路の製造に限定されるものではない。そうではなくて、本発明は、より一般的に、性能が改善し信頼性が向上した部分的SOI半導体デバイスを形成する技術に適用可能である。
本発明の実施を、ここでは特にLDMOSデバイスおよび相補的金属酸化膜半導体(CMOS)の製造プロセスに関して説明するが、本発明は、当業者なら理解されるように、変更なしにまたは変更を伴って、それだけに限られないが、MOS電界効果トランジスタ(MOSFET)、バイポーラ接合トランジスタ(BJT)、垂直拡散MOS(DMOS)デバイス、拡張ドレインMOSFETデバイス等の他の製造プロセス(たとえば、バイポ−ラ)および/または他のデバイスの形成にも当然のことながら同様に適用可能である。さらに、本発明は、本明細書ではnチャネルMOSデバイスの状況で記述するが、pチャネルMOSデバイスも、極性をnチャネルの実施形態の場合に示した極性と反対の極性に単に置き換えるだけで形成できること、および本発明の技術と利点は代替形態にも同様に適用できることは、当業者ならよく理解している。
添付図面に示す様々な層および/または領域は原寸に比例して示していないこともあること、およびこのような集積回路構造に一般に使用されるタイプの、1つまたは複数の半導体層および/または領域は、説明し易くするためにある図では具体的に示していないこともあることを理解されたい。このことは、具体的に示していない半導体層および/または領域が、実際の集積回路構造内で省略されていることを意味するものではない。
図1は、本発明の技術を実施するために修正できる半導体ウェハ100の少なくとも一部分の断面図を示す。ウェハ100は、基板102上に形成されたLDMOSデバイスを備える。LDMOデバイスは、ウェハ100のエピタキシャル層104中に形成された、ソース領域106およびドレイン領域108を備える。LDMOSデバイスはさらに、デバイスの本体領域(P本体)112より上に形成されたゲート110を備える。本体領域112は、少なくとも部分的にソース領域とドレイン領域の間に形成される。n型ドリフト領域は一般に、本体領域112とドレイン領域108の間に形成された、第1LDD領域(ldd1)114および第2LDD領域(ldd2)116を備えることができるLDMOSのエピタキシャル層104内に形成される。LDMOSデバイスのソース領域106は、ソース領域106に隣接し本体領域112とは反対側に横に延びるエピタキシャル層104内に形成されたp型エンハンスメント領域118を備えることができる。このエンハンスメント領域118は、たとえばシリサイドを含む導電層130によってソース領域106に電気的に接続することができる。酸化物層124は、一般にウェハ100上面に形成され、ソース領域、ドレイン領域、ゲート領域を電気的に絶縁し、かつデバイスを保護する。
LDMOS領域はさらに、それぞれ酸化物層124を貫通して形成され、それぞれドレイン領域108およびソース領域106に電気的に接続する、ドレイン接点120およびソース接点122を備えることができる。基板102の底面から、ソース領域106と基板102の間に低抵抗(たとえば、約8オーム/スクエアより低い)の電気経路をもたらすエピタキシャル層104を貫通して形成された1つまたは複数のトレンチ・シンカ128を経由して、ソース領域106への電気接続を形成してもよい。ゲート110への電気接続をもたらすためのゲート接点126も含まれる。
多くの用途、たとえば、電力用の用途や、無線周波数(RF)(たとえば、1ギガヘルツ(GHz)より高い)など高周波での動作が所望される用途では、MOSデバイスに関連するオン抵抗RDSを最小にすることが望ましい。LDMOSデバイスでは、オン抵抗は主にLDD領域の特性によって決まるので、オン抵抗を下げる1つの公知の方法はLDD領域のドープ濃度を増大させるものである。しかし、LDD領域のドープ濃度を増大させると、望ましくないことにデバイスの破壊電圧も減少し、デバイス内のホットキャリアの劣下が増大する。デバイスの破壊電圧を大きく低下させずにLDMOSデバイスのオン抵抗を減少可能にするために、以下本明細書で詳細に説明する独創的な部分SOI半導体構造を提案する。
図2は、本発明の技術が実施された半導体ウェハ200の少なくとも一部分の断面図を示す。このウェハ200は一般に、(たとえば、<100>または<111>結晶方位の)単結晶シリコンで形成され、これだけに限らないが、ゲルマニウム(Ge)、ガリウムヒ素(GaAs)等も使用することができる基板202を備える。そして、この基板を、不純物すなわちドーパントの添加によって改変して、材料の導電性(たとえば、n型またはp型)を変更させることが好ましい。本発明の好ましい実施形態では、基板202はp導電型であり、したがってp+基板ということができる。p+基板は、たとえば拡散工程または注入工程によりp型不純物すなわちドーパント(たとえば、ホウ素)を所望の濃度(たとえば、約5×1018から約5×1019原子/立方センチメートル)で基板に添加することによって形成し、材料の導電性を望むように変化させることができる。
ウェハ200はさらに、基板202の少なくとも一部分上に形成された絶縁層204を備える。この絶縁層204は、たとえば、酸化物(たとえば、二酸化ケイ素)、窒化物(たとえば、窒化ケイ素)、または別の絶縁材料を含むことができる。絶縁層204は、たとえば、従来の酸化物成長または堆積プロセスを使用して、所望の厚さ(たとえば、約0.4ミクロンから約2ミクロン)に形成することができるが、当業者なら分かるように別の絶縁基板形成方法を使用することもできる。絶縁基板204の少なくとも一部分上にエピタキシャル層206を形成することが好ましい。選択したタイプの不純物(たとえば、ホウ素、リン、ヒ素等)をこのエピタキシャル層中にもたらすことにより、エピタキシャル層の抵抗率を望みのように改変することができる。エピタキシャル層の厚さは、通常約4から6マイクロメートルであるが、本発明は、エピタキシャル層のどんな特定の厚さにも限定されるものではない。エピタキシャル層は、通常シリコンを含むので、ウェハ200の構成はSOI構造ということができる。
本発明の好ましい実施形態では、エピタキシャル層206をn型不純物(たとえば、ヒ素またはリン)でドープする。エピタキシャル層206のドープ濃度は、通常約1016〜約1017原子/平方メートルである従来のエピタキシャル層またはLDD領域のドープ濃度に比べてかなり高い濃度(たとえば、約2×1016〜約2×1017原子/平方センチメートル)であることが好ましい。すなわち、エピタキシャル層206のドープ濃度は従来のLDD領域のドープ濃度にほぼ一致する。エピタキシャル層206のドープ濃度をこのようにしてかなり増大させることにより、エピタキシャル層206はLDMOSデバイスのLDD領域として働き、したがってLDDの追加注入工程および駆動工程の必要性をなくすことができる。
本発明の代替形態では、ウェハ・ボンディング法を用いて、SOI構造を使用することができる。当業者ならわかるように、一般に、ウェハ・ボンディング法では、p型基板を備える第1のウェハとn型基板を備える第2のウェハを設ける。好ましくは、次いで酸化物または窒化物(たとえば、二酸化ケイ素、窒化ケイ素)を含む絶縁層を、第1および/または第2ウェハの上面に(たとえば、成長し、または堆積して)形成する。各ウェハは絶縁層を含むことができるが、当然のことながら、ウェハの一方の上にのみ絶縁層を形成する必要がある。次いで、第2基板を裏返して2枚のウェハをそれぞれの絶縁層で結合させて、第1ウェハのp型基板が基板202を形成し、第2ウェハのn型基板が図2に示すSOI構造のエピタキシャル層206を形成するようにする。
このエピタキシャル層を、比較的薄く(たとえば、約0.5ミクロン)形成する場合は、絶縁層204は、たとえば、酸素注入分離(SIMOX)法を使用して、埋め込み絶縁層として形成することができる。SIMOXプロセス中、基板202上に絶縁層204を形成し、絶縁層の上にエピタキシャル層を形成するのではなく、たとえば、従来のエピタキシ法の使用などによって基板202の少なくとも一部分上に、エピタキシャル層206を直接形成する。次いで、エピタキシャル層206を貫通して酸素イオンまたは窒素イオンを注入して、シリコンウェハ内に層を形成する。高温(約1000℃の温度)炉によって、(例えば、二酸化ケイ素または窒化ケイ素を含む)埋め込み絶縁層204の形成が完了し、図2に示すSOIウェハ構造が形成される。
「ウェハ」という用語は、しばしば「シリコン本体」という用語とほとんど同義に使用される。というのは、シリコンは、通常ウェハを含む半導体材料として使用されるからである。本発明は、ここでは半導体ウェハの一部分を使用して説明されているが、当然のことながら、「ウェハ」という用語は、複数ダイ・ウェハ、単一ダイ・ウェハ、または半導体構造をその上に形成することができる半導体材料の他のどんな構成を含んでもよい。
図3は、本発明の例示的な実施形態に従ってSOIウェハ300上に形成された例示的なLDMOSデバイスの少なくとも一部分を示す。このSOIウェハ300は、前に図2http://www6.ipdl.inpit.go.jp/Keika/lssj_tj_itm_draw.ipdl?N0000=2107&N0001=45&N0005=LpdFQwe7hnfsp3CDXXaB&N0500=4JPA%20417159349%20%20%20%20%20%20%20&N0510=vqjcJVqwn05JRexBtbea&N0552=9&N0553=000004に関して説明したSOIウェハ200の形成と同じ方法で形成してもよいが、別のSOI構造も、同様に使用できる。具体的には、ウェハ300は、単結晶シリコンにたとえば所望の濃度(たとえば、約5×1018から約5×1019原子/立方センチメートル)のp型不純物すなわちドーパント(たとえば、ホウ素)を高濃度にドープすることによって形成することができる基板302を備えることが好ましい。たとえば、酸化物(たとえば、二酸化ケイ素)を含む第1絶縁層304を、基板302の少なくとも一部分上に形成する。基板302の導電型と反対の導電型のエピタキシャル層306を、第1絶縁層304の少なくとも一部分上に形成する。本発明の好ましい実施形態では、エピタキシャル層306を、所望の濃度(たとえば、約1017から約1018原子/立方センチメートル)のn型不純物すなわちドーパント(たとえば、ヒ素またはリン)でドープする。
エピタキシャル層306の特性(たとえば、厚さ、ドープ・レベル等)は、デバイスの電流密度および/または電力損に影響を及ぼすことがある。たとえば、エピタキシャル層306の厚さは、デバイスの熱損を補償するように調節できる。すなわち、エピタキシャル層306の厚さが増加するにつれ、デバイス内の熱を放射させる能力は高まる。さらに、エピタキシャル層306内のドープ濃度を増加させることによって、デバイスの破壊電圧をそれほど低下させずにデバイスに関連するオン抵抗RDSを有益に低下させることができる。LDMOSデバイスに関連する相互コンダクタンスはON抵抗に反比例するので、デバイスのオン抵抗を低下させると相互コンダクタンスが有益に増加し、それによってデバイスの高周波性能が向上する。
例示的なLDMOSデバイスはさらに、注入法または堆積法などによってウェハ300のエピタキシャル層306内に形成されたソース領域310およびドレイン領域314を備える。これらのソース領域310およびドレイン領域314は、たとえば注入法によって、既知の濃度レベルの不純物(たとえば、ホウ素、リン、ヒ素、等)をドープして、材料の導電性を望むように選択的に変化させることが好ましい。ソース領域310およびドレイン領域314は、基板302の導電型と反対の導電型を有することが好ましい。本発明の好ましい実施形態では、ソース領域310およびドレイン領域314は、n導電型である。
簡単なMOSデバイスの場合は、MOSデバイスが本来対称であり、したがって二方向性であるので、当然のことながら、MOSデバイス内におけるソースとドレインの名称の割り当ては本質的に任意である。したがって、ソース領域およびドレイン領域は、一般にそれぞれ第1および第2ソース/ドレイン領域と呼ばれるが、この状況で「ソース/ドレイン」はソース領域またはドレイン領域を意味する。LDMOSデバイスでは、一般に二方向性ではなく、このようなソースおよびドレインの名称は任意に割り当てることができない。
本体領域308およびドリフト領域は、LDD領域312を備えることができるが、例示的LOMOSデバイスの上面に近接し、シリコンのエピタキシャル層306および第2絶縁層324の界面直下に形成される。この第2絶縁層は、好ましい実施形態では酸化物(たとえば、二酸化ケイ素(SiO2)等)で形成されるが、他の適切な絶縁材料(たとえば、窒化ケイ素)を使用してもよい。エピタキシャル層306は、しばしばシリコンを含むので、エピタキシャル層306と第2絶縁層324の界面は、シリコン/酸化物界面と呼ぶことができる。本体領域308は、少なくとも一部はソース領域310の下にソース領域310に隣接して形成されており、他方、LDD領域312はドレイン領域314から本体領域に向かって横に延びている。本体領域308は、基板と同じ導電型、好ましくはp型の材料で例示的なLDMOSデバイス内に形成することができ、したがってp本体と呼ぶことができる。LDD領域は、ソースおよびドレイン領域と同じ導電型、好ましくはn型の材料で形成することができるが、LDD領域の相対ドープ濃度は、一般にソースおよびドレイン領域に比べて低い。
例示的なLDMOSデバイスはさらに、本体領域308の少なくとも一部分の上、ウェハ300のシリコン/酸化物界面に隣接して形成されたゲート320を備える。このゲートは、たとえば、ポリシリコン材料を含むことができるが、別の適切な材料(たとえば、金属)も同様に使用することができる。ゲート320は、第2絶縁層324によってウェハの活性領域から電気的に分離されている。ゲート320の下の絶縁層は好ましくは酸化物(たとえば、二酸化ケイ素)を含むので、絶縁層324のゲート320の下の部分は本明細書でゲート酸化物と呼ぶことがある。
遮蔽電極322は、本明細書でダミー・ゲートと呼ぶことがあり、好ましくは、例示的なLDMOSデバイスのゲート320とドレイン領域314の間に形成される。このダミー・ゲート322は、たとえば、ポリシリコンを含むことができ、ゲート320から横に間隔を置いて設置され、ゲートに対して実質的に重なっていないことが好ましい。例示的なLDMOSデバイス内のダミー・ゲート322を使用する場合は、図示しないが、たとえば、ダミー・ゲートとソース領域の間に導電層(たとえば、アルミニウム、金等)を形成することによりダミー・ゲートをソース領域310と電気的に接続する(たとえば、固定する)ことが好ましい。ゲート320と同様、ダミー・ゲート322もウェハ300の活性領域から電気的に分離する第2絶縁層324上に形成することが好ましい。
ダミー・ゲート322は、同じ処理工程中でゲート320と同時に形成することができる。このようにしてダミー・ゲート322をゲート320と自己整合させることが好ましい。第2絶縁層(たとえば、二酸化ケイ素)324の厚さは、ゲート320の下およびダミー・ゲート322の下でほぼ同じにすることができる。したがって、ゲート320と同じく、ダミー・ゲート322は、ウェハ300のシリコン/酸化物界面に相対的に近接(たとえば、200ナノ・メートル(nm))して形成されることが好ましい。しかし、当然のことながら、第2絶縁層324の、ゲート320下の相対厚さとダミー・ゲート322下の相対厚さは、同じである必要はない。さらに、ダミー・ゲート322の寸法および形状はゲート320とほぼ同じであるが、ゲートおよび/またはダミー・ゲートの構成は、図示したとおりの寸法および形状に限定されず、当業者なら分かるように、別の構成でもよい。
ダミー・ゲート322は、ゲート320の隅部の近傍のシリコン/酸化物界面に近接した所でのホットキャリア注入(HCI)効果を有益に減少させる。本発明と共に使用するのに適したダミー・ゲートは、たとえば、参照により本明細書に組み込まれる、2003年7月15日出願の、「Shielding Structure for Use in a Metal−Oxide−Semiconductor Device」という名称の関連米国特許出願第10/623,983号に見出すことができる。ダミー・ゲート322は、基板302とほぼ同じ電位に結合されているので、ダミー・ゲートと基板は、それぞれ第2絶縁基板324および第1絶縁基板304を貫通する電気的遮蔽領域として有効に働き、したがって表面電界減少効果(RESURF)として知られる現象を利用する。ドリフト領域を適当なドーピング・プロファイルで拡散させ、かつ/またはドリフト領域の厚さを調節して、本体領域308とソース領域310の間、および本体領域と基板302の間の逆バイアス接合がチャージ・キャリアのドリフト領域全体を空乏化させるように、例示的なLDMOSデバイスを構成することができる。この条件では、一般に、早期の電子なだれ降伏をもたらすかもしれないキャリアのイオン化を開始するはずの電界のピークをほぼなくすことにより、少なくとも一態様において、デバイスに関連する破壊電圧を効果的に最大にする比較的均一な電界が作り出される。本発明の構造は、前記のように、2つの電界遮蔽領域を設けることにより、デバイス内のRESURF現象の効果を本質的に2倍にする。したがって、この現象を、本明細書ではダブルRESURF効果と呼ぶことがある。
ソース接点316およびドレイン接点318は、それぞれソース領域310およびドレイン領域314に電気接続をもたらすために、たとえば、従来のフォトリソグラフィ・パターニングおよびエッチングなどにより、ウェハ300の上面に形成することができる。これらのソース接点およびドレイン接点は、たとえば、アルミニウムまたは金などの金属を含むことができる。ゲート接点(図示せず)も、ゲート320に電気接続をもたらすために、ウェハ300の上面または別の位置に形成することができる。ソース接点316とゲート320の間の距離が、かなり大きい(たとえば、約数マイクロメートル以上の)場合は、例示的なLDMOSデバイスはさらに、従来使用されてきたような、ウェハ300の上面に近接して形成され、本体領域308からドレイン領域314と反対の方向に横に延びるソース領域310の導電型と反対の導電型のエンハンスメント領域(図示せず)を備えることもできる。
本発明の重要な一態様は、ソース接点316の独創的な形成方法にある。この図から明らかなように、第2絶縁層324、エピタキシャル層306、および第1絶縁層304を貫通してトレンチを形成して、基板302を少なくとも部分的に露出させることにより、ソース接点316を設けることができる。次に、たとえば金やアルミニウムなどの導電材料でトレンチを充填する。したがって、ソース接点316自体が有利にエピタキシャル層306、基板302、およびソース領域310の間に低抵抗の電気接続を提供する。追加の利益として、ソース接点316は、エピタキシャル層306、基板302、およびソース領域310を有効に一緒に短絡させることにより、LDMOSデバイスに関連する寄生的npnバイポーラ・トランジスタ(図示せず)のトリガを妨げる。寄生的npnトランジスタが形成され、p型基板302は寄生的トランジスタのベースとして働き、n型エピタキシャル層306はコレクタとして働き、n型ソース310はエミッタとして働く。
図4から図6は、本発明の一実施形態に従って図3に示した例示的なLDMOSデバイスを形成するのに使用することができる1つの例示的な方法の諸工程を示している。この例示的な方法は、従来のCMOS互換の半導体製造技法の状況で説明する。本発明は、この、または任意の特定の、デバイスの製造方法に限定されないことを理解されたい。さらに、上述のように図に示した様々な層および/または領域は、原寸に比例して示していないことがあり、一般に使用されるある種の半導体層は、説明し易くするために省略していることがある。
図4は、本発明の技術を実施することができる1枚の例示的なウェハ400の少なくとも一部分の断面を示す。この例示的なウェハ400では、図2に示したSOIと同じ方法で作製することができ、基板402、基板の少なくとも一部分上に形成された第1絶縁層404、および第1絶縁層404の少なくとも一部分上に形成されたエピタキシャル層406を備えるSOI構造を使用する。基板402は、高い不純物濃度(たとえば、約5×1018〜約5×1019原子/平方センチメートル)のp型基板が好ましいが、代わりにn+型基板を使用してもよい。この第1絶縁層404は、所望の厚さ(たとえば、従来の0.35マイクロメートルのCMOSの場合は約0.4マイクロメートル〜約2マイクロメートル)の酸化物(たとえば、二酸化ケイ素)を含むことが好ましいが、別の絶縁材料(たとえば、窒化ケイ素)および厚さを使用することもできる。このエピタキシャル層406は、従来のエピタキシャル層またはLDD領域に比べてかなり高い不純物ドープ濃度(たとえば、約2×1016から約2×1017原子/平方センチメートル)のn型シリコンを含むことが好ましい。
たとえば、ディープ拡散工程または注入工程を使用して、エピタキシャル層406内にp本体領域422を形成することができる。拡散工程中では、既知の濃度レベルのp型不純物(たとえば、ホウ素)414を使用することが好ましい。本体領域422の少なくとも一部は例示的なLDMOSデバイスの本体領域を形成する。たとえば、拡散法または注入法により、LDD領域424をエピタキシャル層内に形成することもできる。この拡散工程中では、既知のレベルのn型不純物(たとえば、リンまたはヒ素)416を使用することが好ましい。このLDD領域424は、ウェハ400の上面に近接して形成され、p本体領域422から横に間隔を置いて設置されている。エピタキシャル層406は、少なくとも従来のLDMOSデバイスに比べてより高濃度でドープされているので、従来なされていたような第2LDDの拡散工程または注入工程は省略することができる。
ゲート410が、酸化物(たとえば、二酸化ケイ素)を含むことができる第2絶縁層408の上面に形成される。このゲート410は、たとえば、化学的気相成長法(CVD)を使用して薄い(たとえば、約300〜400オングストローム)絶縁層408の上に形成される多結晶シリコン(ポリシリコン)から作製することができる。ゲート410の下の第2絶縁層408は、しばしばゲート酸化膜といわれる。このポリシリコン層は、一般に、当業者なら分かるように、たとえば、従来のフォトリソグラフィ法とその後のエッチング工程(たとえば、ドライ・エッチング)を使用してパターン化されてゲート308を形成する。第2絶縁層408の少なくとも一部分上にダミー・ゲート412を作製してもよい。このダミー・ゲート412を使用する場合は、ダミー・ゲートはゲート410からp本体領域422と反対方向に間隔を置いて設置され、ゲートと重ならないことが好ましい。ゲート410と同様にダミー・ゲート412も、ポリシリコン材料を含んでよい。
ソース領域418がp本体領域422内に形成され、ドレイン領域420がLDD領域424内に形成される。これらのソース領域418およびドレイン領域420は、たとえば、既知の濃度レベルのn型不純物(たとえば、ヒ素またはリン)をデバイスのそれぞれの領域422、424に拡散または注入することによって形成することができる。ソース領域418は、好ましくはゲート410の周辺端を使用して少なくとも部分的にソース領域を画定し、これによってソース領域がゲートと自己整合すると考えることができる。
図5は、第2絶縁層408、ソース領域418、エピタキシャル層406、および第1絶縁層404を貫通し、基板402を少なくとも部分的に露出させる、少なくとも1つのソース接点開口426の形成を示す。同様に、少なくとも1つのドレイン接点開口428が、LDD領域424、ドレイン領域420、およびエピタキシャル層406を貫通して形成され、第1絶縁層404で止まっている。これらの接点開口426、428は、たとえば、従来のフォトグラフィ法とそれに続くエッチング工程を使用して第2絶縁層408を選択的にパターン化してシャロー・トレンチとして形成することができる。
フォトリソグラフィ・パターン化プロセス中、まずウェハ400の上面にフォトレジストの層(図示せず)を堆積させて、後続のエッチング法で第2絶縁層408が除去されないようにする。次いで、開口426が形成されるウェハの領域でフォトレジストを除去可能にするようにフォトレジストを(たとえば、紫外線で)露光する。たとえば、異方性ドライエッチングを含むエッチング法では、第1絶縁層404はエッチ・ストップとして使われるのが好ましい。同様に、接点開口形成に、たとえば、それだけには限らないが、反応性イオン・エッチング(RIE)、ウェット・エッチングなど別のエッチング法を使用することもできる。次いで、ソース領域の開口426をフォトレジストによって露出させ、第1絶縁層404を形成する開口の底面の酸化物を除去し、それによって基板402が露出される。当然のことながら、接点開口426、428は、たとえば、従来のv溝法など別の方法で形成してもよい。
トレンチ426、428の1つまたは複数の側壁および底面壁上に残存した有機材料は、たとえば、エッチング法(たとえば、ドライ・エッチング、またはウェット・エッチング)を使用して除去することが好ましい。このようにすると、エピタキシャル層406は、トレンチ426の側壁432の少なくとも一部分を通して露出される。同様にソース領域418および基板402は、それぞれトレンチ426の側壁430および底面434を通して少なくとも部分的に露出される。ドレイン領域420は、トレンチ428の側壁436を通して少なくとも部分的に露出される。
図6は、LDMOSデバイスのソース接点およびドレイン接点の例示的な形成方法を示す。図示していないが、トレンチを実質的にライニングするためにそれぞれのトレンチの側壁上および底面壁上にシリサイド層を形成することが好ましい。シリサイド層は、たとえば堆積法(たとえば、CVD)を使用して堆積することができるが、当業者なら分かるように別の技法を使用してもよい。ソース接点開口については、図5に示すように、シリサイド層は、通常シリコンを含む、基板402、エピタキシャル層406、およびソース領域418とソース接点開口426内に堆積された導電材料438の間の低抵抗電気接続を容易にする。同様に、ドレイン接点開口については、図5に示すように、シリサイド層は、ドレイン領域420とドレイン接点開口428内に堆積された導電材料440の間の低抵抗電気接続も容易にする。シリサイド層の特性により、シリサイド層は、シリコンと、また金属(たとえば、金、アルミニウムなど)でもよい導電材料とボンドを形成することができる。開口を実質的に充填し、それによってそれぞれソース接点およびドレイン接点を形成するために、導電材料438、440を対応する接点開口に堆積する。
前記で説明したように、本発明の1つの重要な態様は、ソース接点438が基板402、ソース領域418、およびエピタキシャル層406の間に局所的な低抵抗の電気接続をもたらし、それによってp基板402とnエピタキシャル層406の間のpn接合およびp基板とnソース領域418の間のpn接合によって生成される寄生的バイポーラnpnトランジスタのトリガを効果的に妨げることである。さらに、この局所的な接続は、ドレインおよびソース領域に近接した第1絶縁層の連続性をほとんど乱さずに第1絶縁層404を貫通して作製される。その結果、ドレイン領域420に近接したエピタキシャル層406で基板402に直接接触する部分はほとんどないので、少なくともドレイン領域に近接したエピタキシャル層406の部分はより高濃度にドープすることができ、したがって追加的なLDD領域およびこのようなLDD領域を形成するのに必要な対応する方法工程が不要になる。
本明細書で説明した、部分SOI内に半導体デバイスを形成する技術を使用して、デバイスに関連する破壊電圧をそれほど低下させず、かつデバイスの製造コストをそれほど増加させずに、デバイスのオン抵抗を有利に低下させることができる。本発明の追加の利点は、それだけには限らないが、他の能動部品および/または受動部品と容易に一体化でき、たとえば集積RF増幅器をもたらし、その結果、デバイスのドレイン−ソース(出力)容量をかなり低下させ、特に(たとえば、約200℃より高い)高温でドレイン・リーク電流を低下させ、ソースの寄生的特性、特にソース抵抗を低下させ、ドレイン−ソース出力容量の電圧依存性を減少させてデバイスの線形性を向上させる。出力容量の値も電圧依存性も、本明細書で説明した本発明の方法を使用してかなり低下させ、それによって、高周波特性、線形性、および/またはデバイスの効率を向上させることができる。
本明細書では、本発明の例示的な実施形態を添付図面を参照して説明してきたが、本発明は、これらのとおりの実施形態に限定されず、添付の特許請求の範囲から逸脱することなく様々な他の変形、変更が、当業者によってそれに加えられることは理解されよう。
Claims (10)
- 第1導電型の基板と、
前記基板の少なくとも一部分上に形成された第1の絶縁層と、
前記第1絶縁層の少なくとも一部分上に形成された第2導電型のエピタキシャル層と、
前記エピタキシャル層内でその上面に近接して形成され、互いに横に間隔を置いて設置された第2導電型の第1および第2ソース/ドレイン領域と、
前記エピタキシャル層の上にその上面に近接して、少なくとも部分的に前記第1および第2ソース/ドレイン領域の間に形成されたゲートと、
前記エピタキシャル層および第1絶縁層を貫通して形成され、前記基板、前記第1ソース/ドレイン領域および前記エピタキシャル層を直接に電気接続するように構成された第1ソース/ドレイン接点と、
前記エピタキシャル層から前記第1の絶縁層の上面まで貫通して形成され、前記第2ソース/ドレイン領域と直接に電気接続するように構成された第2ソース/ドレイン接点とを備える、
半導体デバイス。 - 前記第1ソース/ドレイン接点が、前記デバイスに関連する寄生的バイポーラ・トランジスタのトリガを妨げるように構成され、前記寄生的バイポーラ・トランジスタが、前記基板と前記第1ソース/ドレイン領域の間に形成されたベース−エミッタ領域、および前記基板と前記エピタキシャル層の間に形成されたベース−コレクタ領域を備える、請求項1に記載のデバイス。
- 前記第1ソース/ドレイン接点が、前記エピタキシャル層、前記基板、および前記第1ソース/ドレイン領域を互いに実質的に短絡させることによって前記寄生的バイポーラ・トランジスタのトリガを妨げる、請求項2に記載のデバイス。
- エピタキシャル層の上面に近接して前記ゲートと前記第2ソース/ドレイン領域の間に形成された遮蔽構造をさらに備え、前記遮蔽構造が前記第1ソース/ドレインに電気接続され、前記ゲートから横に間隔を置いて設置されており、前記ゲートと実質的に重ならない、請求項1に記載のデバイス。
- 前記ゲートおよび前記遮蔽構造の少なくとも一部分の下に形成された第2絶縁層をさらに備える、請求項4に記載のデバイス。
- 前記ゲートおよび遮蔽構造の下に形成された第2絶縁層が互いに異なる厚みである請求項5に記載のデバイス。
- デバイスが側方拡散MOS(LDMOS)を備える、請求項1に記載のデバイス。
- 前記基板、第1絶縁層およびエピタキシャル層がウェハ・ボンディング法で形成され、第1半導体ウェハは第1導電型の基板を備えて提供され、第2半導体ウェハは第2導電型の基板を備えて提供され、前記第1および第2半導体ウェハの少なくとも一方はそれぞれの基板上に形成された前記第1絶縁層の少なくとも一部分をさらに備え、前記第2半導体ウェハは裏返しにされ前記第1絶縁層で前記第1半導体ウェハと接合される、請求項1に記載のデバイス。
- 半導体ウェハ内に金属酸化膜デバイスを形成する方法であって、
第1導電型の半導体基板の少なくとも一部分上に第1絶縁層を形成する工程と、
前記第1絶縁層の少なくとも一部分上に第2導電型のエピタキシャル層を形成する工程と、
前記半導体ウェハの上面にゲートを形成する工程と、
前記エピタキシャル層内でその上面に近接して第1導電型の本体領域を形成する工程であって、前記本体領域が、前記ゲートの下に少なくとも部分的に形成される工程と、
前記エピタキシャル層内に第2導電型の第1および第2ソース/ドレイン領域を形成する工程であって、前記ゲートが、前記第1および第2ソース/ドレイン領域より上で、少なくとも前記第1および第2ソース/ドレイン領域の間に形成される工程と、
前記エピタキシャル層および前記第1絶縁層を貫通して第1ソース/ドレイン接点を形成する工程であって、前記第1ソース/ドレイン接点が、前記基板、前記第1ソース/ドレイン領域および前記エピタキシャル層と直接に電気接続される工程と、
前記エピタキシャル層から前記第1の絶縁層の上面まで貫通して第2ソース/ドレイン接点を形成する工程であって、前記第2ソース/ドレイン接点が、前記第2ソース/ドレイン領域と直接に電気接続されるように構成される工程とを含む、方法。 - 少なくとも1つの半導体デバイスを備えた集積回路であって、前記少なくとも1つの半導体デバイスが、
第1導電型の基板と、
前記基板の少なくとも一部分上に形成された第1絶縁層と、
前記第1絶縁層の少なくとも一部分上に形成された第2導電型のエピタキシャル層と、
前記エピタキシャル層内でその上面に近接して形成され、互いに横に間隔を置いて設置されている前記第2導電型の第1および第2ソース/ドレイン領域と、
前記エピタキシャル層の上でその上面に近接して、少なくとも部分的に前記第1および第2ソース/ドレイン領域の間に形成されたゲートと、
前記エピタキシャル層および前記第1絶縁層を貫通して形成され、前記基板、前記第1ソース/ドレイン領域および前記エピタキシャル層と直接に電気的に接続するように構成された第1ソース/ドレイン接点と、
前記エピタキシャル層から前記第1の絶縁層の上面まで貫通して形成され、前記第2ソース/ドレイン領域と直接に電気接続するように構成された第2ソース/ドレイン接点とを備える、
集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/719195 | 2003-11-21 | ||
US10/719,195 US6890804B1 (en) | 2003-11-21 | 2003-11-21 | Metal-oxide-semiconductor device formed in silicon-on-insulator |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004333824A Division JP5378635B2 (ja) | 2003-11-21 | 2004-11-18 | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012209603A true JP2012209603A (ja) | 2012-10-25 |
Family
ID=34552736
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004333824A Active JP5378635B2 (ja) | 2003-11-21 | 2004-11-18 | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス |
JP2012171672A Pending JP2012209603A (ja) | 2003-11-21 | 2012-08-02 | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004333824A Active JP5378635B2 (ja) | 2003-11-21 | 2004-11-18 | シリコン・オン・インシュレータ内に形成された金属酸化膜半導体デバイス |
Country Status (3)
Country | Link |
---|---|
US (1) | US6890804B1 (ja) |
JP (2) | JP5378635B2 (ja) |
TW (1) | TWI319598B (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7238986B2 (en) * | 2004-05-03 | 2007-07-03 | Texas Instruments Incorporated | Robust DEMOS transistors and method for making the same |
US7061057B2 (en) * | 2004-06-16 | 2006-06-13 | Cree Microwave, Llc | Laterally diffused MOS transistor having N+ source contact to N-doped substrate |
US20060043479A1 (en) * | 2004-09-02 | 2006-03-02 | Patrice Parris | Metal oxide semiconductor device including a shielding structure for low gate-drain capacitance |
JP2006294155A (ja) * | 2005-04-13 | 2006-10-26 | Tdk Corp | 磁気メモリデバイス |
SG130099A1 (en) * | 2005-08-12 | 2007-03-20 | Ciclon Semiconductor Device Co | Power ldmos transistor |
US7820519B2 (en) * | 2006-11-03 | 2010-10-26 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a conductive structure extending through a buried insulating layer |
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EP1965437A1 (en) * | 2007-02-28 | 2008-09-03 | K.N. Toosi University of Technology | Nano-scale transistor device with large current handling capability |
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US8222695B2 (en) | 2009-06-30 | 2012-07-17 | Semiconductor Components Industries, Llc | Process of forming an electronic device including an integrated circuit with transistors coupled to each other |
US8124468B2 (en) | 2009-06-30 | 2012-02-28 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a well region |
US8110470B2 (en) * | 2009-08-31 | 2012-02-07 | Globalfoundries Singapore Pte. Ltd. | Asymmetrical transistor device and method of fabrication |
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US8299560B2 (en) | 2010-02-08 | 2012-10-30 | Semiconductor Components Industries, Llc | Electronic device including a buried insulating layer and a vertical conductive structure extending therethrough and a process of forming the same |
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2003
- 2003-11-21 US US10/719,195 patent/US6890804B1/en not_active Expired - Lifetime
-
2004
- 2004-06-09 TW TW093116604A patent/TWI319598B/zh not_active IP Right Cessation
- 2004-11-18 JP JP2004333824A patent/JP5378635B2/ja active Active
-
2012
- 2012-08-02 JP JP2012171672A patent/JP2012209603A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
JP2005159349A (ja) | 2005-06-16 |
US6890804B1 (en) | 2005-05-10 |
TWI319598B (en) | 2010-01-11 |
US20050112808A1 (en) | 2005-05-26 |
JP5378635B2 (ja) | 2013-12-25 |
TW200518206A (en) | 2005-06-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120802 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131119 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131121 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140422 |