JP3865520B2 - ビットライン放電回路を有する読出専用メモリ装置及びデータ読出方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、読出専用メモリ装置に関するものであり、より詳しくは製造工程でプログラムが書き込まれるマスクＲＯＭ（ｍａｓｋ ＲＯＭｓ）に関するものである。
【０００２】
本発明の参考文献は、１９９７年に出願された出願番号８０９９９の大韓民国特許出願に基づいている。
【０００３】
【従来の技術】
図１は、従来技術による読出専用メモリのメモリセルアレーに対する概略的な回路図であり、図２は、図１に図示されたマスクＲＯＭの読出動作を説明するためのタイミング図である。
【０００４】
図１から、符号ＭＣ１−ＭＣ５は、セルをＢＬ（ｉ−１）−ＢＬ（ｉ＋１）は、ビットライン（ｂｉｔ ｌｉｎｅｓ）を、ＷＬ（０）−ＷＬ（ｍ）は、ワードライン（ｗｏｒｄ ｌｉｎｅｓ）を、そしてＹＡ（０）−ＹＡ（１５）及びＹＢ（０）−ＹＢ（３）は、列選択ライン（ｃｏｌｕｍｎ ｓｅｌｅｃｔ ｌｉｎｅｓ）、（又は、列選択信号（ｃｏｌｕｍｎ ｓｅｌｅｃｔ ｓｉｇｎａｌｓ））を示す。列（ｃｏｌｕｍｎ）選択トランジスターは、ビットラインのうち、１つのビットラインを選択するための列選択信号ＹＡ（０）及びＹＢ（３）に制御される。選択されたビットラインは、電気的に感知増幅器と接続されているし、それによって選択されたビットライン上のデータビットが感知されて増幅されることができる。ＲＯＭの読出動作は、一般的にビットラインのプレチャージ段階、データ感知段階、そしてデータ出力段階の３つの段階に分類される。
【０００５】
読出動作の初期には（即ちプレチャージ段階）、全てのビットラインが感知利得とデータ感知速度を高めるため、予め決めた電圧（即ち、１Ｖから２Ｖ）にプレチャージされる。その結果、選択されたメモリセルと連結された選択されたビッとラインの電圧レベルが感知され、これを通して該当するビットラインと基準電圧供給源（即ち、接地電圧）の間の電流経路形成するか否かによって選択されたセルが“オン−セル”であるか、“オフ−セル”であるかが決定される。一般的に、“オン−セル”は、論理“０”に、“オフ−セル”は、論理“１”にプログラムされ、感知されたデータは、外部に出力される。
【０００６】
ＲＯＭの読出動作の間、読出誤りの可能性は、特定セルの選択、セルの選択順序、そして選択されたセルのプログラムされた状態に頼る。このような読出誤りメカニズムは、次の図１と図２を参照して説明する。図１から、ＭＣ１−ＭＣ３セルは、“オン−セル”に、余りのＭＣ４及びＭＣ５セルは、“オフ−セル”に仮定する。図２から示すように、ＭＣ１−ＭＣ３セルは、１、２、そして３読出区間で、各々選択される。ＭＣ１とＭＣ２セルの読出と関連された区間１と２では、読出誤りが発生しない。読出区間１と２で、ワードライン（ｗｏｒｄ ｌｉｎｅ）ＷＬ（ｉ）と列選択ラインＹＡ（０）、ＹＡ（２）、ＹＢ（１）が選択され、ビットラインＢＬ（ｉ−１）とＢＬ（ｉ＋１）は、ＭＣ１及びＭＣ２セルが“オフ−セル”であるため、プレチャージレベルを維持する。セルＭＣ４及びＭＣ５は、ビットラインＢＬ（ｉ−１）、ＢＬ（ｉ）、ＢＬ（ｉ＋１）の間の容量性結合の原因になる“オン−セル”である。そのため、ワードラインＷＬ（ｊ）と列選択ラインＹＡ（１）及びＹＢ（１）が活性化され、ビットラインＢＬ（ｉ）がプレチャージされたとき、３区間の間、セルＭＣ３からデータを読出するため、ビットラインＢＬ（ｉ−１）とＢＬ（ｉ＋１）は放電されだす。もしＭＣ４とＭＣ５のうち、少なくとも１つのセルが普通の“オン−セル”の電流駆動力よりもっと大きい電流駆動力を有すると（ｂｅｓｔｏｎ−ｃｅｌｌ）、ビットライン結合効果は、さらに深刻になる。ビットライン結合は、ビットラインＢＬ（ｉ）が十分にプレチャージされることを防ぐ。その結果、ビットラインＢＬ（ｉ）と連結された“オフ−セル”ＭＣ３がプレチャージ中であることが感知されたとき、ビットラインＢＬ（ｉ）の電圧は、与えられた感知時間の間、感知増幅器によって適正水準まで増幅されて上昇できない。そして感知時間は、データ感知時、遅延を誘導したり、セルＭＣ３を“オン−セル”に認識する読出誤りを誘導する。前述のように、読出速度を向上させ、読出誤りを防ぐため、ビットライン結合問題を解決するための方法とマスクＲＯＭ装置が要求される。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、上述の諸般問題点を解決するため提案されたものとしてビットライン結合の影響が低減し、より優秀な読出速度を有し、読出誤りを減らすためビットラインを十分にプレチャージさせることによって、データを安定されるように読出する方法及び読出専用メモリ装置を提供することである。
【０００８】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の特徴によると、ビットライン放電回路を有する読出専用メモリ装置は、外部から印加される命令に応じて、列がプレチャージされる前にビットラインの列を選択的に放電される列放電回路を含む。列放電回路は、列選択信号に応じて列のうち、１つの列を選択する第１回路、外部から入る命令に応じて第１放電制御信号（例えば、ＲＤＩＳ又はＣＤＩＳ）を発生するための第２回路、第１放電制御信号と列選択信号を論理的に結合した多数の第２放電制御信号（即ち、ＲＤＩＳ＿ＹＡ又はＣＤＩＳ＿ＹＡ）を発生するための第３回路、そして第２制御信号に応じて列を選択的に放電させるための第４回路とを含む。読出命令のような命令外部から入るチップ選択信号と行及び列アドレス信号論理組合せによって表現される。第１放電制御信号は、行アドレスストロボ信号と同期されて活性化されることができる。
第２放電制御信号は、全ての第１放電制御信号に応じて、活性化されるが、このため、列が放電される。これと反対に、第２放電制御信号は、列アドレスストロボ信号と同期されて活性化されることができる。この場合、全ての第２放電信号も第１制御信号に応じて活性化されるが、このため、列がプレチャージされる前に、全ての列が放電される。前述のような本発明による構成は、同期性バーストマスクＲＯＭに関するものである。メモリ装置には行及び列アドレスストロボ信号と同期されて外部行及び列アドレスが入力される。又メモリ装置は、外部列アドレスに応じて多数の内部列アドレスを連続して発生する。記憶装置は、各々多数のメモリセルアレーを含むが、記憶セルは、各々１つのワードラインと１つのビットラインに対応して連結され、１つのビットライン、１つの列プレデコーダ、１つの列デコーダ、そして１つの感知増幅器と連結される。列デコーダは、外部列アドレスに応じて多数の第１列選択信号（即ち、ＹＡ）と多数の第２列選択信号（即ち、ＹＢ）を発生する。列プレデコーダは、第１列選択信号に応じてビットラインのうち、１つを選択し、第２列選択信号に応じて選択されたビットラインをデータラインに連結する。感知増幅器は、データライン上のデータビットを感知し増幅する。各々のメモリ装置は、放電制御回路と、放電プレデコーダと、ビットライン放電回路とを含む。放電制御回路は、外部から印加される命令に応じて第１放電制御信号（即ち、ＲＤＩＳ又はＣＤＩＳ）を発生する。放電プレデコーダは、第１放電制御信号と第１列選択信号の論理組合せによって多数の第２放電制御信号（−ＲＤＩＳ＿ＹＡ又−ＣＤＩＳ＿ＹＡ）を発生する。第２放電制御信号は、第１放電信号と第２制御信号の相補信号の論理合によって発生される。その結果、選択された列は列がプレチャージされる前に放電される。ビットライン放電回路は、ビットラインが放電される前に第２放電制御信号に応じてビットラインを選択的に放電させる。そして、各々のメモリ装置は、命令に応じて第３放電制御信号（φＤＩＳ）を発生するための回路と、第３放電制御信号に応じてデータラインを放電させるための回路とを付加的に含む。第３放電制御信号は、内部列アドレスと同期されて活性化される。少なくとも１つのダミーセル、少なくとも１つのダミーセルと連結された１つのダミーデータライン、そして第３放電制御信号に応じてダミーデータラインを放電する回路は、各々のメモリ装置のため提供されること特徴とする。本発明の他の構成によってＲＯＭからデータを読出するための方法が提供されるが、方法は、行アドレスストロボ信号、選択されたビットプレチャージ、そして選択されたビットライン上のデータビットの感知動作と共にすべてのビットラインに対する放電を行う。さらに、選択されないビットラインは、選択されたビットラインがプレチャージされる前に内部列アドレスの１つと同期して選択されないビットラインを放電させる。
【０００９】
以上のような本発明によると、本発明による読出専用メモリ装置は、特定メモリセルの選択、セル選択順序、そして選択されたセルのプログラムされたデータ状態に因るビットライン結合の影響を及ばなく、読出速度を向上させることができる。
【００１０】
【発明の実施の形態】
以下、本発明による実施形態を添付された図面、図３から図１４までを参照して詳細に説明する。
【００１１】
メモリセルに貯蔵されたデータは、基準クロック信号であるシステムクロック信号ＣＬＫと共にアクセスされる。そして、本発明の構成は、説明の簡素のためバーストＮＡＮＤタイプのマスクＲＯＭを基準として説明する。本発明は、既によく知られている同期式ＮＯＲ構造のマスクＲＯＭ、又はＥＰＲＯＭ、ＥＥＰＲＯＭのような高速の高集積同期式ＮＡＮＤ、又はＮＯＲタイプのＲＯＭに適用されることができるだけではなく、非同期式ＲＯＭにも適用されることができる。
【００１２】
図３は、本発明による同期式バーストマスクＲＯＭを示している。図３を参照すると、ＲＯＭは、多数のメモリセルアレー１００を含む。メモリセルアレー１００は、多数のセルストリングを有するＮＡＮＤ構造のアレーを仮定する。命令は、外部から印加されて命令バッファ１１０を通して放電制御回路１７０と感知増幅器制御回路２２０に入力される。アドレスバッファ１４０は、外部アドレス、即ち、行アドレスＲＡと列アドレスＣＡと共に提供されるが、行及び列アドレスＲＡ、ＣＡは、行及び列アドレスバッファ１２０、１３０に、各々貯蔵される。行アドレスＲＡは、行プレデコーダ１５０を通して行デコーダ１９０に伝達され、行デコーダ１９０は、ワードラインＷＬのうち、１つを選択する。列アドレスＣＡは、列プレデコーダ１６０を通してプレディコーディングされ、列プレデコーダ１６０は、多数の第１列選択信号ＹＡと多数の第２列選択信号ＹＢを発生する。
【００１３】
列デコーダ２００は、第１及び第２列選択制御信号ＹＡ、ＹＢに応じて予め決定されているバースト長さと一致するメーンビットラインＢＭＬ（即ち、列）を選択する。放電制御回路１７０は、外部から印加されて入る命令に応じて放電制御信号ＲＤＩＳを発生する。放電制御信号ＲＤＩＳは、放電プレデコーダ１８０に提供される。プレデコーダ１８０は、又第１列選択信号ＹＡと共に提供される。放電プレデコーダ１８０は、第１放電制御信号ＲＤＩＳと共に第１列選択信号ＹＡが論理的に結合された多数の第２放電信号−ＲＤＩＳ＿ＹＡを発生する。第２放電制御信号−ＲＤＩＳ＿ＹＡは、第２放電制信号−ＲＤＩＳ＿ＹＡに応じてメーンビットラインＭＢＬを選択的に放電させるビットライン放電回路に適用される。
【００１４】
選択されたビットライン上のデータビットは、列デコーダ２００を通して感知増幅器２３０に伝達される。感知増幅器は、第３放電制御信号φＤＩＳ、プレチャージ制御信号φＰＲＥ、そして感知増幅器駆動信号−ＳＡＥを発生する感知増幅器制御回路２２０によって制御される。
【００１５】
図３に図示されたように、クロックバッファと共に、モードレジスト、データラッチ回路、データ出力バッファ、バーストカウンタ（即ち、内部列アドレス発生器）、そしてバーストアドレスデコーダのような幾つのバースト読出制御回路を付加的に含んでいるマスクＲＯＭは、この分野に対する知識を持っている者によく知られている事実であるため、簡略な説明及び本発明と関連のない不必要な説明を避けるため、これに対する詳細説明は、以後省略されるはずである。
【００１６】
図４は、図３に図示された同期式バーストＲＯＭの読出動作のためのタイミング図を示している。図４で示しているように、システムクロックＣＬＫは、クロック駆動信号ＣＬＥが“高”状態で活性化されている間、効力を有する。チップ選択信号−ＣＳ、行アドレスストロボ信号−ＲＡＳ、そして列アドレスストロボ信号−ＣＡＳは、外部からＲＯＭに入力される。行アドレスＲは、チップ選択信号ＣＳと行アドレスストロボ信号−ＲＡＳと同期されて入力される。第１放電制御信号ＲＤＩＳも行アドレスストロボ信号−ＲＡＳと同期されて活性化される。２クロックの間のストロボ信号潜伏期ＲＬが経過してから、列アドレスＣはチップ選択信号−ＣＳと列アドレスストロボ信号−ＣＡＳと同期されて入力される。５クロックの間のアドレスストロボ信号潜伏期以後に、データビットＲ０−Ｒ７は、データラッチとデータ出力バッファ（図示せず）を通して外部に出力される。
【００１７】
図５は、メモリセルアレー１００、列デコーダ２００、ビットライン放電回路２１０、そして感知増幅期２３０の詳細回路図である。図５を参照すると、メモリセルアレー１００は、２つのサブ−アレー、即ちメーンセルアレーとダミーセルアレーに分類されるが、これらは多数のセルストリングで構成されている。メーンビットラインＭＢＬは、メーンセルアレー上の列に沿って伸びている。これと同様に、ダミービットラインＤＢＬは、ダミーセルアレー上の列に沿って伸びている。図５は、簡単な説明のため感知増幅器の単位回路２３０’と単位回路に関連された回路１００’、２００’、２１０’だけを示している。
【００１８】
図５を参照すると、６４個のビットラインＭＢＬと１つのダミービットラインＤＢＬが単位感知増幅器２３０’に連結される。６４個のメーンビットラインＭＢＬは、６４個のメーンセルストリング１００ａと対応し１つのダミービットラインＤＢＬは、１つのダミーセル１００ｂと対応される。メーンビットラインＭＢＬは、単位ビットライン放電回路２１０’と連結されているが、単位ビットライン放電回路２１０’は、−ＲＤＩＳ＿ＹＡ（０）から−ＲＤＩＳ＿ＹＡ（１５）までの第２放電制御信号に応じて接地電圧のような基準電圧レベルにメーンビットラインＭＢＬを選択的に放電させる役割を果たす。
【００１９】
メーン列デコーダ回路２００ａは、第１列選択信号ＹＡ０−ＹＡ１５と第２列選択信号ＹＢ０−ＹＢ４に応じてメーンビットラインＭＢＬのうちの１つを選択する。選択されたビットラインは、単位感知増幅器２３０’に連結されたメーンデータラインＭＤＬに電気的に接続される。ダミーセルストリング２００ｂは、メーン列デコーダ回路２００ａ（即ち、２つのトランジスターを有する）と同量の電荷を有するダミーデコーダ回路２００ｂを通してダミーデータラインＤＤＬと連結される。
【００２０】
単位感知増幅器２３０’は、感知電圧発生回路２３０ａ、基準電圧発生回路２３０ｂ、そして差動増幅器２３０ｃを含む。感知電圧発生回路２３０ａは、メーンデータラインＭＤＬと差動増幅器２３０ｃの間に連結される。これと同様に、基準電圧発生回路２３０ｂは、ダミーデータラインＤＤＬと差動増幅器２３０ｃの間に連結される。感知電圧発生回路２３０ａは、選択されたセルのデータ状態に該当される感知電圧を発生するが、これはプログラムされたデータ状態と相応する電流駆動能力を有する。ダミーセルには、普通の“オン−セル”の電流駆動力より、より小さい電流駆動力を有する“オン−セル”（ｗｏｒｓｔ ｏｎ−ｃｅｌｌ）電流量の半分に該当する電流が誘導される。基準電圧発生回路２００ｂは、電流が誘導されたダミーセルのデータ状態に該当する基準電圧を発生する。選択されたセルが論理“０”データを貯蔵して“オン−セル”になったとき、選択されたセルは、ダミーセル（即ち、基準セル）の電流駆動能力よりも大きい電流駆動能力を有するが、論理“１”データを貯蔵して“オフ−セル”になったとき、選択されたセルは、ダミーセルの電流駆動力より小さい電流駆動力を有する。差動増幅器２３０ｃは、基準電圧と感知電圧の差を増幅する。
【００２１】
感知増幅器駆動信号−ＳＡＥは、感知電圧発生回路２３０ａに属しているＣＭＯＳインバータ２３１と基準電圧発生回路２３０ｂに属しているインバータ２４１に入力される。ＰＭＯＳスイッチトランジスター２３２、２４２と、電流ミラー型ＰＭＯＳトランジスター２３３、２４３は、感知電圧発生回路２３０ａと基準電圧発生回路２３０ｂのため、各々提供される。トランジスター２３２及び２４２のゲートは、第３放電制御信号φＤＩＳを受ける。トランジスター２３３及び２４３のゲートは、差動増幅器２３０ｃの入力端子ＩＮ２に連結されたＮ５ノードと連結される。トランジスター２３２及び２３３の電流通路は、電源供給電圧Ｖｃｃと差動増幅器２３０ｃの他の入力端子ＩＮ１に連結されたＮ１ノードの間に直行に連結される。そしてトランジスター２４２及び２４３は、電源供給電圧ＶｃｃとＮ５ノードの間に直行に連結される。ＮＭＯＳプレチャージトランジスター２３４及び２４４は、電圧発生回路２３０ａ、２３０ｂに、各々提供される。トランジスター２３４及び２４４のゲートはプレチャージ制御信号φＰＲＥに連結される。トランジスター２３４の電流通路は、電源供給電圧ＶｃｃとＮ２ノードの間に形成される。トランジスター２４４の電流通路は、電源供給電圧ＶｃｃとＮ５ノードの間に形成される。ＮＭＯＳトランジスター２３５の電流通路は、Ｎ２ノードとメーンデータラインＭＤＬの間に形成され、ゲートは、インバータの２３１出力端（即ち、Ｎ１ノード）に連結される。又２４５ＮＭＯＳトランジスターの電流通路は、Ｎ５ノードとダミーデータラインＤＤＬの間に形成され、ゲートは、２４１インバータの出力端（即ち、Ｎ４ノード）に連結される。感知電圧発生回路２３０ａは、２３６及び２３７ＮＭＯＳトランジスターを付加的に含む。２３６トランジスターの電流通路は、Ｎ１ノードと接地電圧Ｖｓｓの間に形成され、ゲートは、メーンデータラインＭＤＬ（即ち、Ｎ３ノード）に連結される。２３７トランジスターの電流通路は、メーンデータラインＭＤＬと接地電圧Ｖｓｓの間に形成され、ゲートは、第３放電制御信号φＤＩＳと連結される。又、基準電圧発生回路２３０ｂは、２４６及び２４７ＮＭＯＳトランジスターを付加的に含む。２４６トランジスターの電流通路は、Ｎ４ノードと接地電圧Ｖｓｓの間に形成され、ゲートは、ダミーデータラインＤＤＬ（即ち、Ｎ６ノード）に連結される。２４７トランジスターの電流通路は、ダミーデータラインＤＤＬと接地電圧Ｖｓｓの間に形成され、ゲートは、第３放電制御信号φＤＩＳと連結される。
【００２２】
図６は、図５に図示された回路の制御信号を示すタイミング図である。図５と図６を参照すると、メーンビットラインＭＢＬの列の選択は、外部から印加される列アドレス（即ち、バーストモードの初期列アドレス）に応じて列選択信号ＹＡ（０）とＹＢ（０）を活性化させることによって行われる。このとき、感知増幅器駆動信号−ＳＡＥを論理“高”水準から論理“低”水準に変わらせることによって感知増幅器２３０’が作動されはじめる。そして他の放電制御信号（−ＲＤＩＳ＿ＹＡ（１）から−ＲＤＩＳ＿ＹＡ（１５）まで）が“高”状態を維持する間（図示せず）、放電制御信号−ＲＤＩＳ＿ＹＡ（０）は“低”状態を維持する。これは、本発明の主題として、後述されはずである。これと同時に放電制御信号φＤＩＳは、“高”状態に活性化される。しかし、放電制御信号φＤＩＳのマーク長さ（又は、パルス持続期間）は、与えられた固有時間の間、維持される。
【００２３】
“低”状態の−ＳＡＥ信号の入力と共に、Ｎ１及びＮ４ノードの電圧レベルは、ＮＭＯＳトランジスター２３５及び２４５を駆動させることができるように増加する。“高”レベルのφＤＩＳ信号に応じてＮＭＯＳトランジスター２３７及び２４７は、ターン−オンされ、トランジスター２３２及び２４２は、ターン−オフされる。その結果、ターン−オンされたトランジスター２３７及び２４７は、データラインＭＤＬ、ＤＤＬを接地電圧Ｖｓｓ水準まで放電させる。放電は、データラインＭＤＬ、ＤＤＬのようなプレチャージ応答を有させ、ＰＭＯＳトランジスター２３３及び２４３が導伝される準備をさせる。前述されたトランジスタ２３２及び２４２のターン−オフは、電源供給電圧Ｖｃｃと接地電圧Ｖｓｓの間に、多量の電流を流れるショット回路（ｓｈｏｒｔ ｃｉｒｃｕｉｔ）の発生を防ぐ役割を果たす。
【００２４】
前述のプレチャージが終わると、φＤＩＳ信号は、再び“低”レベルに、φＰＲＥ信号は、“高”レベルに、各々変える。このとき、トランジスター２３７及び２４７は、ターン−オフされ、トランジスター２３２、２３４、２４２、２４４は、ターン−オンされる。その結果Ｎ２、Ｎ３、Ｎ５、そしてＮ６ノード（即ち、データラインＤＤＬ、ＭＤＬ）の電圧レベルは速く増加する。Ｎ３及びＮ６ノードの電圧レベルの増加は、インバータ２３１、２４１の電流駆動能力がトランジスター２３６及び２４６の電流駆動能力と均衡を形成する地点で止める。
【００２５】
与えられたプレチャージ期間が終わってから、プレチャージ制御信号φＰＲＥは、再び“低”レベルに非活性化され、その結果、トランジスター２３４及び２４４は、ターン−オフされる。このとき、トランジスター２４２及び２３４は、Ｎ５ノードの電圧を一定に維持するため同じの量の電流を電流放電原としてダミーデータラインＤＤＬ（即ち、基準セル）を通して接地電圧Ｖｓｓに電流を届ける。一定電圧は、基準電圧に差動増幅器２３０ｃの入力端ＩＮ２に入力される。電流ミラー型の回路構成によってトランジスター２３２及び２３３は、トランジスター２４２及び２３４のような同じの量の電流を処理する。その結果、もし選択されたセルが“オン−セル”であると、“オン−セル”はダミーセルよりもっと大きい電流駆動能力を有するため、Ｎ２ノードでの感知電圧レベルは、Ｎ５ノードの基準電圧レベルより低める。反対に、もし選択されたセルが“オフ−セル”であると、“オン−セル”は、ダミーセルよりもっと小さい電流駆動能力を有するため、Ｎ２ノードでの感知電圧レベルは、Ｎ５ノードの基準電圧レベルより高める。
【００２６】
基準電圧と感知電圧の間の電圧差は、差動増幅器２３０ｃによって差動され、データラッチとデータ出力バッファ（図示せず）を通して外部に出力される。
【００２７】
図３に図示された同期式ＲＯＭの動作を図３、７、８を参照して説明すると、次のようである。図７から、ＭＣ１からＭＣ３までのメモリセルは、“オン−セル”に仮定し、その以外にＭＣ４及びＭＣ５セルは、“オフ−セル”に仮定する。そしてＭＣ１及びＭＣ２セルは、第１バースト読出動作（即ち、図８の１及び２周期）の間選択され、ＭＣ３セルは、第２バースト読出動作（即ち、図８の３周期）の間、選択される。図８から、参照記号ＣＭＤは、読出命令、Ｒは、外部から印加される行アドレス、そしてＣは内部的に発生される列アドレスを意味する。
【００２８】
放電制御回路１７０から発生される第１放電制御信号ＲＤＩＳは、外部から印加される読出命令として提供される行アドレスストロボ信号−ＲＡＳと共に同期されて活発に発生される。パルス持続期間は、全てのメーンビットラインＭＢＬを十分に放電させるように決定される。全ての列選択信号ＹＡ（０）−ＹＡ（１５）、ＹＢ（０）−ＹＢ（３）は、２クロックの第１内部列アドレスである−らＳ信号の潜伏が経過した後まで、“低”レベルに残っている。その結果、全ての第２放電制御信号−ＲＤＩＳ＿ＹＡ（０）−（−ＲＤＩＳ＿ＹＡ）（１５）は、“高”状態を維持する。なぜならば、信号−ＲＤＩＳ＿ＹＡ（０）−（−ＲＤＩＳ＿ＹＡ）（１５）は、第１放電信号ＲＤＩＳと第２制御信号ＹＡ（０）＿ＹＡ（１５）の相補信号の論理合によって発生された信号であるため、それによってメーンデータラインＭＤＬの全ての列が第１列アドレスが発生される前に放電されるためである。その結果、感知区間以前に全てのビットラインが放電されるため、後のデータの感知区間の間、ビットラインの間の容量性結合を避けることができる。
【００２９】
１区間の間、列選択信号ＹＡ（０）及びＹＢ（１）は、第１列アドレスに応じて、“高”状態に活性化される。放電制御信号−ＲＤＩＳ＿ＹＡ（０）は、他の放電制御信号−ＲＤＩＳ＿ＹＡ（１）−（−ＲＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。その結果、選択されたビットラインＭＢＬ（ｉ−１）を除外した全ての非選択されたメーンビットラインが感知区間以前に放電されるため（図６参照）、後のデータの感知区間の間、ビッコオラインの間の容量制結合を避けることができる。そして第１放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。その故、メーンデータラインＭＤＬとダミーデータラインＤＤＬもビットラインがプレチャージされる前に放電される。
【００３０】
２区間の間、列選択信号ＹＡ（２）及びＹＢ（１）は、第２列アドレスに応じて、“高”状態に活性化される。放電制御信号−ＲＤＩＳ＿ＹＡ（２）は、他の放電制御信号−ＲＤＩＳ＿ＹＡ（０）、−ＲＤＩＳ＿ＹＡ（１）、−ＲＤＩＳ＿ＹＡ（３）−（−ＲＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。選択されたビットラインＭＢＬ（ｉ＋１）を除外した全ての非選択された全てのメーンビットラインが放電されることによって、ビットラインの容量性結合を避けることができる。そして第１放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。このため、メーンデータラインＭＤＬとダミーデータラインＤＤＬも放電される。
【００３１】
２区間が終わった後、第１放電制御信号ＲＤＩＳは、列アドレスストロボ信号ＲＡＳと同期されて再び活発に発生される。そのため、メーンビットラインの全ての列は、次の列アドレスが発生される前に放電される。感知区間前に全てのビットラインが予め放電されるため、後のデータの感知区間の間、ビットラインの容量性結合が防止される。
【００３２】
３区間の間、列選択信号ＹＡ（１）及びＹＢ（１）は、第３列アドレスに応じて、“高”状態に活性化される。放電制御信号−ＲＤＩＳ＿ＹＡ（１）は、他の信号−ＲＤＩＳ＿ＹＡ（０）、−ＲＤＩＳ＿ＹＡ（２）−（−ＲＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。その結果、選択されたビットラインＭＢＬ（ｉ）を除外した全ての非選択されたビットラインが放電されるため、ビットラインの間の容量性結合が防止されるころができる。そして放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。その故、メーンデータラインＭＤＬとダミーデータラインＤＤＬも予め放電される。
【００３３】
図９は、本発明による１つの同期式バーストマスクＲＯＭを示している。
【００３４】
図９で示しているように、ＲＯＭの構造は、放電制御回路１７０’と放電プレデコーダ１８０’を除外しては、図３に図示されたような構造を有している。放電制御信号１７０’は、列アドレス信号−ＣＡＳと同期して第１放電制御信号ＣＤＩＳを発生する。そして放電プレデコーダ１８０’は、第１放電制御信号ＣＤＩＳと列プレデコーダ１６０から発生された第１列選択信号ＹＳとの論理組合せによって生成された多数の放電制御信号−ＣＤＩＳ＿ＹＡを発生する。第２放電制御信号−ＣＤＩＳ＿ＹＡは、ビットライン放電回路２１０に入力されるが、ビットライン放電回路２１０は、第２放電制御信号−ＣＤＩＳ＿ＹＡに応じて、メーンビットラインＭＢＬを選択的に放電させる。図９から、図３に図示された回路のような部分は、同じ符号を使用し、重複された説明を避けるため、それに対する説明を省略する。
【００３５】
図３のように、図示しなかいが、内部クロックバッファ、データラッチ回路、データ出力バッファ、モードレジストのような幾つのバースト読出制御回路とバーストコントロラ、そしてバーストカウンタを付加的に含んでいる構造のＲＯＭは、既によく知られている。回路は、この分野に対する知識を持っている者によく知られているため、回路に対する詳細な説明は、以後省略される。
【００３６】
図１０は、図９に図示された同期式バーストＲＯＭの読出動作のためのタイミング図を示している。図１０を参照すると、システムクロックＣＬＫは、クロック駆動信号ＣＬＥが“高”状態で活性化されている間、効力を有する。チップ選択信号ＣＳ、行アドレスストロボ信号−ＲＡＳ、そして列アドレスストロボ信号ＣＡＳは、外部でＲＯＭに印加される。行アドレスＲは、チップ選択信号−ＣＳと行アドレスストロボ信号−ＲＡＳと同期されて入力される。２クロックの間のストロボ信号潜伏期ＲＬが経過してから、列アドレスＣはチップ選択信号−ＣＳと列アドレスストロボ信号−ＣＡＳと同期されて入力される。第１放電制御信号ＣＤＩＳも行アドレスストロボ信号−ＣＡＳと同期される。５クロックの間のアドレスストロボ信号潜伏期以後に、データビットＲ０−Ｒ７は、データラッチとデータ出力バッファ（図示せず）を通して外部に出力される。
【００３７】
図１１は、図９に図示されたメモリセルアレー１００、列デコーダ２００、ビットライン放電回路２１０、そして感知増幅期２３０の詳細回路図である。ここでは、簡単な説明のため、感知増幅器２３０の単位回路２３０’と、単位回路２３０’に関連された回路１００’、２００’、２１０’だけを示している。図１１を参照すると、回路−ＲＤＩＳ＿ＹＡ（０）乃至、−ＲＤＩＳ＿ＹＡ（１５）信号の代わりに、−ＣＤＩＳ＿ＹＡ（０）乃至−ＣＤＩＳ＿ＹＡ（１５）の放電制御信号を使用したこと以外には、図５のような構造を形成している。図１１から、図５で図示されたものような部分に対して同一の符号を使用しただけではなく、それに対する構造とか動作に関する説明は、重複された説明を避けるため省略する。
【００３８】
図１２は、図１１に図示された回路に対する制御信号の間のタイミング関系を示すためのタイミング図である。外部列アドレス（即ち、バーストモードの初期列アドレス）に応じて列選択信号ＹＡ（０）とＹＢ（０）を活性化されることによってメーンビットラインＭＢＬの列が選択される。このとき、感知増幅器駆動信号−ＳＡＥを論理“高”水準から論理“低”水準に変わる。その結果、感知増幅器２３０’が作動される。このとき、放電制御信号φＤＩＳは、“高”状態に活性化される。しかし、信号φＤＩＳのマーク長さ（又は、パルス持続期間）は、与えられた固有時間の間、維持される。全ての−ＣＤＩＳ＿ＹＡ（０）−（−ＣＤＩＳ＿ＹＡ）（１５）は、データラインの放電が終わるまで、“高”状態を維持する。放電が終わった後、放電制御信号−ＣＤＩＳ＿ＹＡ（０）は余りの放電信号−ＣＤＩＳ＿ＹＡ（１）ｔｈｒｏｕｇｈ −ＣＤＩＳ＿ＹＡ（１５）が“高”状態を維持する間、“低”状態になるが、これに詳細な説明は、後述する。
【００３９】
図９に図示された同期式ＲＯＭの読出動作を図９、１３、１４を参照して説明すると、次のようである。図１３から、ＭＣ１からＭＣ３までのメモリセルは、“オン−セル”に仮定し、その以外にＭＣ４及びＭＣ５セルは、“オフ−セル”に仮定する。そしてＭＣ１及びＭＣ２セルは、第１バースト読出動作（即ち、図１４の１及び２周期）の間選択され、ＭＣ３セルは、第２バースト読出動作（即ち、図１４の３周期）の間、選択される。図１４から、符号ＣＭＤは、読出命令、Ｒは、外部から印加される行アドレス、そしてＣは内部的に発生される列アドレスを意味する。
【００４０】
全ての列選択信号ＹＡ（０）−ＹＡ（１５）、ＹＢ（０）−ＹＢ（３）は、１周期で第１内部列アドレスが生成されるときまで“低”レベルを維持する。そのため、全ての第２放電制御信号−ＣＤＩＳ＿ＹＡ（０）−（−ＣＤＩＳ＿ＹＡ）（１５）は、“高”状態を維持する。なぜならば、第２放電信号信号−ＣＤＩＳ＿ＹＡ（０）−（−ＣＤＩＳ＿ＹＡ）（１５）は、第１放電信号ＣＤＩＳと第２制御信号ＹＡ（０）＿ＹＡ（１５）の相補信号の論理合によって生成されるためである。従って全てのビットラインが感知期間以前に放電されるため、後のデータの感知区間の間、ビットラインの間の容量性結合を避けることができる。
【００４１】
１周期の間、放電制御回路１７０から発生される第１放電制御信号ＣＤＩＳは、列アドレスストロボ信号−ＣＡＳと共に同期されて活発に発生される。パルス周期は、全てのメーンビットラインＭＢＬを十分に放電させるように決定される。列選択信号ＹＡ（０）及びＹＢ（１）は、第１列アドレスに応じて、“高”状態に活性化される。放電制御信号−ＣＤＩＳ＿（０）は、他の放電制御信号−ＣＤＩＳ＿ＹＡ（１）−（−ＣＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。その結果、選択されたビットラインＭＢＬ（ｉ−１）を除外した全ての非選択されたメーンビットラインがビットラインのプレチャージされる前に（図１２参照）放電される。従って、後のデータの感知区間の間、ビットラインの間の容量性結合を避けることができる。そして第１放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。このため、メーンデータラインＭＤＬとダミーデータラインＤＤＬもビットラインのプレチャージされる前に放電される。
【００４２】
２区間の間、第２列アドレスに応じて列選択信号ＹＡ（２）及びＹＢ（１）は、“高”状態に活性化される。放電制御信号ＣＤＩＳ＿ＹＡ（２）は、他の放電制御信号−ＣＤＩＳ＿ＹＡ（０）、−ＣＤＩＳ＿ＹＡ（１）、−ＣＤＩＳ＿ＹＡ（３）−（−ＣＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。
従って、選択されたビットラインＭＢＬ（ｉ＋１）を除外した全ての非選択された全てのメーンビットラインが放電されることによって、ビットラインの間の容量性結合を避けることができる。そして第１放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。このため、メーンデータラインＭＤＬとダミーデータラインＤＤＬも放電される。
【００４３】
３区間の間、第１放電制御信号ＣＤＩＳは、列アドレスストロボ信号ＣＡＳと同期されて再び活発に発生される。その結果、全てのメーンビットラインは、ビットラインのプレチャージ前に放電される。全てのビットラインが感知区間で予め放電されるため、後のデータの感知区間の間、ビットラインの容量性結合が防止される。これにより、列選択信号ＹＡ（１）及びＹＢ（１）は、第３列アドレスに応じて、“高”状態に活性化される。放電制御信号ＲＤＩＳ＿ＹＡ（１）は、他の信号−ＲＤＩＳ＿ＹＡ（０）、−ＲＤＩＳ＿ＹＡ（２）−（−ＲＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。その結果、選択されたビットラインＭＢＬ（ｉ）を除外した全ての非選択されたメーンビットラインが感知区間以前に放電されるため（図６参照）、後のデータの間地区間の間、ビッコオラインの間の容量制結合が放電される避けることができる。そして放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。その故、メーンデータラインＭＤＬとダミーデータラインＤＤＬも放電される。
【００４４】
以上から、本発明による回路の構成及び動作を前述及び図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的思想を外れない範囲内での多様な変化及び変更ができる。
【００４５】
【発明の効果】
以上のような本発明によると、本発明による読出専用メモリ装置は、特定メモリセルの選択、セル選択順序、そして選択されたセルのプログラムされたデータ状態に因るビットライン結合の影響を及ばなく、読出速度を向上させることができる。
【図面の簡単な説明】
【図１】 従来技術による読出専用メモリ装置のセルアレーを示す概略的な回路図である。
【図２】 図１に図示された読出専用メモリ装置の読出動作を示しタイミング図である。
【図３】 本発明による読出専用メモリ装置の構成を示すブロック図である。
【図４】 図３に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【図５】 図３に図示されたメモリセルアレー、ビットライン放電回路、そして感知増幅の細部回路図である。
【図６】 図５に図示された回路の制御信号のタイミング図である。
【図７】 図３に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【図８】 図３に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【図９】 本発明による他の読出専用メモリ装置の構成を示すブロック図である。
【図１０】 図９に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【図１１】 図９に図示されたメモリセルアレー、列デコーダ、ビットライン放電回路、そして感知増幅器の詳細回路図である。
【図１２】 図１１に示された回路の制御信号のタイミング図である。
【図１３】 図９に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【図１４】 図９に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【符号の説明】
１００：メモリセルアレー
１１０：バッファ
１２０、１３０：アドレスバッファ
１５０：行プレデコーダ：
１６０：列プレデコーダ
１７０：放電制御回路
１８０：プレデコーダ
１９０：行デコーダ
２００：列デコーダ
２１０：ビットライン放電回路
２２０：感知増幅器制御回路
２３０：感知増幅器
２３０ａ、２３０ｂ：電圧発生回路
２３０ｃ：差動増幅器
２３１：ＣＭＯＳインバータ
２３２、２４２：ＰＭＯＳスイッチトランジスタ
２３３、２４３：電流ミラー型ＰＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、読出専用メモリ装置に関するものであり、より詳しくは製造工程でプログラムが書き込まれるマスクＲＯＭ（ｍａｓｋ ＲＯＭｓ）に関するものである。
【０００２】
本発明の参考文献は、１９９７年に出願された出願番号８０９９９の大韓民国特許出願に基づいている。
【０００３】
【従来の技術】
図１は、従来技術による読出専用メモリのメモリセルアレーに対する概略的な回路図であり、図２は、図１に図示されたマスクＲＯＭの読出動作を説明するためのタイミング図である。
【０００４】
図１から、符号ＭＣ１−ＭＣ５は、セルをＢＬ（ｉ−１）−ＢＬ（ｉ＋１）は、ビットライン（ｂｉｔ ｌｉｎｅｓ）を、ＷＬ（０）−ＷＬ（ｍ）は、ワードライン（ｗｏｒｄ ｌｉｎｅｓ）を、そしてＹＡ（０）−ＹＡ（１５）及びＹＢ（０）−ＹＢ（３）は、列選択ライン（ｃｏｌｕｍｎ ｓｅｌｅｃｔ ｌｉｎｅｓ）、（又は、列選択信号（ｃｏｌｕｍｎ ｓｅｌｅｃｔ ｓｉｇｎａｌｓ））を示す。列（ｃｏｌｕｍｎ）選択トランジスターは、ビットラインのうち、１つのビットラインを選択するための列選択信号ＹＡ（０）及びＹＢ（３）に制御される。選択されたビットラインは、電気的に感知増幅器と接続されているし、それによって選択されたビットライン上のデータビットが感知されて増幅されることができる。ＲＯＭの読出動作は、一般的にビットラインのプレチャージ段階、データ感知段階、そしてデータ出力段階の３つの段階に分類される。
【０００５】
読出動作の初期には（即ちプレチャージ段階）、全てのビットラインが感知利得とデータ感知速度を高めるため、予め決めた電圧（即ち、１Ｖから２Ｖ）にプレチャージされる。その結果、選択されたメモリセルと連結された選択されたビッとラインの電圧レベルが感知され、これを通して該当するビットラインと基準電圧供給源（即ち、接地電圧）の間の電流経路形成するか否かによって選択されたセルが“オン−セル”であるか、“オフ−セル”であるかが決定される。一般的に、“オン−セル”は、論理“０”に、“オフ−セル”は、論理“１”にプログラムされ、感知されたデータは、外部に出力される。
【０００６】
ＲＯＭの読出動作の間、読出誤りの可能性は、特定セルの選択、セルの選択順序、そして選択されたセルのプログラムされた状態に頼る。このような読出誤りメカニズムは、次の図１と図２を参照して説明する。図１から、ＭＣ１−ＭＣ３セルは、“オン−セル”に、余りのＭＣ４及びＭＣ５セルは、“オフ−セル”に仮定する。図２から示すように、ＭＣ１−ＭＣ３セルは、１、２、そして３読出区間で、各々選択される。ＭＣ１とＭＣ２セルの読出と関連された区間１と２では、読出誤りが発生しない。読出区間１と２で、ワードライン（ｗｏｒｄ ｌｉｎｅ）ＷＬ（ｉ）と列選択ラインＹＡ（０）、ＹＡ（２）、ＹＢ（１）が選択され、ビットラインＢＬ（ｉ−１）とＢＬ（ｉ＋１）は、ＭＣ１及びＭＣ２セルが“オフ−セル”であるため、プレチャージレベルを維持する。セルＭＣ４及びＭＣ５は、ビットラインＢＬ（ｉ−１）、ＢＬ（ｉ）、ＢＬ（ｉ＋１）の間の容量性結合の原因になる“オン−セル”である。そのため、ワードラインＷＬ（ｊ）と列選択ラインＹＡ（１）及びＹＢ（１）が活性化され、ビットラインＢＬ（ｉ）がプレチャージされたとき、３区間の間、セルＭＣ３からデータを読出するため、ビットラインＢＬ（ｉ−１）とＢＬ（ｉ＋１）は放電されだす。もしＭＣ４とＭＣ５のうち、少なくとも１つのセルが普通の“オン−セル”の電流駆動力よりもっと大きい電流駆動力を有すると（ｂｅｓｔｏｎ−ｃｅｌｌ）、ビットライン結合効果は、さらに深刻になる。ビットライン結合は、ビットラインＢＬ（ｉ）が十分にプレチャージされることを防ぐ。その結果、ビットラインＢＬ（ｉ）と連結された“オフ−セル”ＭＣ３がプレチャージ中であることが感知されたとき、ビットラインＢＬ（ｉ）の電圧は、与えられた感知時間の間、感知増幅器によって適正水準まで増幅されて上昇できない。そして感知時間は、データ感知時、遅延を誘導したり、セルＭＣ３を“オン−セル”に認識する読出誤りを誘導する。前述のように、読出速度を向上させ、読出誤りを防ぐため、ビットライン結合問題を解決するための方法とマスクＲＯＭ装置が要求される。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、上述の諸般問題点を解決するため提案されたものとしてビットライン結合の影響が低減し、より優秀な読出速度を有し、読出誤りを減らすためビットラインを十分にプレチャージさせることによって、データを安定されるように読出する方法及び読出専用メモリ装置を提供することである。
【０００８】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の特徴によると、ビットライン放電回路を有する読出専用メモリ装置は、外部から印加される命令に応じて、列がプレチャージされる前にビットラインの列を選択的に放電される列放電回路を含む。列放電回路は、列選択信号に応じて列のうち、１つの列を選択する第１回路、外部から入る命令に応じて第１放電制御信号（例えば、ＲＤＩＳ又はＣＤＩＳ）を発生するための第２回路、第１放電制御信号と列選択信号を論理的に結合した多数の第２放電制御信号（即ち、ＲＤＩＳ＿ＹＡ又はＣＤＩＳ＿ＹＡ）を発生するための第３回路、そして第２制御信号に応じて列を選択的に放電させるための第４回路とを含む。読出命令のような命令外部から入るチップ選択信号と行及び列アドレス信号論理組合せによって表現される。第１放電制御信号は、行アドレスストロボ信号と同期されて活性化されることができる。
第２放電制御信号は、全ての第１放電制御信号に応じて、活性化されるが、このため、列が放電される。これと反対に、第２放電制御信号は、列アドレスストロボ信号と同期されて活性化されることができる。この場合、全ての第２放電信号も第１制御信号に応じて活性化されるが、このため、列がプレチャージされる前に、全ての列が放電される。前述のような本発明による構成は、同期性バーストマスクＲＯＭに関するものである。メモリ装置には行及び列アドレスストロボ信号と同期されて外部行及び列アドレスが入力される。又メモリ装置は、外部列アドレスに応じて多数の内部列アドレスを連続して発生する。記憶装置は、各々多数のメモリセルアレーを含むが、記憶セルは、各々１つのワードラインと１つのビットラインに対応して連結され、１つのビットライン、１つの列プレデコーダ、１つの列デコーダ、そして１つの感知増幅器と連結される。列デコーダは、外部列アドレスに応じて多数の第１列選択信号（即ち、ＹＡ）と多数の第２列選択信号（即ち、ＹＢ）を発生する。列プレデコーダは、第１列選択信号に応じてビットラインのうち、１つを選択し、第２列選択信号に応じて選択されたビットラインをデータラインに連結する。感知増幅器は、データライン上のデータビットを感知し増幅する。各々のメモリ装置は、放電制御回路と、放電プレデコーダと、ビットライン放電回路とを含む。放電制御回路は、外部から印加される命令に応じて第１放電制御信号（即ち、ＲＤＩＳ又はＣＤＩＳ）を発生する。放電プレデコーダは、第１放電制御信号と第１列選択信号の論理組合せによって多数の第２放電制御信号（−ＲＤＩＳ＿ＹＡ又−ＣＤＩＳ＿ＹＡ）を発生する。第２放電制御信号は、第１放電信号と第２制御信号の相補信号の論理合によって発生される。その結果、選択された列は列がプレチャージされる前に放電される。ビットライン放電回路は、ビットラインが放電される前に第２放電制御信号に応じてビットラインを選択的に放電させる。そして、各々のメモリ装置は、命令に応じて第３放電制御信号（φＤＩＳ）を発生するための回路と、第３放電制御信号に応じてデータラインを放電させるための回路とを付加的に含む。第３放電制御信号は、内部列アドレスと同期されて活性化される。少なくとも１つのダミーセル、少なくとも１つのダミーセルと連結された１つのダミーデータライン、そして第３放電制御信号に応じてダミーデータラインを放電する回路は、各々のメモリ装置のため提供されること特徴とする。本発明の他の構成によってＲＯＭからデータを読出するための方法が提供されるが、方法は、行アドレスストロボ信号、選択されたビットプレチャージ、そして選択されたビットライン上のデータビットの感知動作と共にすべてのビットラインに対する放電を行う。さらに、選択されないビットラインは、選択されたビットラインがプレチャージされる前に内部列アドレスの１つと同期して選択されないビットラインを放電させる。
【０００９】
以上のような本発明によると、本発明による読出専用メモリ装置は、特定メモリセルの選択、セル選択順序、そして選択されたセルのプログラムされたデータ状態に因るビットライン結合の影響を及ばなく、読出速度を向上させることができる。
【００１０】
【発明の実施の形態】
以下、本発明による実施形態を添付された図面、図３から図１４までを参照して詳細に説明する。
【００１１】
メモリセルに貯蔵されたデータは、基準クロック信号であるシステムクロック信号ＣＬＫと共にアクセスされる。そして、本発明の構成は、説明の簡素のためバーストＮＡＮＤタイプのマスクＲＯＭを基準として説明する。本発明は、既によく知られている同期式ＮＯＲ構造のマスクＲＯＭ、又はＥＰＲＯＭ、ＥＥＰＲＯＭのような高速の高集積同期式ＮＡＮＤ、又はＮＯＲタイプのＲＯＭに適用されることができるだけではなく、非同期式ＲＯＭにも適用されることができる。
【００１２】
図３は、本発明による同期式バーストマスクＲＯＭを示している。図３を参照すると、ＲＯＭは、多数のメモリセルアレー１００を含む。メモリセルアレー１００は、多数のセルストリングを有するＮＡＮＤ構造のアレーを仮定する。命令は、外部から印加されて命令バッファ１１０を通して放電制御回路１７０と感知増幅器制御回路２２０に入力される。アドレスバッファ１４０は、外部アドレス、即ち、行アドレスＲＡと列アドレスＣＡと共に提供されるが、行及び列アドレスＲＡ、ＣＡは、行及び列アドレスバッファ１２０、１３０に、各々貯蔵される。行アドレスＲＡは、行プレデコーダ１５０を通して行デコーダ１９０に伝達され、行デコーダ１９０は、ワードラインＷＬのうち、１つを選択する。列アドレスＣＡは、列プレデコーダ１６０を通してプレディコーディングされ、列プレデコーダ１６０は、多数の第１列選択信号ＹＡと多数の第２列選択信号ＹＢを発生する。
【００１３】
列デコーダ２００は、第１及び第２列選択制御信号ＹＡ、ＹＢに応じて予め決定されているバースト長さと一致するメーンビットラインＢＭＬ（即ち、列）を選択する。放電制御回路１７０は、外部から印加されて入る命令に応じて放電制御信号ＲＤＩＳを発生する。放電制御信号ＲＤＩＳは、放電プレデコーダ１８０に提供される。プレデコーダ１８０は、又第１列選択信号ＹＡと共に提供される。放電プレデコーダ１８０は、第１放電制御信号ＲＤＩＳと共に第１列選択信号ＹＡが論理的に結合された多数の第２放電信号−ＲＤＩＳ＿ＹＡを発生する。第２放電制御信号−ＲＤＩＳ＿ＹＡは、第２放電制信号−ＲＤＩＳ＿ＹＡに応じてメーンビットラインＭＢＬを選択的に放電させるビットライン放電回路に適用される。
【００１４】
選択されたビットライン上のデータビットは、列デコーダ２００を通して感知増幅器２３０に伝達される。感知増幅器は、第３放電制御信号φＤＩＳ、プレチャージ制御信号φＰＲＥ、そして感知増幅器駆動信号−ＳＡＥを発生する感知増幅器制御回路２２０によって制御される。
【００１５】
図３に図示されたように、クロックバッファと共に、モードレジスト、データラッチ回路、データ出力バッファ、バーストカウンタ（即ち、内部列アドレス発生器）、そしてバーストアドレスデコーダのような幾つのバースト読出制御回路を付加的に含んでいるマスクＲＯＭは、この分野に対する知識を持っている者によく知られている事実であるため、簡略な説明及び本発明と関連のない不必要な説明を避けるため、これに対する詳細説明は、以後省略されるはずである。
【００１６】
図４は、図３に図示された同期式バーストＲＯＭの読出動作のためのタイミング図を示している。図４で示しているように、システムクロックＣＬＫは、クロック駆動信号ＣＬＥが“高”状態で活性化されている間、効力を有する。チップ選択信号−ＣＳ、行アドレスストロボ信号−ＲＡＳ、そして列アドレスストロボ信号−ＣＡＳは、外部からＲＯＭに入力される。行アドレスＲは、チップ選択信号ＣＳと行アドレスストロボ信号−ＲＡＳと同期されて入力される。第１放電制御信号ＲＤＩＳも行アドレスストロボ信号−ＲＡＳと同期されて活性化される。２クロックの間のストロボ信号潜伏期ＲＬが経過してから、列アドレスＣはチップ選択信号−ＣＳと列アドレスストロボ信号−ＣＡＳと同期されて入力される。５クロックの間のアドレスストロボ信号潜伏期以後に、データビットＲ０−Ｒ７は、データラッチとデータ出力バッファ（図示せず）を通して外部に出力される。
【００１７】
図５は、メモリセルアレー１００、列デコーダ２００、ビットライン放電回路２１０、そして感知増幅期２３０の詳細回路図である。図５を参照すると、メモリセルアレー１００は、２つのサブ−アレー、即ちメーンセルアレーとダミーセルアレーに分類されるが、これらは多数のセルストリングで構成されている。メーンビットラインＭＢＬは、メーンセルアレー上の列に沿って伸びている。これと同様に、ダミービットラインＤＢＬは、ダミーセルアレー上の列に沿って伸びている。図５は、簡単な説明のため感知増幅器の単位回路２３０’と単位回路に関連された回路１００’、２００’、２１０’だけを示している。
【００１８】
図５を参照すると、６４個のビットラインＭＢＬと１つのダミービットラインＤＢＬが単位感知増幅器２３０’に連結される。６４個のメーンビットラインＭＢＬは、６４個のメーンセルストリング１００ａと対応し１つのダミービットラインＤＢＬは、１つのダミーセル１００ｂと対応される。メーンビットラインＭＢＬは、単位ビットライン放電回路２１０’と連結されているが、単位ビットライン放電回路２１０’は、−ＲＤＩＳ＿ＹＡ（０）から−ＲＤＩＳ＿ＹＡ（１５）までの第２放電制御信号に応じて接地電圧のような基準電圧レベルにメーンビットラインＭＢＬを選択的に放電させる役割を果たす。
【００１９】
メーン列デコーダ回路２００ａは、第１列選択信号ＹＡ０−ＹＡ１５と第２列選択信号ＹＢ０−ＹＢ４に応じてメーンビットラインＭＢＬのうちの１つを選択する。選択されたビットラインは、単位感知増幅器２３０’に連結されたメーンデータラインＭＤＬに電気的に接続される。ダミーセルストリング２００ｂは、メーン列デコーダ回路２００ａ（即ち、２つのトランジスターを有する）と同量の電荷を有するダミーデコーダ回路２００ｂを通してダミーデータラインＤＤＬと連結される。
【００２０】
単位感知増幅器２３０’は、感知電圧発生回路２３０ａ、基準電圧発生回路２３０ｂ、そして差動増幅器２３０ｃを含む。感知電圧発生回路２３０ａは、メーンデータラインＭＤＬと差動増幅器２３０ｃの間に連結される。これと同様に、基準電圧発生回路２３０ｂは、ダミーデータラインＤＤＬと差動増幅器２３０ｃの間に連結される。感知電圧発生回路２３０ａは、選択されたセルのデータ状態に該当される感知電圧を発生するが、これはプログラムされたデータ状態と相応する電流駆動能力を有する。ダミーセルには、普通の“オン−セル”の電流駆動力より、より小さい電流駆動力を有する“オン−セル”（ｗｏｒｓｔ ｏｎ−ｃｅｌｌ）電流量の半分に該当する電流が誘導される。基準電圧発生回路２００ｂは、電流が誘導されたダミーセルのデータ状態に該当する基準電圧を発生する。選択されたセルが論理“０”データを貯蔵して“オン−セル”になったとき、選択されたセルは、ダミーセル（即ち、基準セル）の電流駆動能力よりも大きい電流駆動能力を有するが、論理“１”データを貯蔵して“オフ−セル”になったとき、選択されたセルは、ダミーセルの電流駆動力より小さい電流駆動力を有する。差動増幅器２３０ｃは、基準電圧と感知電圧の差を増幅する。
【００２１】
感知増幅器駆動信号−ＳＡＥは、感知電圧発生回路２３０ａに属しているＣＭＯＳインバータ２３１と基準電圧発生回路２３０ｂに属しているインバータ２４１に入力される。ＰＭＯＳスイッチトランジスター２３２、２４２と、電流ミラー型ＰＭＯＳトランジスター２３３、２４３は、感知電圧発生回路２３０ａと基準電圧発生回路２３０ｂのため、各々提供される。トランジスター２３２及び２４２のゲートは、第３放電制御信号φＤＩＳを受ける。トランジスター２３３及び２４３のゲートは、差動増幅器２３０ｃの入力端子ＩＮ２に連結されたＮ５ノードと連結される。トランジスター２３２及び２３３の電流通路は、電源供給電圧Ｖｃｃと差動増幅器２３０ｃの他の入力端子ＩＮ１に連結されたＮ１ノードの間に直行に連結される。そしてトランジスター２４２及び２４３は、電源供給電圧ＶｃｃとＮ５ノードの間に直行に連結される。ＮＭＯＳプレチャージトランジスター２３４及び２４４は、電圧発生回路２３０ａ、２３０ｂに、各々提供される。トランジスター２３４及び２４４のゲートはプレチャージ制御信号φＰＲＥに連結される。トランジスター２３４の電流通路は、電源供給電圧ＶｃｃとＮ２ノードの間に形成される。トランジスター２４４の電流通路は、電源供給電圧ＶｃｃとＮ５ノードの間に形成される。ＮＭＯＳトランジスター２３５の電流通路は、Ｎ２ノードとメーンデータラインＭＤＬの間に形成され、ゲートは、インバータの２３１出力端（即ち、Ｎ１ノード）に連結される。又２４５ＮＭＯＳトランジスターの電流通路は、Ｎ５ノードとダミーデータラインＤＤＬの間に形成され、ゲートは、２４１インバータの出力端（即ち、Ｎ４ノード）に連結される。感知電圧発生回路２３０ａは、２３６及び２３７ＮＭＯＳトランジスターを付加的に含む。２３６トランジスターの電流通路は、Ｎ１ノードと接地電圧Ｖｓｓの間に形成され、ゲートは、メーンデータラインＭＤＬ（即ち、Ｎ３ノード）に連結される。２３７トランジスターの電流通路は、メーンデータラインＭＤＬと接地電圧Ｖｓｓの間に形成され、ゲートは、第３放電制御信号φＤＩＳと連結される。又、基準電圧発生回路２３０ｂは、２４６及び２４７ＮＭＯＳトランジスターを付加的に含む。２４６トランジスターの電流通路は、Ｎ４ノードと接地電圧Ｖｓｓの間に形成され、ゲートは、ダミーデータラインＤＤＬ（即ち、Ｎ６ノード）に連結される。２４７トランジスターの電流通路は、ダミーデータラインＤＤＬと接地電圧Ｖｓｓの間に形成され、ゲートは、第３放電制御信号φＤＩＳと連結される。
【００２２】
図６は、図５に図示された回路の制御信号を示すタイミング図である。図５と図６を参照すると、メーンビットラインＭＢＬの列の選択は、外部から印加される列アドレス（即ち、バーストモードの初期列アドレス）に応じて列選択信号ＹＡ（０）とＹＢ（０）を活性化させることによって行われる。このとき、感知増幅器駆動信号−ＳＡＥを論理“高”水準から論理“低”水準に変わらせることによって感知増幅器２３０’が作動されはじめる。そして他の放電制御信号（−ＲＤＩＳ＿ＹＡ（１）から−ＲＤＩＳ＿ＹＡ（１５）まで）が“高”状態を維持する間（図示せず）、放電制御信号−ＲＤＩＳ＿ＹＡ（０）は“低”状態を維持する。これは、本発明の主題として、後述されはずである。これと同時に放電制御信号φＤＩＳは、“高”状態に活性化される。しかし、放電制御信号φＤＩＳのマーク長さ（又は、パルス持続期間）は、与えられた固有時間の間、維持される。
【００２３】
“低”状態の−ＳＡＥ信号の入力と共に、Ｎ１及びＮ４ノードの電圧レベルは、ＮＭＯＳトランジスター２３５及び２４５を駆動させることができるように増加する。“高”レベルのφＤＩＳ信号に応じてＮＭＯＳトランジスター２３７及び２４７は、ターン−オンされ、トランジスター２３２及び２４２は、ターン−オフされる。その結果、ターン−オンされたトランジスター２３７及び２４７は、データラインＭＤＬ、ＤＤＬを接地電圧Ｖｓｓ水準まで放電させる。放電は、データラインＭＤＬ、ＤＤＬのようなプレチャージ応答を有させ、ＰＭＯＳトランジスター２３３及び２４３が導伝される準備をさせる。前述されたトランジスタ２３２及び２４２のターン−オフは、電源供給電圧Ｖｃｃと接地電圧Ｖｓｓの間に、多量の電流を流れるショット回路（ｓｈｏｒｔ ｃｉｒｃｕｉｔ）の発生を防ぐ役割を果たす。
【００２４】
前述のプレチャージが終わると、φＤＩＳ信号は、再び“低”レベルに、φＰＲＥ信号は、“高”レベルに、各々変える。このとき、トランジスター２３７及び２４７は、ターン−オフされ、トランジスター２３２、２３４、２４２、２４４は、ターン−オンされる。その結果Ｎ２、Ｎ３、Ｎ５、そしてＮ６ノード（即ち、データラインＤＤＬ、ＭＤＬ）の電圧レベルは速く増加する。Ｎ３及びＮ６ノードの電圧レベルの増加は、インバータ２３１、２４１の電流駆動能力がトランジスター２３６及び２４６の電流駆動能力と均衡を形成する地点で止める。
【００２５】
与えられたプレチャージ期間が終わってから、プレチャージ制御信号φＰＲＥは、再び“低”レベルに非活性化され、その結果、トランジスター２３４及び２４４は、ターン−オフされる。このとき、トランジスター２４２及び２３４は、Ｎ５ノードの電圧を一定に維持するため同じの量の電流を電流放電原としてダミーデータラインＤＤＬ（即ち、基準セル）を通して接地電圧Ｖｓｓに電流を届ける。一定電圧は、基準電圧に差動増幅器２３０ｃの入力端ＩＮ２に入力される。電流ミラー型の回路構成によってトランジスター２３２及び２３３は、トランジスター２４２及び２３４のような同じの量の電流を処理する。その結果、もし選択されたセルが“オン−セル”であると、“オン−セル”はダミーセルよりもっと大きい電流駆動能力を有するため、Ｎ２ノードでの感知電圧レベルは、Ｎ５ノードの基準電圧レベルより低める。反対に、もし選択されたセルが“オフ−セル”であると、“オン−セル”は、ダミーセルよりもっと小さい電流駆動能力を有するため、Ｎ２ノードでの感知電圧レベルは、Ｎ５ノードの基準電圧レベルより高める。
【００２６】
基準電圧と感知電圧の間の電圧差は、差動増幅器２３０ｃによって差動され、データラッチとデータ出力バッファ（図示せず）を通して外部に出力される。
【００２７】
図３に図示された同期式ＲＯＭの動作を図３、７、８を参照して説明すると、次のようである。図７から、ＭＣ１からＭＣ３までのメモリセルは、“オン−セル”に仮定し、その以外にＭＣ４及びＭＣ５セルは、“オフ−セル”に仮定する。そしてＭＣ１及びＭＣ２セルは、第１バースト読出動作（即ち、図８の１及び２周期）の間選択され、ＭＣ３セルは、第２バースト読出動作（即ち、図８の３周期）の間、選択される。図８から、参照記号ＣＭＤは、読出命令、Ｒは、外部から印加される行アドレス、そしてＣは内部的に発生される列アドレスを意味する。
【００２８】
放電制御回路１７０から発生される第１放電制御信号ＲＤＩＳは、外部から印加される読出命令として提供される行アドレスストロボ信号−ＲＡＳと共に同期されて活発に発生される。パルス持続期間は、全てのメーンビットラインＭＢＬを十分に放電させるように決定される。全ての列選択信号ＹＡ（０）−ＹＡ（１５）、ＹＢ（０）−ＹＢ（３）は、２クロックの第１内部列アドレスである−らＳ信号の潜伏が経過した後まで、“低”レベルに残っている。その結果、全ての第２放電制御信号−ＲＤＩＳ＿ＹＡ（０）−（−ＲＤＩＳ＿ＹＡ）（１５）は、“高”状態を維持する。なぜならば、信号−ＲＤＩＳ＿ＹＡ（０）−（−ＲＤＩＳ＿ＹＡ）（１５）は、第１放電信号ＲＤＩＳと第２制御信号ＹＡ（０）＿ＹＡ（１５）の相補信号の論理合によって発生された信号であるため、それによってメーンデータラインＭＤＬの全ての列が第１列アドレスが発生される前に放電されるためである。その結果、感知区間以前に全てのビットラインが放電されるため、後のデータの感知区間の間、ビットラインの間の容量性結合を避けることができる。
【００２９】
１区間の間、列選択信号ＹＡ（０）及びＹＢ（１）は、第１列アドレスに応じて、“高”状態に活性化される。放電制御信号−ＲＤＩＳ＿ＹＡ（０）は、他の放電制御信号−ＲＤＩＳ＿ＹＡ（１）−（−ＲＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。その結果、選択されたビットラインＭＢＬ（ｉ−１）を除外した全ての非選択されたメーンビットラインが感知区間以前に放電されるため（図６参照）、後のデータの感知区間の間、ビッコオラインの間の容量制結合を避けることができる。そして第１放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。その故、メーンデータラインＭＤＬとダミーデータラインＤＤＬもビットラインがプレチャージされる前に放電される。
【００３０】
２区間の間、列選択信号ＹＡ（２）及びＹＢ（１）は、第２列アドレスに応じて、“高”状態に活性化される。放電制御信号−ＲＤＩＳ＿ＹＡ（２）は、他の放電制御信号−ＲＤＩＳ＿ＹＡ（０）、−ＲＤＩＳ＿ＹＡ（１）、−ＲＤＩＳ＿ＹＡ（３）−（−ＲＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。選択されたビットラインＭＢＬ（ｉ＋１）を除外した全ての非選択された全てのメーンビットラインが放電されることによって、ビットラインの容量性結合を避けることができる。そして第１放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。このため、メーンデータラインＭＤＬとダミーデータラインＤＤＬも放電される。
【００３１】
２区間が終わった後、第１放電制御信号ＲＤＩＳは、列アドレスストロボ信号ＲＡＳと同期されて再び活発に発生される。そのため、メーンビットラインの全ての列は、次の列アドレスが発生される前に放電される。感知区間前に全てのビットラインが予め放電されるため、後のデータの感知区間の間、ビットラインの容量性結合が防止される。
【００３２】
３区間の間、列選択信号ＹＡ（１）及びＹＢ（１）は、第３列アドレスに応じて、“高”状態に活性化される。放電制御信号−ＲＤＩＳ＿ＹＡ（１）は、他の信号−ＲＤＩＳ＿ＹＡ（０）、−ＲＤＩＳ＿ＹＡ（２）−（−ＲＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。その結果、選択されたビットラインＭＢＬ（ｉ）を除外した全ての非選択されたビットラインが放電されるため、ビットラインの間の容量性結合が防止されるころができる。そして放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。その故、メーンデータラインＭＤＬとダミーデータラインＤＤＬも予め放電される。
【００３３】
図９は、本発明による１つの同期式バーストマスクＲＯＭを示している。
【００３４】
図９で示しているように、ＲＯＭの構造は、放電制御回路１７０’と放電プレデコーダ１８０’を除外しては、図３に図示されたような構造を有している。放電制御信号１７０’は、列アドレス信号−ＣＡＳと同期して第１放電制御信号ＣＤＩＳを発生する。そして放電プレデコーダ１８０’は、第１放電制御信号ＣＤＩＳと列プレデコーダ１６０から発生された第１列選択信号ＹＳとの論理組合せによって生成された多数の放電制御信号−ＣＤＩＳ＿ＹＡを発生する。第２放電制御信号−ＣＤＩＳ＿ＹＡは、ビットライン放電回路２１０に入力されるが、ビットライン放電回路２１０は、第２放電制御信号−ＣＤＩＳ＿ＹＡに応じて、メーンビットラインＭＢＬを選択的に放電させる。図９から、図３に図示された回路のような部分は、同じ符号を使用し、重複された説明を避けるため、それに対する説明を省略する。
【００３５】
図３のように、図示しなかいが、内部クロックバッファ、データラッチ回路、データ出力バッファ、モードレジストのような幾つのバースト読出制御回路とバーストコントロラ、そしてバーストカウンタを付加的に含んでいる構造のＲＯＭは、既によく知られている。回路は、この分野に対する知識を持っている者によく知られているため、回路に対する詳細な説明は、以後省略される。
【００３６】
図１０は、図９に図示された同期式バーストＲＯＭの読出動作のためのタイミング図を示している。図１０を参照すると、システムクロックＣＬＫは、クロック駆動信号ＣＬＥが“高”状態で活性化されている間、効力を有する。チップ選択信号ＣＳ、行アドレスストロボ信号−ＲＡＳ、そして列アドレスストロボ信号ＣＡＳは、外部でＲＯＭに印加される。行アドレスＲは、チップ選択信号−ＣＳと行アドレスストロボ信号−ＲＡＳと同期されて入力される。２クロックの間のストロボ信号潜伏期ＲＬが経過してから、列アドレスＣはチップ選択信号−ＣＳと列アドレスストロボ信号−ＣＡＳと同期されて入力される。第１放電制御信号ＣＤＩＳも行アドレスストロボ信号−ＣＡＳと同期される。５クロックの間のアドレスストロボ信号潜伏期以後に、データビットＲ０−Ｒ７は、データラッチとデータ出力バッファ（図示せず）を通して外部に出力される。
【００３７】
図１１は、図９に図示されたメモリセルアレー１００、列デコーダ２００、ビットライン放電回路２１０、そして感知増幅期２３０の詳細回路図である。ここでは、簡単な説明のため、感知増幅器２３０の単位回路２３０’と、単位回路２３０’に関連された回路１００’、２００’、２１０’だけを示している。図１１を参照すると、回路−ＲＤＩＳ＿ＹＡ（０）乃至、−ＲＤＩＳ＿ＹＡ（１５）信号の代わりに、−ＣＤＩＳ＿ＹＡ（０）乃至−ＣＤＩＳ＿ＹＡ（１５）の放電制御信号を使用したこと以外には、図５のような構造を形成している。図１１から、図５で図示されたものような部分に対して同一の符号を使用しただけではなく、それに対する構造とか動作に関する説明は、重複された説明を避けるため省略する。
【００３８】
図１２は、図１１に図示された回路に対する制御信号の間のタイミング関系を示すためのタイミング図である。外部列アドレス（即ち、バーストモードの初期列アドレス）に応じて列選択信号ＹＡ（０）とＹＢ（０）を活性化されることによってメーンビットラインＭＢＬの列が選択される。このとき、感知増幅器駆動信号−ＳＡＥを論理“高”水準から論理“低”水準に変わる。その結果、感知増幅器２３０’が作動される。このとき、放電制御信号φＤＩＳは、“高”状態に活性化される。しかし、信号φＤＩＳのマーク長さ（又は、パルス持続期間）は、与えられた固有時間の間、維持される。全ての−ＣＤＩＳ＿ＹＡ（０）−（−ＣＤＩＳ＿ＹＡ）（１５）は、データラインの放電が終わるまで、“高”状態を維持する。放電が終わった後、放電制御信号−ＣＤＩＳ＿ＹＡ（０）は余りの放電信号−ＣＤＩＳ＿ＹＡ（１）ｔｈｒｏｕｇｈ −ＣＤＩＳ＿ＹＡ（１５）が“高”状態を維持する間、“低”状態になるが、これに詳細な説明は、後述する。
【００３９】
図９に図示された同期式ＲＯＭの読出動作を図９、１３、１４を参照して説明すると、次のようである。図１３から、ＭＣ１からＭＣ３までのメモリセルは、“オン−セル”に仮定し、その以外にＭＣ４及びＭＣ５セルは、“オフ−セル”に仮定する。そしてＭＣ１及びＭＣ２セルは、第１バースト読出動作（即ち、図１４の１及び２周期）の間選択され、ＭＣ３セルは、第２バースト読出動作（即ち、図１４の３周期）の間、選択される。図１４から、符号ＣＭＤは、読出命令、Ｒは、外部から印加される行アドレス、そしてＣは内部的に発生される列アドレスを意味する。
【００４０】
全ての列選択信号ＹＡ（０）−ＹＡ（１５）、ＹＢ（０）−ＹＢ（３）は、１周期で第１内部列アドレスが生成されるときまで“低”レベルを維持する。そのため、全ての第２放電制御信号−ＣＤＩＳ＿ＹＡ（０）−（−ＣＤＩＳ＿ＹＡ）（１５）は、“高”状態を維持する。なぜならば、第２放電信号信号−ＣＤＩＳ＿ＹＡ（０）−（−ＣＤＩＳ＿ＹＡ）（１５）は、第１放電信号ＣＤＩＳと第２制御信号ＹＡ（０）＿ＹＡ（１５）の相補信号の論理合によって生成されるためである。従って全てのビットラインが感知期間以前に放電されるため、後のデータの感知区間の間、ビットラインの間の容量性結合を避けることができる。
【００４１】
１周期の間、放電制御回路１７０から発生される第１放電制御信号ＣＤＩＳは、列アドレスストロボ信号−ＣＡＳと共に同期されて活発に発生される。パルス周期は、全てのメーンビットラインＭＢＬを十分に放電させるように決定される。列選択信号ＹＡ（０）及びＹＢ（１）は、第１列アドレスに応じて、“高”状態に活性化される。放電制御信号−ＣＤＩＳ＿（０）は、他の放電制御信号−ＣＤＩＳ＿ＹＡ（１）−（−ＣＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。その結果、選択されたビットラインＭＢＬ（ｉ−１）を除外した全ての非選択されたメーンビットラインがビットラインのプレチャージされる前に（図１２参照）放電される。従って、後のデータの感知区間の間、ビットラインの間の容量性結合を避けることができる。そして第１放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。このため、メーンデータラインＭＤＬとダミーデータラインＤＤＬもビットラインのプレチャージされる前に放電される。
【００４２】
２区間の間、第２列アドレスに応じて列選択信号ＹＡ（２）及びＹＢ（１）は、“高”状態に活性化される。放電制御信号ＣＤＩＳ＿ＹＡ（２）は、他の放電制御信号−ＣＤＩＳ＿ＹＡ（０）、−ＣＤＩＳ＿ＹＡ（１）、−ＣＤＩＳ＿ＹＡ（３）−（−ＣＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。
従って、選択されたビットラインＭＢＬ（ｉ＋１）を除外した全ての非選択された全てのメーンビットラインが放電されることによって、ビットラインの間の容量性結合を避けることができる。そして第１放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。このため、メーンデータラインＭＤＬとダミーデータラインＤＤＬも放電される。
【００４３】
３区間の間、第１放電制御信号ＣＤＩＳは、列アドレスストロボ信号ＣＡＳと同期されて再び活発に発生される。その結果、全てのメーンビットラインは、ビットラインのプレチャージ前に放電される。全てのビットラインが感知区間で予め放電されるため、後のデータの感知区間の間、ビットラインの容量性結合が防止される。これにより、列選択信号ＹＡ（１）及びＹＢ（１）は、第３列アドレスに応じて、“高”状態に活性化される。放電制御信号ＲＤＩＳ＿ＹＡ（１）は、他の信号−ＲＤＩＳ＿ＹＡ（０）、−ＲＤＩＳ＿ＹＡ（２）−（−ＲＤＩＳ＿ＹＡ）（１５）が“高”状態を維持することにも関わらず、“低”状態になる。その結果、選択されたビットラインＭＢＬ（ｉ）を除外した全ての非選択されたメーンビットラインが感知区間以前に放電されるため（図６参照）、後のデータの間地区間の間、ビッコオラインの間の容量制結合が放電される避けることができる。そして放電制御信号φＤＩＳは、列アドレスに同期されて活発に発生される。その故、メーンデータラインＭＤＬとダミーデータラインＤＤＬも放電される。
【００４４】
以上から、本発明による回路の構成及び動作を前述及び図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的思想を外れない範囲内での多様な変化及び変更ができる。
【００４５】
【発明の効果】
以上のような本発明によると、本発明による読出専用メモリ装置は、特定メモリセルの選択、セル選択順序、そして選択されたセルのプログラムされたデータ状態に因るビットライン結合の影響を及ばなく、読出速度を向上させることができる。
【図面の簡単な説明】
【図１】 従来技術による読出専用メモリ装置のセルアレーを示す概略的な回路図である。
【図２】 図１に図示された読出専用メモリ装置の読出動作を示しタイミング図である。
【図３】 本発明による読出専用メモリ装置の構成を示すブロック図である。
【図４】 図３に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【図５】 図３に図示されたメモリセルアレー、ビットライン放電回路、そして感知増幅の細部回路図である。
【図６】 図５に図示された回路の制御信号のタイミング図である。
【図７】 図３に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【図８】 図３に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【図９】 本発明による他の読出専用メモリ装置の構成を示すブロック図である。
【図１０】 図９に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【図１１】 図９に図示されたメモリセルアレー、列デコーダ、ビットライン放電回路、そして感知増幅器の詳細回路図である。
【図１２】 図１１に示された回路の制御信号のタイミング図である。
【図１３】 図９に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【図１４】 図９に図示された読出専用メモリ装置の読出動作を説明するための回路図である。
【符号の説明】
１００：メモリセルアレー
１１０：バッファ
１２０、１３０：アドレスバッファ
１５０：行プレデコーダ：
１６０：列プレデコーダ
１７０：放電制御回路
１８０：プレデコーダ
１９０：行デコーダ
２００：列デコーダ
２１０：ビットライン放電回路
２２０：感知増幅器制御回路
２３０：感知増幅器
２３０ａ、２３０ｂ：電圧発生回路
２３０ｃ：差動増幅器
２３１：ＣＭＯＳインバータ
２３２、２４２：ＰＭＯＳスイッチトランジスタ
２３３、２４３：電流ミラー型ＰＭＯＳトランジスタ
Claims (17)
- 行アドレスストロボ信号と、列アドレスストロボ信号に同期される行アドレスと列アドレスが適用される読出専用メモリ装置において、
行と列に配行された多数のメモリセルで構成された１つのアレーと、
前記列アドレスに応じて多数の列選択信号を発生するための手段と、
前記列選択信号に応じて１つの列を選択するための手段と、
外部から印加される命令に応じて第１放電制御信号を発生するための手段と、
前記第１放電制御信号と前記列選択信号の論理組合せによって多数の第２放電信号を発生するための手段と、
第２放電制御信号に応じて前記列を選択的に放電させるための手段とを含み、
前記命令は、外部から印加されるチップ選択信号と前記行及び列アドレスストロボ信号の論理組合せによって発生され、
前記第１放電制御信号は、列のプレチャージ前に、前記行アドレスストロボ信号と同期されて活性化されることを特徴とする半導体メモリ装置。 - 前記命令は、読出命令であることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第１放電制御信号に応じて前記第２放電制御信号が全部活性化されて全ての列が放電されることを特徴とする請求項１に記載の半導体メモリ装置。
- 第１放電信号と第２制御信号の相補信号の論理組合せによって、前記第２放電制御信号が生成され、その結果前記列のうち、選択されないビットラインが放電されることを特徴とする請求項３に記載の半導体メモリ装置。
- 前記第１放電制御信号は、列の放電以前に、前記列アドレスストロボ信号と同期されて活性化されることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第２放電制御信号は、前記第１放電制御信号に応じて全部活性化されるが、その結果、全ての列が放電されることを特徴とする請求項５に記載の半導体メモリ装置。
- 行及び列アドレスストロボ信号と同期されて行アドレスと列アドレスが外部から印加され、外部から印加される列アドレスに応じて多数の内部列アドレスを連続して発生するマスクＲＯＭ装置において、
ワードライン及びビットラインと連結され、多数のメモリセルで構成された１つのアレーと、
前記外部列アドレスに応じて多数の第１列選択信号と多数の第２列選択信号を発生するための列プレデコーダと、
第１列選択信号に応じて前記ビットラインを選択し、第２列選択信号に応じて前記選択されたビットラインと連結するための列デコーダと、
データライン上のデータビットを増幅するための感知増幅器と、
外部から印加される命令に応じて第１放電制御信号を発生するための放電制御回路と、
第１放電制御信号と第１列選択信号の論理組合せによって多数の第２放電制御信号を発生するための放電プレデコーダと、
ビットラインのプレチャージ前に、前記第２放電制御信号に応じて前記ビットラインを選択的に放電させるためのビットライン放電回路とを含むことを特徴とする半導体メモリ装置。 - 前記メモリ装置は、ＮＡＮＤタイプのメモリであることを特徴とする請求項７に記載の半導体メモリ装置。
- 外部から印加されて入るチップ選択信号と行及び列アドレスストロボ信号の論理組合せによって、前記命令が表現されることを特徴とする請求項８に記載の半導体メモリ装置。
- 前記命令は、読出命令であることを特徴とする請求項９に記載の半導体メモリ装置。
- 前記第１放電制御信号は、前記行アドレスストロボ信号と同期されて活性化されることを特徴とする請求項１０に記載の半導体メモリ装置。
- 第２放電制御信号は、第１放電信号と第２制御信号の相補信号の論理組合せによって発生され、その結果、前記ビットラインのうち、選択されないビットラインが放電されることを特徴とする請求項１１に記載の半導体メモリ装置。
- 前記第１放電制御信号は、前記列アドレスストロボ信号と同期されて活性化されることを特徴とする請求項１０に記載の半導体メモリ装置。
- 前記命令に応じて第３放電制御信号を発生するための手段と、第３放電制御信号に応じて前記データラインを放電させるための手段とを付加的に含むことを特徴とする請求項１０に記載の半導体メモリ装置。
- 前記第３放電制御信号は、内部列アドレスと同期されて活性化されることを特徴とする請求項１４に記載の半導体メモリ装置。
- 少なくとも１つのダミーセルと、少なくとも１つのダミーセルと連結された１つのダミーデータライン、そして第３放電制御信号に応じて前記ダミーデータラインを放電するための手段とを含むことを特徴とする請求項１５に記載の半導体メモリ装置。
- ワードラインのうちの１つと対応し、ビットラインのうちの１つと対応して連結された多数のメモリセルと、行アドレスストロボ信号及び列アドレスストロボ信号に、各々同期されて外部から印加されて入る行アドレスと列アドレスを有し、外部から印加されて入る列アドレスに応じて多数の内部列アドレスを発生するＮＡＮＤタイプのマスクＲＯＭ装置のデータ読出方法において、
前記列アドレスに応じて多数の列選択信号を発生するための段階と、
前記列選択信号に応じて１つの列を選択するための段階と、
外部から印加される命令に応じて第１放電制御信号を発生するための段階と、
前記第１放電制御信号と前記列選択信号の論理組合せによって多数の第２放電信号を発生するための段階と、
第２放電制御信号に応じて前記列を選択的に放電させるための段階とを含み、
前記命令は、外部から印加されるチップ選択信号と前記行及び列アドレスストロボ信号の論理組合せによって発生され、
前記第１放電制御信号は、列のプレチャージ前に、前記行アドレスストロボ信号と同期されて活性化されることを特徴とするデータ読出方法。
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