JPH11121542A - 半導体チップ及びｔａｂテープ - Google Patents
半導体チップ及びｔａｂテープInfo
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- JPH11121542A JPH11121542A JP9288788A JP28878897A JPH11121542A JP H11121542 A JPH11121542 A JP H11121542A JP 9288788 A JP9288788 A JP 9288788A JP 28878897 A JP28878897 A JP 28878897A JP H11121542 A JPH11121542 A JP H11121542A
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- JP
- Japan
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- pads
- semiconductor chip
- pitch
- inner lead
- tab tape
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 パッドの狭ピッチ化に対して歩留まり低下を
招かないパッドの配列を与えることである。 【解決手段】 半導体チップ１１の表面に設けられて、
図示しないＴＡＢテープのインナーリードと接合される
複数のパッド１２は半導体チップ１１の各辺に平行に配
列されずに、前記各辺に対して傾斜して配列されてい
る。これにより、各辺に平行に配列された場合に比べ
て、パッド１２のピッチが広がる。このため、平行に配
列された場合のパッドピッチが狭くとも、パッド１２が
傾斜して配列されることにより、パッドピッチが１．２
〜１．４倍ほど広がる。これにより、パッド１２をＴＡ
Ｂテープのインナーリードと接合する際の位置決めがし
易くなり、インナーリードボンディング工程時の不良品
の出現確率を減らすことができ、パッド１２の狭ピッチ
化に対して歩留まり低下を招かないようにすることがで
きる。
招かないパッドの配列を与えることである。 【解決手段】 半導体チップ１１の表面に設けられて、
図示しないＴＡＢテープのインナーリードと接合される
複数のパッド１２は半導体チップ１１の各辺に平行に配
列されずに、前記各辺に対して傾斜して配列されてい
る。これにより、各辺に平行に配列された場合に比べ
て、パッド１２のピッチが広がる。このため、平行に配
列された場合のパッドピッチが狭くとも、パッド１２が
傾斜して配列されることにより、パッドピッチが１．２
〜１．４倍ほど広がる。これにより、パッド１２をＴＡ
Ｂテープのインナーリードと接合する際の位置決めがし
易くなり、インナーリードボンディング工程時の不良品
の出現確率を減らすことができ、パッド１２の狭ピッチ
化に対して歩留まり低下を招かないようにすることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、パッケージ化され
る時にリードフレームと接合される半導体チップ及びこ
の半導体チップと前記リードフレームを中間接続するＴ
ＡＢテープに関する。
る時にリードフレームと接合される半導体チップ及びこ
の半導体チップと前記リードフレームを中間接続するＴ
ＡＢテープに関する。
【０００２】
【従来の技術】従来からパッケージング化された半導体
装置は、パッケージ内に収容された半導体チップとパッ
ケージ側のリードフレームとを接合した後、半導体チッ
プ及びリードフレームを樹脂封止した構造を有してい
る。このような構造を形成するに際して、前記半導体チ
ップを前記リードフレームに接合する際に、ＴＡＢ（Ｔ
ａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープ
という中間接続部品を使用する技術が既に公知である。
装置は、パッケージ内に収容された半導体チップとパッ
ケージ側のリードフレームとを接合した後、半導体チッ
プ及びリードフレームを樹脂封止した構造を有してい
る。このような構造を形成するに際して、前記半導体チ
ップを前記リードフレームに接合する際に、ＴＡＢ（Ｔ
ａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープ
という中間接続部品を使用する技術が既に公知である。
【０００３】図３は上記したＴＡＢ技術を用いて製造し
た半導体装置の従来例を示した断面図である。この半導
体装置は、表面にバンプ１が設けられた半導体チップ２
を用意しておき、その後、インナーリードボンディング
工程、ミドルリードボンディング工程、樹脂モールド工
程及びリードカット曲げ工程を順次実施して製造され
る。
た半導体装置の従来例を示した断面図である。この半導
体装置は、表面にバンプ１が設けられた半導体チップ２
を用意しておき、その後、インナーリードボンディング
工程、ミドルリードボンディング工程、樹脂モールド工
程及びリードカット曲げ工程を順次実施して製造され
る。
【０００４】即ち、インナーリードボンディング工程で
は、ポリイミドフィルム４上にＡｕメッキされたリード
５がパターン形成されて成るＴＡＢテープ６を用意し、
このリード５のインナーリード部をボンディングツール
を用いて前記バンプ１に熱と荷重で接合する。続くミド
ルリードボンディング工程では、このリード５のアウタ
ーリード部をリードフレーム７のインナーリード部のＡ
ｇメッキ上に熱と荷重で接合する。また、半導体チップ
２をアイランド３上にマウント剤によって接着する。そ
して、通常のトランスファーモールド法を用いて樹脂８
によって封止した後、リードフレーム７を必要な形状に
切断・折り曲げ加工して、完成する。
は、ポリイミドフィルム４上にＡｕメッキされたリード
５がパターン形成されて成るＴＡＢテープ６を用意し、
このリード５のインナーリード部をボンディングツール
を用いて前記バンプ１に熱と荷重で接合する。続くミド
ルリードボンディング工程では、このリード５のアウタ
ーリード部をリードフレーム７のインナーリード部のＡ
ｇメッキ上に熱と荷重で接合する。また、半導体チップ
２をアイランド３上にマウント剤によって接着する。そ
して、通常のトランスファーモールド法を用いて樹脂８
によって封止した後、リードフレーム７を必要な形状に
切断・折り曲げ加工して、完成する。
【０００５】ところで、半導体チップ２の表面に設けら
れた突起状電極であるバンプ１は通常電極であるパッド
上に形成されている。このため、半導体チップ２の表面
に形成された回路には、図４で示すように複数のパッド
９が設けられ、これらパッド９の配列は半導体チップ２
の各辺に対して平行である。近年、半導体装置の多ピッ
チ化並びにダウンサイジング化が進み、半導体チップの
パッドピッチ縮小化（パッドの狭ピッチ化）がより一層
必要になって来ている。
れた突起状電極であるバンプ１は通常電極であるパッド
上に形成されている。このため、半導体チップ２の表面
に形成された回路には、図４で示すように複数のパッド
９が設けられ、これらパッド９の配列は半導体チップ２
の各辺に対して平行である。近年、半導体装置の多ピッ
チ化並びにダウンサイジング化が進み、半導体チップの
パッドピッチ縮小化（パッドの狭ピッチ化）がより一層
必要になって来ている。
【０００６】
【発明が解決しようとする課題】上記のように半導体チ
ップの表面に設けられるパッド９の狭ピッチ化は、ＴＡ
Ｂテープ６上のリード５のインナーリード部とパッド９
上のバンプ１とを熱と圧力を加えて一括ボンディングす
る上記したインナーリードボンディング（ＩＬＢ）工程
で、リード５のインナーリード部とバンプ１との位置合
わせを難しくし、これに起因する不良品が増加するた
め、この工程における歩留まりが低下するという問題を
生じる。
ップの表面に設けられるパッド９の狭ピッチ化は、ＴＡ
Ｂテープ６上のリード５のインナーリード部とパッド９
上のバンプ１とを熱と圧力を加えて一括ボンディングす
る上記したインナーリードボンディング（ＩＬＢ）工程
で、リード５のインナーリード部とバンプ１との位置合
わせを難しくし、これに起因する不良品が増加するた
め、この工程における歩留まりが低下するという問題を
生じる。
【０００７】現行の８０μｍパッドピッチ品のインナー
リードボンディングに関する不良率は１．２６％に対
し、６０μｍパッドピッチ品は２．６５％であり、パッ
ドピッチの縮小と共に悪化している。従って、将来実用
化が予想される５０μｍパッドピッチ品に対しても、更
なる歩留まり低下が予想される。また、ＴＡＢテープ６
の製造工程においても同様であり、パッドの狭ピッチ化
はＴＡＢテープ６のリードパターンの狭ピッチ化を招く
ため、ＴＡＢテープ６の不良率も増大して、歩留まりは
低下するという問題を生じる。
リードボンディングに関する不良率は１．２６％に対
し、６０μｍパッドピッチ品は２．６５％であり、パッ
ドピッチの縮小と共に悪化している。従って、将来実用
化が予想される５０μｍパッドピッチ品に対しても、更
なる歩留まり低下が予想される。また、ＴＡＢテープ６
の製造工程においても同様であり、パッドの狭ピッチ化
はＴＡＢテープ６のリードパターンの狭ピッチ化を招く
ため、ＴＡＢテープ６の不良率も増大して、歩留まりは
低下するという問題を生じる。
【０００８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、パッドの狭ピ
ッチ化に対して歩留まり低下を招かないパッド配列を有
する半導体チップ及び前記パッドの配列に対応するＴＡ
Ｂテープを提供することである。
するためになされたもので、その目的は、パッドの狭ピ
ッチ化に対して歩留まり低下を招かないパッド配列を有
する半導体チップ及び前記パッドの配列に対応するＴＡ
Ｂテープを提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、ＴＡＢテープのインナーリー
ドに接合される複数のパッドを表面に配列した半導体チ
ップにおいて、前記複数のパッドを半導体チップ各辺に
対して傾斜させて配列することにある。
に、第１の発明の特徴は、ＴＡＢテープのインナーリー
ドに接合される複数のパッドを表面に配列した半導体チ
ップにおいて、前記複数のパッドを半導体チップ各辺に
対して傾斜させて配列することにある。
【００１０】この第１の発明によれば、半導体チップの
各辺に傾斜してパッドを配列すると、パッド数が同じ場
合では、半導体チップの各辺に平行にパッドを配列した
場合に比べて、そのピッチが広くなる。従って、半導体
チップの各辺に平行にパッドを狭ピッチで配列したもの
でも、半導体チップの各辺に傾斜して配列すれば、パッ
ドピッチが広がり、ＴＡＢテープのインナーリードに接
合する際の位置決めがし易くなる。
各辺に傾斜してパッドを配列すると、パッド数が同じ場
合では、半導体チップの各辺に平行にパッドを配列した
場合に比べて、そのピッチが広くなる。従って、半導体
チップの各辺に平行にパッドを狭ピッチで配列したもの
でも、半導体チップの各辺に傾斜して配列すれば、パッ
ドピッチが広がり、ＴＡＢテープのインナーリードに接
合する際の位置決めがし易くなる。
【００１１】第２の発明の特徴は、前記パッド配列の傾
斜は半導体チップ各辺に対して３３．５度〜５６．５度
である。
斜は半導体チップ各辺に対して３３．５度〜５６．５度
である。
【００１２】この第２の発明によれば、パッド数が同じ
場合では、半導体チップの辺に平行にパッドを配列した
場合に比べて、１．２〜１．４倍ほど広がる。
場合では、半導体チップの辺に平行にパッドを配列した
場合に比べて、１．２〜１．４倍ほど広がる。
【００１３】第３の発明の特徴は、テープ状の絶縁部材
と、この絶縁部材上に貼り付けられ、インナーリード部
の先端が前記絶縁部材の辺に対して傾斜して配置される
パターンを形成する複数のリードとを備えたことにあ
る。
と、この絶縁部材上に貼り付けられ、インナーリード部
の先端が前記絶縁部材の辺に対して傾斜して配置される
パターンを形成する複数のリードとを備えたことにあ
る。
【００１４】この第３の発明によれば、例えばポリイミ
ドフィルムのようなテープ状の絶縁部材の長手方向の辺
に傾斜して、各リードのインナーリード部の先端が配列
されるようなリードパターンを前記絶縁材の表面に形成
すると、リード数が同じ場合では、前記長手方向の辺に
平行にリードのインナーリード部の先端を配列した場合
に比べて、そのピッチが広くなる。従って、テープ状の
絶縁部材に貼り付けられる複数のリードのピッチが狭く
なっても、リードのインナーリード部の先端のピッチは
広がり、ＴＡＢテープの製造がし易くなる。
ドフィルムのようなテープ状の絶縁部材の長手方向の辺
に傾斜して、各リードのインナーリード部の先端が配列
されるようなリードパターンを前記絶縁材の表面に形成
すると、リード数が同じ場合では、前記長手方向の辺に
平行にリードのインナーリード部の先端を配列した場合
に比べて、そのピッチが広くなる。従って、テープ状の
絶縁部材に貼り付けられる複数のリードのピッチが狭く
なっても、リードのインナーリード部の先端のピッチは
広がり、ＴＡＢテープの製造がし易くなる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の半導体チップの
一実施の形態の構成を示した平面図である。半導体チッ
プ１１の表面に、このチップの対角線の両側に沿って複
数のパッド１２がほぼ×印状に並んで配置されている。
に基づいて説明する。図１は、本発明の半導体チップの
一実施の形態の構成を示した平面図である。半導体チッ
プ１１の表面に、このチップの対角線の両側に沿って複
数のパッド１２がほぼ×印状に並んで配置されている。
【００１６】このようなパッド１２の配列により、パッ
ド１２は半導体チップ１１の辺に対してほぼ３３．５度
〜５６．５度の傾きを有する直線状に並び、そのパッド
ピッチは同一個数のパッドを半導体チップ１１の辺に沿
って平行に並べた場合に比べて、１．２〜１．４倍広く
なる。
ド１２は半導体チップ１１の辺に対してほぼ３３．５度
〜５６．５度の傾きを有する直線状に並び、そのパッド
ピッチは同一個数のパッドを半導体チップ１１の辺に沿
って平行に並べた場合に比べて、１．２〜１．４倍広く
なる。
【００１７】従って、本実施の形態によれば、パッドピ
ッチが大きくなった分、これらパッド１２の上部に形成
される図示しないバンプを介して、図示しないＴＡＢテ
ープのインナーリードにパッド１２を接合する際の位置
決めがし易くなり、インナーリードボンディング工程の
不良率を下げて、歩留まりを向上させることができる。
ッチが大きくなった分、これらパッド１２の上部に形成
される図示しないバンプを介して、図示しないＴＡＢテ
ープのインナーリードにパッド１２を接合する際の位置
決めがし易くなり、インナーリードボンディング工程の
不良率を下げて、歩留まりを向上させることができる。
【００１８】また、上記のように従来と同一の数のパッ
ド１２を配列する場合、従来よりパッドピッチが広くな
るため、既存の６０μｍパッドピッチ品の位置決め精度
で、５０μｍパッドピッチ品に対応することが可能にな
り、半導体装置の多ピッチ化並びにダウンサイジング化
に歩留まりを落とすことなく、十分に対応することがで
きる。
ド１２を配列する場合、従来よりパッドピッチが広くな
るため、既存の６０μｍパッドピッチ品の位置決め精度
で、５０μｍパッドピッチ品に対応することが可能にな
り、半導体装置の多ピッチ化並びにダウンサイジング化
に歩留まりを落とすことなく、十分に対応することがで
きる。
【００１９】図２は、本発明のＴＡＢテープの一実施の
形態を示した平面図である。絶縁性のポリイミドフィル
ム２１上に導電性のリード２２がパターン形成されてい
る。このパターンの中央部付近のポリイミドフィルム２
１上には、×印状のデバイスホール２３が開口してい
る。また、リード２２のアウターリード部２２ｂ側のポ
リイミドフィルム２１上には、４角形の４辺を構成する
ようにアウターリードホール２４が開口している。
形態を示した平面図である。絶縁性のポリイミドフィル
ム２１上に導電性のリード２２がパターン形成されてい
る。このパターンの中央部付近のポリイミドフィルム２
１上には、×印状のデバイスホール２３が開口してい
る。また、リード２２のアウターリード部２２ｂ側のポ
リイミドフィルム２１上には、４角形の４辺を構成する
ようにアウターリードホール２４が開口している。
【００２０】各リード２２のアウターリード部２２ｂは
４角形の各辺を構成するように配列されているが、各リ
ード２２のインナーリード部２２ａは×印状のデバイス
ホール２３に沿って配列され、各インナーリード部２２
ａの先端部は×印状のデバイスホール２３の下側に来る
図１に示した半導体チップ１１のパッド１２の配列に合
致するようなパターンとなっている。
４角形の各辺を構成するように配列されているが、各リ
ード２２のインナーリード部２２ａは×印状のデバイス
ホール２３に沿って配列され、各インナーリード部２２
ａの先端部は×印状のデバイスホール２３の下側に来る
図１に示した半導体チップ１１のパッド１２の配列に合
致するようなパターンとなっている。
【００２１】インナーリードボンディング工程では、Ｔ
ＡＢテープのリード２２のインナーリード部２２ａの先
端をデバイスホール２３の下側に来る図１に示したよう
な半導体チップ１１のパッド１２に図示しないバンプを
介して接合する。その後、リード２２のアウターリード
部２２ｂをアウターリードホール２４のところで切断し
て、テストパッド２５切り落とした後、図示しないパッ
ケージ側のリードフレームに接合する。尚、２６はＴＡ
Ｂテープを順次送るためのスプロケットホールである。
ＡＢテープのリード２２のインナーリード部２２ａの先
端をデバイスホール２３の下側に来る図１に示したよう
な半導体チップ１１のパッド１２に図示しないバンプを
介して接合する。その後、リード２２のアウターリード
部２２ｂをアウターリードホール２４のところで切断し
て、テストパッド２５切り落とした後、図示しないパッ
ケージ側のリードフレームに接合する。尚、２６はＴＡ
Ｂテープを順次送るためのスプロケットホールである。
【００２２】本実施の形態によれば、ＴＡＢテープのリ
ード２２のインナーリード部２２ａの先端は３３．５度
〜５６．５度の傾きを有する直線状に並んでいるので、
リード２２の数が同じであれば、従来に比べてインナー
リード部２２ａの先端ピッチを１．２〜１．４倍広くす
ることができるため、前記リード２２が狭ピッチ化して
も、ＴＡＢテープの製造工程においても、不良率を低減
して歩留まりを向上させることができる。
ード２２のインナーリード部２２ａの先端は３３．５度
〜５６．５度の傾きを有する直線状に並んでいるので、
リード２２の数が同じであれば、従来に比べてインナー
リード部２２ａの先端ピッチを１．２〜１．４倍広くす
ることができるため、前記リード２２が狭ピッチ化して
も、ＴＡＢテープの製造工程においても、不良率を低減
して歩留まりを向上させることができる。
【００２３】また、本実施形態のＴＡＢテープを用いれ
ば、図１に示したようなパッド配列の半導体チップ１１
を容易且つ位置決め精度良好にリード２２のインナーリ
ード部２２ａに接続することができ、半導体装置の多ピ
ッチ化並びにダウンサイジング化に歩留まりを落とすこ
となく、十分に対応することができる。
ば、図１に示したようなパッド配列の半導体チップ１１
を容易且つ位置決め精度良好にリード２２のインナーリ
ード部２２ａに接続することができ、半導体装置の多ピ
ッチ化並びにダウンサイジング化に歩留まりを落とすこ
となく、十分に対応することができる。
【００２４】
【発明の効果】以上詳細に説明したように、本発明の半
導体チップ及びＴＡＢテープによれば、パッドの狭ピッ
チ化に対して歩留まり低下を招かず、半導体装置の多ピ
ッチ化並びにダウンサイジング化に十分に対応すること
ができる。
導体チップ及びＴＡＢテープによれば、パッドの狭ピッ
チ化に対して歩留まり低下を招かず、半導体装置の多ピ
ッチ化並びにダウンサイジング化に十分に対応すること
ができる。
【図１】本発明の半導体チップの一実施の形態を示した
平面図である。
平面図である。
【図２】本発明のＴＡＢテープの一実施の形態を示した
平面図である。
平面図である。
【図３】従来のＴＡＢ技術により半導体チップをリード
フレームに接合して形成された半導体装置の構成例を示
した断面図である。
フレームに接合して形成された半導体装置の構成例を示
した断面図である。
【図４】従来の半導体チップ上のパッド配列例を示した
平面図である。
平面図である。
１ バンプ ２ 半導体チップ ３ アイランド ４ ポリイミドフィルム ５ リード ６ ＴＡＢテープ ７ リードフレーム ８ 樹脂 ９ パッド １１ 半導体チップ １２ パッド ２１ ポリイミドフィルム ２２ リード ２２ａ インナーリード部 ２２ｂ アウターリード部 ２３ デバイスホール ２４ アウターリードホール ２５ テストパッド ２６ スプロケットホール
Claims (3)
- 【請求項１】 ＴＡＢテープのインナーリードに接合さ
れる複数のパッドを表面に配列した半導体チップにおい
て、 前記複数のパッドを半導体チップ各辺に対して傾斜させ
て配列することを特徴とする半導体チップ。 - 【請求項２】 前記パッド配列の傾斜は、 半導体チップ各辺に対して３３．５度から５６．５度で
あることを特徴とする請求項１記載の半導体チップ。 - 【請求項３】 テープ状の絶縁部材と、 この絶縁部材上に貼り付けられ、インナーリード部の先
端が前記絶縁部材の辺に対して傾斜して配置されるパタ
ーンを形成する複数のリードとを備えたことを特徴とす
るＴＡＢテープ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9288788A JPH11121542A (ja) | 1997-10-21 | 1997-10-21 | 半導体チップ及びｔａｂテープ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9288788A JPH11121542A (ja) | 1997-10-21 | 1997-10-21 | 半導体チップ及びｔａｂテープ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121542A true JPH11121542A (ja) | 1999-04-30 |
Family
ID=17734737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9288788A Pending JPH11121542A (ja) | 1997-10-21 | 1997-10-21 | 半導体チップ及びｔａｂテープ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121542A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009099905A (ja) * | 2007-10-19 | 2009-05-07 | Rohm Co Ltd | 半導体装置 |
| US8575735B2 (en) | 2010-02-26 | 2013-11-05 | Samsung Electronics Co., Ltd. | Semiconductor chip and film and TAB package comprising the chip and film |
-
1997
- 1997-10-21 JP JP9288788A patent/JPH11121542A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009099905A (ja) * | 2007-10-19 | 2009-05-07 | Rohm Co Ltd | 半導体装置 |
| US8575735B2 (en) | 2010-02-26 | 2013-11-05 | Samsung Electronics Co., Ltd. | Semiconductor chip and film and TAB package comprising the chip and film |
| US8952510B2 (en) | 2010-02-26 | 2015-02-10 | Samsung Electronics Co., Ltd. | Semiconductor chip and film and tab package comprising the chip and film |
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