JPH11121542A - Semiconductor chip and tab tape - Google Patents

Semiconductor chip and tab tape

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JPH11121542A
JPH11121542A JP9288788A JP28878897A JPH11121542A JP H11121542 A JPH11121542 A JP H11121542A JP 9288788 A JP9288788 A JP 9288788A JP 28878897 A JP28878897 A JP 28878897A JP H11121542 A JPH11121542 A JP H11121542A
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JP
Japan
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pads
semiconductor chip
pitch
inner lead
tab tape
Prior art date
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Pending
Application number
JP9288788A
Other languages
Japanese (ja)
Inventor
Daizo Kawanishi
大三 川西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Japan Semiconductor Corp
Original Assignee
Toshiba Corp
Iwate Toshiba Electronics Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide an arrangement of pads which does not cause deterioration of yield in a narrow pitch configuration of pads. SOLUTION: A plurality of pads 12, which are arranged on the surface of a semiconductor chip 11 and bonded to an inner lead of a TAB tape, are arranged not parallel to each edge of the semiconductor chip 11 but slantedly to each of the edges. As a result, the pitch of the pads 12 is enlarged as compared with the case when the pads are arranged parallel to each of the edges. Hence, when the pad pitch is narrow and the pads are arranged in parallel, the pad pitch is widened by almost 1.2-1.4 times, since the pads 12 are slantingly arranged. Thereby the positioning at the time of bonding the pads 12 to an inner lead of the TAB tape is facilitated, the occurrence rate of defective products in an inner lead bonding process can be discouraged, and deterioration in yield can be prevented with respect to the narrow pitch configuration of the pads 12.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、パッケージ化され
る時にリードフレームと接合される半導体チップ及びこ
の半導体チップと前記リードフレームを中間接続するＴ
ＡＢテープに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip to be joined to a lead frame when being packaged, and a T for intermediately connecting the semiconductor chip and the lead frame.
AB tape.

【０００２】[0002]

【従来の技術】従来からパッケージング化された半導体
装置は、パッケージ内に収容された半導体チップとパッ
ケージ側のリードフレームとを接合した後、半導体チッ
プ及びリードフレームを樹脂封止した構造を有してい
る。このような構造を形成するに際して、前記半導体チ
ップを前記リードフレームに接合する際に、ＴＡＢ（Ｔ
ａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープ
という中間接続部品を使用する技術が既に公知である。2. Description of the Related Art Conventionally, a packaged semiconductor device has a structure in which a semiconductor chip housed in a package is joined to a lead frame on the package side, and then the semiconductor chip and the lead frame are sealed with a resin. ing. In forming such a structure, when joining the semiconductor chip to the lead frame, TAB (T
A technique of using an intermediate connection component called an "auto automated bonding" tape is already known.

【０００３】図３は上記したＴＡＢ技術を用いて製造し
た半導体装置の従来例を示した断面図である。この半導
体装置は、表面にバンプ１が設けられた半導体チップ２
を用意しておき、その後、インナーリードボンディング
工程、ミドルリードボンディング工程、樹脂モールド工
程及びリードカット曲げ工程を順次実施して製造され
る。FIG. 3 is a sectional view showing a conventional example of a semiconductor device manufactured by using the above-described TAB technique. This semiconductor device includes a semiconductor chip 2 having bumps 1 provided on its surface.
Is prepared, and thereafter, an inner lead bonding step, a middle lead bonding step, a resin molding step, and a lead cut bending step are sequentially performed to manufacture.

【０００４】即ち、インナーリードボンディング工程で
は、ポリイミドフィルム４上にＡｕメッキされたリード
５がパターン形成されて成るＴＡＢテープ６を用意し、
このリード５のインナーリード部をボンディングツール
を用いて前記バンプ１に熱と荷重で接合する。続くミド
ルリードボンディング工程では、このリード５のアウタ
ーリード部をリードフレーム７のインナーリード部のＡ
ｇメッキ上に熱と荷重で接合する。また、半導体チップ
２をアイランド３上にマウント剤によって接着する。そ
して、通常のトランスファーモールド法を用いて樹脂８
によって封止した後、リードフレーム７を必要な形状に
切断・折り曲げ加工して、完成する。That is, in the inner lead bonding step, a TAB tape 6 in which Au-plated leads 5 are patterned on a polyimide film 4 is prepared.
The inner lead portion of the lead 5 is joined to the bump 1 by heat and load using a bonding tool. In the subsequent middle lead bonding process, the outer lead portion of the lead 5 is connected to the inner lead portion A of the lead frame 7.
g Join by heat and load on the plating. Further, the semiconductor chip 2 is adhered on the island 3 with a mounting agent. Then, the resin 8 is formed using a normal transfer molding method.
After that, the lead frame 7 is cut and bent into a required shape to complete it.

【０００５】ところで、半導体チップ２の表面に設けら
れた突起状電極であるバンプ１は通常電極であるパッド
上に形成されている。このため、半導体チップ２の表面
に形成された回路には、図４で示すように複数のパッド
９が設けられ、これらパッド９の配列は半導体チップ２
の各辺に対して平行である。近年、半導体装置の多ピッ
チ化並びにダウンサイジング化が進み、半導体チップの
パッドピッチ縮小化（パッドの狭ピッチ化）がより一層
必要になって来ている。[0005] By the way, the bumps 1 which are protruding electrodes provided on the surface of the semiconductor chip 2 are formed on pads which are usually electrodes. Therefore, the circuit formed on the surface of the semiconductor chip 2 is provided with a plurality of pads 9 as shown in FIG.
Is parallel to each side of. 2. Description of the Related Art In recent years, the pitch of semiconductor devices has been increased and downsized, and it has become increasingly necessary to reduce the pad pitch of semiconductor chips (narrow the pitch of pads).

【０００６】[0006]

【発明が解決しようとする課題】上記のように半導体チ
ップの表面に設けられるパッド９の狭ピッチ化は、ＴＡ
Ｂテープ６上のリード５のインナーリード部とパッド９
上のバンプ１とを熱と圧力を加えて一括ボンディングす
る上記したインナーリードボンディング（ＩＬＢ）工程
で、リード５のインナーリード部とバンプ１との位置合
わせを難しくし、これに起因する不良品が増加するた
め、この工程における歩留まりが低下するという問題を
生じる。As described above, the narrow pitch of the pads 9 provided on the surface of the semiconductor chip is achieved by TA
Inner lead portion of lead 5 and pad 9 on B tape 6
In the above-described inner lead bonding (ILB) step of performing batch bonding by applying heat and pressure to the upper bump 1, it is difficult to align the inner lead portion of the lead 5 with the bump 1. The increase causes a problem that the yield in this step is reduced.

【０００７】現行の８０μｍパッドピッチ品のインナー
リードボンディングに関する不良率は１．２６％に対
し、６０μｍパッドピッチ品は２．６５％であり、パッ
ドピッチの縮小と共に悪化している。従って、将来実用
化が予想される５０μｍパッドピッチ品に対しても、更
なる歩留まり低下が予想される。また、ＴＡＢテープ６
の製造工程においても同様であり、パッドの狭ピッチ化
はＴＡＢテープ６のリードパターンの狭ピッチ化を招く
ため、ＴＡＢテープ６の不良率も増大して、歩留まりは
低下するという問題を生じる。The defect rate of the current 80 μm pad pitch product relating to inner lead bonding is 1.26%, while the 60 μm pad pitch product is 2.65%, which worsens as the pad pitch decreases. Therefore, a further decrease in yield is expected for a 50 μm pad pitch product expected to be put to practical use in the future. Also, TAB tape 6
Similarly, the narrowing of the pads leads to the narrowing of the pitch of the lead pattern of the TAB tape 6, so that the defect rate of the TAB tape 6 increases and the yield decreases.

【０００８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、パッドの狭ピ
ッチ化に対して歩留まり低下を招かないパッド配列を有
する半導体チップ及び前記パッドの配列に対応するＴＡ
Ｂテープを提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor chip having a pad arrangement which does not cause a reduction in yield with a decrease in the pitch of pads, and the pad. TA corresponding to the array of
B tape.

【０００９】[0009]

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、ＴＡＢテープのインナーリー
ドに接合される複数のパッドを表面に配列した半導体チ
ップにおいて、前記複数のパッドを半導体チップ各辺に
対して傾斜させて配列することにある。According to a first aspect of the present invention, there is provided a semiconductor chip having a plurality of pads arranged on a surface thereof, the plurality of pads being joined to inner leads of a TAB tape. Are arranged to be inclined with respect to each side of the semiconductor chip.

【００１０】この第１の発明によれば、半導体チップの
各辺に傾斜してパッドを配列すると、パッド数が同じ場
合では、半導体チップの各辺に平行にパッドを配列した
場合に比べて、そのピッチが広くなる。従って、半導体
チップの各辺に平行にパッドを狭ピッチで配列したもの
でも、半導体チップの各辺に傾斜して配列すれば、パッ
ドピッチが広がり、ＴＡＢテープのインナーリードに接
合する際の位置決めがし易くなる。According to the first aspect of the present invention, when pads are arranged obliquely on each side of the semiconductor chip, when the number of pads is the same, compared to the case where pads are arranged parallel to each side of the semiconductor chip, The pitch becomes wider. Therefore, even if pads are arranged at a narrow pitch in parallel with each side of the semiconductor chip, if the pads are arranged at an angle to each side of the semiconductor chip, the pad pitch is widened and positioning when joining to the inner lead of the TAB tape is performed. Easier to do.

【００１１】第２の発明の特徴は、前記パッド配列の傾
斜は半導体チップ各辺に対して３３．５度〜５６．５度
である。A feature of the second invention is that the inclination of the pad arrangement is 33.5 to 56.5 degrees with respect to each side of the semiconductor chip.

【００１２】この第２の発明によれば、パッド数が同じ
場合では、半導体チップの辺に平行にパッドを配列した
場合に比べて、１．２〜１．４倍ほど広がる。According to the second aspect of the present invention, when the number of pads is the same, the width is increased by 1.2 to 1.4 times as compared with the case where the pads are arranged parallel to the sides of the semiconductor chip.

【００１３】第３の発明の特徴は、テープ状の絶縁部材
と、この絶縁部材上に貼り付けられ、インナーリード部
の先端が前記絶縁部材の辺に対して傾斜して配置される
パターンを形成する複数のリードとを備えたことにあ
る。A third aspect of the present invention is characterized in that a tape-shaped insulating member and a pattern which is stuck on the insulating member and whose tip of an inner lead portion is arranged to be inclined with respect to a side of the insulating member are formed. And a plurality of leads.

【００１４】この第３の発明によれば、例えばポリイミ
ドフィルムのようなテープ状の絶縁部材の長手方向の辺
に傾斜して、各リードのインナーリード部の先端が配列
されるようなリードパターンを前記絶縁材の表面に形成
すると、リード数が同じ場合では、前記長手方向の辺に
平行にリードのインナーリード部の先端を配列した場合
に比べて、そのピッチが広くなる。従って、テープ状の
絶縁部材に貼り付けられる複数のリードのピッチが狭く
なっても、リードのインナーリード部の先端のピッチは
広がり、ＴＡＢテープの製造がし易くなる。According to the third aspect of the present invention, a lead pattern in which the tips of the inner lead portions of each lead are arranged at an angle to the longitudinal side of a tape-like insulating member such as a polyimide film. When formed on the surface of the insulating material, when the number of leads is the same, the pitch is wider than when the tips of the inner lead portions of the leads are arranged parallel to the longitudinal side. Therefore, even if the pitch of the plurality of leads attached to the tape-shaped insulating member is reduced, the pitch at the tip of the inner lead portion of the lead is widened, and the TAB tape can be easily manufactured.

【００１５】[0015]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の半導体チップの
一実施の形態の構成を示した平面図である。半導体チッ
プ１１の表面に、このチップの対角線の両側に沿って複
数のパッド１２がほぼ×印状に並んで配置されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a plan view showing a configuration of one embodiment of a semiconductor chip of the present invention. A plurality of pads 12 are arranged on the surface of the semiconductor chip 11 along both sides of a diagonal line of the chip in a substantially X-shape.

【００１６】このようなパッド１２の配列により、パッ
ド１２は半導体チップ１１の辺に対してほぼ３３．５度
〜５６．５度の傾きを有する直線状に並び、そのパッド
ピッチは同一個数のパッドを半導体チップ１１の辺に沿
って平行に並べた場合に比べて、１．２〜１．４倍広く
なる。With such an arrangement of the pads 12, the pads 12 are arranged in a straight line having an inclination of about 33.5 to 56.5 degrees with respect to the side of the semiconductor chip 11, and the pad pitch is equal to the number of pads. Are 1.2 to 1.4 times wider than the case where are arranged in parallel along the side of the semiconductor chip 11.

【００１７】従って、本実施の形態によれば、パッドピ
ッチが大きくなった分、これらパッド１２の上部に形成
される図示しないバンプを介して、図示しないＴＡＢテ
ープのインナーリードにパッド１２を接合する際の位置
決めがし易くなり、インナーリードボンディング工程の
不良率を下げて、歩留まりを向上させることができる。Therefore, according to the present embodiment, the pad 12 is bonded to the inner lead of the TAB tape (not shown) via the bump (not shown) formed on the pad 12 to the extent that the pad pitch is increased. In this case, the positioning can be easily performed, the defect rate in the inner lead bonding step can be reduced, and the yield can be improved.

【００１８】また、上記のように従来と同一の数のパッ
ド１２を配列する場合、従来よりパッドピッチが広くな
るため、既存の６０μｍパッドピッチ品の位置決め精度
で、５０μｍパッドピッチ品に対応することが可能にな
り、半導体装置の多ピッチ化並びにダウンサイジング化
に歩留まりを落とすことなく、十分に対応することがで
きる。When the same number of pads 12 as in the prior art are arranged as described above, the pad pitch becomes wider than in the prior art. Therefore, the positioning accuracy of the existing 60 μm pad pitch product must be compatible with the 50 μm pad pitch product. It is possible to sufficiently cope with increasing the pitch and downsizing of the semiconductor device without lowering the yield.

【００１９】図２は、本発明のＴＡＢテープの一実施の
形態を示した平面図である。絶縁性のポリイミドフィル
ム２１上に導電性のリード２２がパターン形成されてい
る。このパターンの中央部付近のポリイミドフィルム２
１上には、×印状のデバイスホール２３が開口してい
る。また、リード２２のアウターリード部２２ｂ側のポ
リイミドフィルム２１上には、４角形の４辺を構成する
ようにアウターリードホール２４が開口している。FIG. 2 is a plan view showing one embodiment of the TAB tape of the present invention. Conductive leads 22 are patterned on an insulating polyimide film 21. Polyimide film 2 near the center of this pattern
1, a cross-shaped device hole 23 is opened. Outer lead holes 24 are formed on the polyimide film 21 on the outer lead portion 22b side of the leads 22 so as to form four sides of a square.

【００２０】各リード２２のアウターリード部２２ｂは
４角形の各辺を構成するように配列されているが、各リ
ード２２のインナーリード部２２ａは×印状のデバイス
ホール２３に沿って配列され、各インナーリード部２２
ａの先端部は×印状のデバイスホール２３の下側に来る
図１に示した半導体チップ１１のパッド１２の配列に合
致するようなパターンとなっている。The outer lead portions 22b of the respective leads 22 are arranged so as to form each side of a quadrangle, while the inner lead portions 22a of the respective leads 22 are arranged along the device holes 23 of a cross shape. Each inner lead 22
The leading end of “a” has a pattern that matches the arrangement of the pads 12 of the semiconductor chip 11 shown in FIG.

【００２１】インナーリードボンディング工程では、Ｔ
ＡＢテープのリード２２のインナーリード部２２ａの先
端をデバイスホール２３の下側に来る図１に示したよう
な半導体チップ１１のパッド１２に図示しないバンプを
介して接合する。その後、リード２２のアウターリード
部２２ｂをアウターリードホール２４のところで切断し
て、テストパッド２５切り落とした後、図示しないパッ
ケージ側のリードフレームに接合する。尚、２６はＴＡ
Ｂテープを順次送るためのスプロケットホールである。In the inner lead bonding step, T
The tip of the inner lead portion 22a of the lead 22 of the AB tape is bonded to the pad 12 of the semiconductor chip 11 below the device hole 23 as shown in FIG. Thereafter, the outer lead portion 22b of the lead 22 is cut at the outer lead hole 24, the test pad 25 is cut off, and then joined to a package-side lead frame (not shown). 26 is TA
This is a sprocket hole for sequentially feeding the B tape.

【００２２】本実施の形態によれば、ＴＡＢテープのリ
ード２２のインナーリード部２２ａの先端は３３．５度
〜５６．５度の傾きを有する直線状に並んでいるので、
リード２２の数が同じであれば、従来に比べてインナー
リード部２２ａの先端ピッチを１．２〜１．４倍広くす
ることができるため、前記リード２２が狭ピッチ化して
も、ＴＡＢテープの製造工程においても、不良率を低減
して歩留まりを向上させることができる。According to the present embodiment, the tips of the inner lead portions 22a of the leads 22 of the TAB tape are arranged in a straight line having an inclination of 33.5 to 56.5 degrees.
If the number of the leads 22 is the same, the tip pitch of the inner lead portion 22a can be increased by 1.2 to 1.4 times as compared with the related art. Also in the manufacturing process, the defect rate can be reduced and the yield can be improved.

【００２３】また、本実施形態のＴＡＢテープを用いれ
ば、図１に示したようなパッド配列の半導体チップ１１
を容易且つ位置決め精度良好にリード２２のインナーリ
ード部２２ａに接続することができ、半導体装置の多ピ
ッチ化並びにダウンサイジング化に歩留まりを落とすこ
となく、十分に対応することができる。When the TAB tape of the present embodiment is used, the semiconductor chip 11 having the pad arrangement as shown in FIG.
Can be connected to the inner lead portion 22a of the lead 22 easily and with good positioning accuracy, and it is possible to sufficiently cope with increasing the pitch and downsizing of the semiconductor device without reducing the yield.

【００２４】[0024]

【発明の効果】以上詳細に説明したように、本発明の半
導体チップ及びＴＡＢテープによれば、パッドの狭ピッ
チ化に対して歩留まり低下を招かず、半導体装置の多ピ
ッチ化並びにダウンサイジング化に十分に対応すること
ができる。As described above in detail, according to the semiconductor chip and the TAB tape of the present invention, the reduction in the yield is not caused by the reduction in the pitch of the pads, and the pitch and the downsizing of the semiconductor device are reduced. We can respond enough.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体チップの一実施の形態を示した
平面図である。FIG. 1 is a plan view showing an embodiment of a semiconductor chip of the present invention.

【図２】本発明のＴＡＢテープの一実施の形態を示した
平面図である。FIG. 2 is a plan view showing one embodiment of the TAB tape of the present invention.

【図３】従来のＴＡＢ技術により半導体チップをリード
フレームに接合して形成された半導体装置の構成例を示
した断面図である。FIG. 3 is a cross-sectional view showing a configuration example of a semiconductor device formed by joining a semiconductor chip to a lead frame by a conventional TAB technique.

【図４】従来の半導体チップ上のパッド配列例を示した
平面図である。FIG. 4 is a plan view showing an example of a conventional pad arrangement on a semiconductor chip.

【符号の説明】[Explanation of symbols]

１ バンプ ２ 半導体チップ ３ アイランド ４ ポリイミドフィルム ５ リード ６ ＴＡＢテープ ７ リードフレーム ８ 樹脂 ９ パッド １１ 半導体チップ １２ パッド ２１ ポリイミドフィルム ２２ リード ２２ａ インナーリード部 ２２ｂ アウターリード部 ２３ デバイスホール ２４ アウターリードホール ２５ テストパッド ２６ スプロケットホール DESCRIPTION OF SYMBOLS 1 Bump 2 Semiconductor chip 3 Island 4 Polyimide film 5 Lead 6 TAB tape 7 Lead frame 8 Resin 9 Pad 11 Semiconductor chip 12 Pad 21 Polyimide film 22 Lead 22a Inner lead part 22b Outer lead part 23 Device hole 24 Outer lead hole 25 Test pad 26 Sprocket Hall

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 ＴＡＢテープのインナーリードに接合さ
れる複数のパッドを表面に配列した半導体チップにおい
て、 前記複数のパッドを半導体チップ各辺に対して傾斜させ
て配列することを特徴とする半導体チップ。1. A semiconductor chip in which a plurality of pads joined to inner leads of a TAB tape are arranged on a surface, wherein the plurality of pads are arranged to be inclined with respect to each side of the semiconductor chip. . 【請求項２】 前記パッド配列の傾斜は、 半導体チップ各辺に対して３３．５度から５６．５度で
あることを特徴とする請求項１記載の半導体チップ。2. The semiconductor chip according to claim 1, wherein the inclination of the pad arrangement is 33.5 degrees to 56.5 degrees with respect to each side of the semiconductor chip. 【請求項３】 テープ状の絶縁部材と、 この絶縁部材上に貼り付けられ、インナーリード部の先
端が前記絶縁部材の辺に対して傾斜して配置されるパタ
ーンを形成する複数のリードとを備えたことを特徴とす
るＴＡＢテープ。3. A tape-shaped insulating member, and a plurality of leads stuck on the insulating member and forming a pattern in which a tip of an inner lead portion is arranged to be inclined with respect to a side of the insulating member. A TAB tape comprising:
JP9288788A 1997-10-21 1997-10-21 Semiconductor chip and tab tape Pending JPH11121542A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099905A (en) * 2007-10-19 2009-05-07 Rohm Co Ltd Semiconductor device
US8575735B2 (en) 2010-02-26 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor chip and film and TAB package comprising the chip and film

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