JPH11111947A - Semiconductor device and manufacture thereof - Google Patents
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- JPH11111947A JPH11111947A JP9274709A JP27470997A JPH11111947A JP H11111947 A JPH11111947 A JP H11111947A JP 9274709 A JP9274709 A JP 9274709A JP 27470997 A JP27470997 A JP 27470997A JP H11111947 A JPH11111947 A JP H11111947A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体記憶装置のキャパシタ電
極等の導電体材パターンの構造とその形成方法に関す
る。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a structure of a conductive material pattern such as a capacitor electrode of a semiconductor memory device and a method of forming the same.
【０００２】[0002]
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。2. Description of the Related Art Among semiconductor memory devices, there is a DRAM capable of arbitrarily inputting and outputting stored information. Where D
The memory cell of the RAM, which includes one transfer transistor and one capacitor, is structurally simple, and is widely used as the most suitable for high integration of a semiconductor memory device.
【０００３】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。In such a memory cell capacitor,
With further increase in the degree of integration of semiconductor devices, those having a three-dimensional structure have been developed and used. The three-dimensional structure of the capacitor is based on the following reasons. 2. Description of the Related Art With miniaturization and higher density of semiconductor elements, it is essential to reduce the area occupied by capacitors. However, in order to ensure stable operation and reliability of the DRAM, a capacitance value equal to or more than a certain value is required.
Therefore, it is necessary to change the electrode of the capacitor from a planar structure to a three-dimensional structure, and to increase the surface area of the capacitor electrode within the reduced occupied area.
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる４ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。The three-dimensional structure of the DRAM memory cell includes a stack structure and a trench structure. Each of these structures has advantages and disadvantages, but the stacked structure has high resistance to the incidence of alpha rays or noise from circuits and the like, and operates stably even when the capacitance value is relatively small. For this reason, it is considered that a capacitor having a stacked structure is effective even in a 4 gigabit DRAM in which the design standard of a semiconductor element is about 0.15 μm.
【０００５】しかし、このスタック構造のキャパシタ
（以下、スタック型のキャパシタと呼称する）の場合、
微少な面積領域に所定の容量値を確保するために非常に
高い誘電率を有する誘電体膜（容量絶縁膜）が必要にな
る。そこで、このような容量絶縁膜としてＳｒＴｉＯ3
（以下、ＳＴＯ膜という）、（Ｂａ，Ｓｒ）ＴｉＯ
3 （以下、ＢＳＴ膜という）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3
などの高誘電率材料が精力的に検討されている。そし
て、スタック型のキャパシタの下部電極として新しい導
電体材料が必要になる。これは、上記のような高誘電率
材料と下部電極との適切な組み合わせにより、キャパシ
タの高い信頼性を確保するためである。例えば、１９９
４年 インターナショナル エレクトロン デバイス
ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）のダイジ
ェスト オブ テクニカル ペーパー（Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）８３１〜８
３４頁に示されているように、容量絶縁膜にＳｒＴｉＯ
3 が使用され下部電極に二酸化ルテニウム（ＲｕＯ2 ）
の導電体材料が適用されている。However, in the case of this stacked capacitor (hereinafter, referred to as a stacked capacitor),
A dielectric film (capacitive insulating film) having a very high dielectric constant is required to secure a predetermined capacitance value in a small area. Therefore, SrTiO 3 is used as such a capacitor insulating film.
(Hereinafter referred to as STO film), (Ba, Sr) TiO
3 (hereinafter referred to as BST film), Pb (Zr, Ti) O 3
High-permittivity materials such as these have been energetically studied. Then, a new conductor material is required as the lower electrode of the stacked capacitor. This is to ensure high reliability of the capacitor by an appropriate combination of the high dielectric constant material and the lower electrode as described above. For example, 199
4th International Electron Device
Meeting (International Elec)
Digest of Technical Paper (tron Devices Meeting)
of Technical Papers) 831-8
As shown on page 34, SrTiO
3 used for lower electrode ruthenium dioxide (RuO 2 )
Is applied.
【０００６】以下、図７を参照して従来の高誘電率材料
で構成されるスタック型のキャパシタの構造について説
明する。ここで、図７（ａ）は模式化したスタック型の
キャパシタの平面図であり、簡単化のため下部電極と容
量絶縁膜と上部電極とが示されている。図７（ｂ）は、
図７（ａ）に記すＣ−Ｄでの断面図である。Referring to FIG. 7, the structure of a conventional stack type capacitor made of a high dielectric constant material will be described. Here, FIG. 7A is a plan view of a schematic stack type capacitor, and shows a lower electrode, a capacitor insulating film, and an upper electrode for simplification. FIG. 7 (b)
It is sectional drawing in CD shown in FIG.7 (a).
【０００７】以下、図７（ａ）と図７（ｂ）とを一緒に
して説明する。図７（ｂ）に示すように、導電型がＰ型
のシリコン基板１０１表面の所定の領域に導電型がＮ型
の拡散層１０２が形成され、シリコン基板１０１上の層
間絶縁膜１０３の一部が開口されプラグ１０４が形成さ
れている。そして、下部電極１０５が直接に層間絶縁膜
１０３に被着するように形成されている。ここで、下部
電極１０５と拡散層１０２とはプラグ１０４で電気接続
される。Hereinafter, FIG. 7A and FIG. 7B will be described together. As shown in FIG. 7B, a diffusion layer 102 having an N-type conductivity is formed in a predetermined region on the surface of a silicon substrate 101 having a P-type conductivity, and a part of the interlayer insulating film 103 on the silicon substrate 101 is formed. Are opened to form a plug 104. The lower electrode 105 is formed so as to directly adhere to the interlayer insulating film 103. Here, the lower electrode 105 and the diffusion layer 102 are electrically connected by the plug 104.
【０００８】そして、図７（ａ）および図７（ｂ）に示
すように、下部電極１０５の側面および上面、さらに層
間絶縁膜１０３上に容量絶縁膜１０６が形成される。こ
こで、下部電極１０８の上面には表面凹凸１０７が形成
されている。[0008] As shown in FIGS. 7A and 7B, a capacitor insulating film 106 is formed on the side and upper surfaces of the lower electrode 105 and on the interlayer insulating film 103. Here, surface irregularities 107 are formed on the upper surface of the lower electrode 108.
【０００９】そして、パターニングされた下部電極１０
５の電極側面１０８には多数の凹凸が形成されている。
すなわち、下部電極１０５のパターン形状は悪い。そし
て、この下部電極１０５上面および電極側面１０８上に
容量絶縁膜１０６が形成される。ここで、この容量絶縁
膜１０６は例えばＢＳＴ膜等で構成される。そして、全
体を被覆するように上部電極１０９が形成される。Then, the patterned lower electrode 10
A number of irregularities are formed on the electrode side surface 108 of No. 5.
That is, the pattern shape of the lower electrode 105 is bad. Then, a capacitive insulating film 106 is formed on the upper surface of the lower electrode 105 and the electrode side surfaces 108. Here, the capacitance insulating film 106 is made of, for example, a BST film or the like. Then, the upper electrode 109 is formed so as to cover the whole.
【００１０】[0010]
【発明が解決しようとする課題】上述したように、従来
の技術では、キャパシタの下部電極のような導電体膜の
表面形状が非常に悪くなり、導電体膜の表面凹凸が多数
生じる。これは、従来の技術で説明したように、導電体
膜が柱状構造の多結晶膜であるためにその表面に凹凸が
形成されるからである。そして、この導電体膜表面の凹
凸のために、ドライエッチングによるパターニング後に
上記の電極側面１０８にも凹凸が形成されるようにな
る。このような凹凸形状は導電体膜の多結晶の粒径の大
きさに依存する。すなわち粒径の大きなものほど凹凸は
大きくなる。上述した従来の技術のＲｕＯ2 の例ではこ
のような凹凸は５０ｎｍ程度になる。As described above, in the prior art, the surface shape of a conductor film such as a lower electrode of a capacitor becomes very poor, and a large number of surface irregularities of the conductor film occur. This is because, as described in the related art, since the conductor film is a polycrystalline film having a columnar structure, irregularities are formed on the surface thereof. Then, due to the irregularities on the surface of the conductor film, the irregularities are also formed on the electrode side surfaces 108 after patterning by dry etching. Such uneven shape depends on the size of the polycrystalline particle size of the conductor film. That is, the larger the particle size, the larger the irregularities. In the example of RuO 2 of the above-described conventional technique, such unevenness is about 50 nm.
【００１１】このように表面形状およびパターン形状の
悪い下部電極がスタック型のキャパシタに使用される
と、キャパシタの誘電体膜を流れるリーク電流が増大
し、キャパシタに蓄積される情報電荷の保持特性が悪く
なる。そして、ＤＲＡＭ等半導体デバイスの情報電荷の
蓄積のための保持時間は減少するようになる。ここで、
このキャパシタのリーク電流の増加は、下部電極１０５
の表面および側面の凹凸部で電界が集中するようになる
ためである。When a lower electrode having a poor surface shape and pattern shape is used for a stack type capacitor, a leakage current flowing through a dielectric film of the capacitor increases, and the retention characteristics of information charges stored in the capacitor are reduced. become worse. Then, the holding time for storing information charges in a semiconductor device such as a DRAM is reduced. here,
This increase in the leakage current of the capacitor is caused by the lower electrode 105
This is because the electric field concentrates on the irregularities on the surface and side surface of the substrate.
【００１２】本発明の目的は、キャパシタの電極形状を
向上させ信頼性の高いスタック型のキャパシタ構造を提
供すると共にその製造を容易にすることである。It is an object of the present invention to improve the electrode shape of a capacitor, to provide a highly reliable stacked capacitor structure, and to facilitate its manufacture.
【００１３】[0013]
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に下部電極、高誘電率膜およ
び上部電極を順次積層して形成したキャパシタを有し、
前記下部電極の表面の凹凸が除去されて平坦化されてい
る。ここで、上記の下部電極は柱状の多結晶構造となっ
ている導電体膜で構成されている。そして、前記導電体
膜は二酸化ルテニウム、ルテニウムの単層膜もしくは積
層膜あるいはイリジウム、酸化イリジウムの単層膜もし
くは積層膜である。または、前記導電体膜はオスミウム
もしくはその酸化物、レニウム、白金あるいはロジウム
である。For this purpose, the semiconductor device of the present invention has a capacitor formed by sequentially laminating a lower electrode, a high dielectric constant film and an upper electrode on a semiconductor substrate,
The unevenness on the surface of the lower electrode is removed and the lower electrode is planarized. Here, the lower electrode is made of a conductive film having a columnar polycrystalline structure. The conductor film is a single layer film or a laminated film of ruthenium dioxide or ruthenium, or a single layer film or a laminated film of iridium or iridium oxide. Alternatively, the conductor film is osmium or an oxide thereof, rhenium, platinum, or rhodium.
【００１４】また、本発明の半導体装置の製造方法は、
半導体基板上の絶縁膜表面に接着材を形成し前記接着材
上に導電体膜を形成する工程と、前記導電体膜の表面の
凹凸を化学機械研磨（ＣＭＰ）法で研磨し平坦にする工
程と、前記平坦化した導電体膜を下部電極に加工し前記
下部電極上に高誘電率膜と上部電極とを積層する工程と
を含む。Further, a method of manufacturing a semiconductor device according to the present invention
A step of forming an adhesive on the surface of the insulating film on the semiconductor substrate to form a conductor film on the adhesive, and a step of polishing and unevenness of the surface of the conductor film by a chemical mechanical polishing (CMP) method; And processing the flattened conductor film into a lower electrode, and laminating a high dielectric constant film and an upper electrode on the lower electrode.
【００１５】あるいは、本発明の半導体装置の製造方法
は、半導体基板上の絶縁膜表面に接着材を形成し前記接
着材上に導電体膜を形成する工程と、前記導電体膜を所
定パターンに加工し複数の下部電極を形成する工程と、
前記複数の下部電極間にエッチングストッパ用の絶縁膜
を充填し前記下部電極の表面の凹凸をＣＭＰで研磨し平
坦にする工程と、前記平坦化した下部電極上に高誘電率
膜と上部電極とを積層する工程とを含む。Alternatively, a method of manufacturing a semiconductor device according to the present invention includes the steps of forming an adhesive on the surface of an insulating film on a semiconductor substrate and forming a conductor film on the adhesive, and forming the conductor film into a predetermined pattern. Processing to form a plurality of lower electrodes,
A step of filling an insulating film for an etching stopper between the plurality of lower electrodes and polishing the unevenness of the surface of the lower electrode by CMP to flatten it, and forming a high dielectric constant film and an upper electrode on the flattened lower electrode. And laminating them.
【００１６】ここで、前記エッチングストッパ用の絶縁
膜はＳＯＧ膜で構成されている。また、前記接着材はチ
タンを含む金属であり、前記導電体膜は二酸化ルテニウ
ム、ルテニウムの単層膜もしくは積層膜あるいはイリジ
ウム、酸化イリジウムの単層膜もしくは積層膜である。Here, the insulating film for the etching stopper is constituted by an SOG film. The adhesive is a metal containing titanium, and the conductor film is a single-layer film or a laminated film of ruthenium dioxide or ruthenium, or a single-layer film or a laminated film of iridium or iridium oxide.
【００１７】また、上記の高誘電率膜はＳｒＴｉＯ
3 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜あるいはＰｂ（Ｚｒ，
Ｔｉ）Ｏ3 膜で構成されている。The high dielectric constant film is made of SrTiO.
3 film, (Ba, Sr) TiO 3 film or Pb (Zr,
Ti) O 3 film.
【００１８】このように、高誘電率膜を有するキャパシ
タの下部電極表面の凹凸を除去し平坦化することで、キ
ャパシタの電極形状が向上し信頼性の高いスタック型の
キャパシタ構造となる。As described above, the unevenness on the surface of the lower electrode of the capacitor having the high dielectric constant film is removed and flattened, whereby the electrode shape of the capacitor is improved and a highly reliable stacked capacitor structure is obtained.
【００１９】通常、絶縁膜上の導電体膜表面の凹凸をＣ
ＭＰで平坦化する場合には、非常に大きなせん断応力が
発生し上記導電体膜の剥がれが頻発するようになる。し
かし、本発明では上記絶縁膜と導電体膜の間に接着材と
なるチタン等の金属膜が形成されるために、上記の導電
体膜の剥がれは皆無となる。Usually, the irregularities on the surface of the conductor film on the insulating film are represented by C
In the case of flattening by MP, an extremely large shear stress is generated, and the conductor film is frequently peeled off. However, in the present invention, since the metal film such as titanium as an adhesive is formed between the insulating film and the conductor film, the conductor film does not peel off at all.
【００２０】[0020]
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１および図２で説明する。ここで、図１およ
び図２は、本発明によりスタック型のキャパシタを形成
する場合の製造工程順の断面図である。なお、本発明の
スタック型のキャパシタの構造は、上記の製造工程順の
説明の中で示される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a first embodiment of the present invention will be described with reference to FIGS. Here, FIGS. 1 and 2 are cross-sectional views in the order of manufacturing steps when a stacked capacitor is formed according to the present invention. The structure of the stacked capacitor of the present invention is shown in the above description of the order of the manufacturing steps.
【００２１】図１（ａ）に示すように、導電型がＰ型の
シリコン基板１表面の所定の領域に拡散層２が形成され
る。ここで、拡散層２はヒ素等のＮ型不純物を含有する
拡散層である。そして、化学気相成長（ＣＶＤ）法で全
面にシリコン酸化膜が堆積され層間絶縁膜３が形成され
る。そして、この層間絶縁膜に開口４が形成され、この
開口４にリン不純物を含有する多結晶シリコンが充填さ
れ、プラグ５が形成される。As shown in FIG. 1A, a diffusion layer 2 is formed in a predetermined region on the surface of a silicon substrate 1 having a P-type conductivity. Here, the diffusion layer 2 is a diffusion layer containing an N-type impurity such as arsenic. Then, a silicon oxide film is deposited on the entire surface by a chemical vapor deposition (CVD) method, and an interlayer insulating film 3 is formed. An opening 4 is formed in the interlayer insulating film, and the opening 4 is filled with polycrystalline silicon containing a phosphorus impurity to form a plug 5.
【００２２】次に、層間絶縁膜３およびプラグ５表面に
被着する膜厚１０ｎｍ程度のチタン薄膜６が形成され
る。ここで、チタン薄膜６と層間絶縁膜３との接着性は
非常によい。さらに、このチタン薄膜６上に窒化チタン
薄膜７が形成される。ここで、窒化チタン薄膜７の膜厚
は１０ｎｍ程度である。Next, a titanium thin film 6 having a thickness of about 10 nm is formed on the surface of the interlayer insulating film 3 and the plug 5. Here, the adhesion between the titanium thin film 6 and the interlayer insulating film 3 is very good. Further, a titanium nitride thin film 7 is formed on the titanium thin film 6. Here, the thickness of the titanium nitride thin film 7 is about 10 nm.
【００２３】次に、図１（ｂ）に示すように、窒化チタ
ン薄膜７上に導電体膜８が形成される。ここで、導電体
膜８は反応性スパッタ法で堆積される膜厚３００ｎｍ程
度のＲｕ０2 膜である。この反応性スパッタでは、Ａｒ
／Ｏ2 の混合ガスが用いられ、Ｒｕ金属をターゲットに
してスパッタリングがなされる。このようにして形成さ
れる導電体膜２は多結晶構造であり柱状構造のＲｕＯ2
で構成され、その表面には３ｎｍ程度の表面凹凸９が形
成される。Next, as shown in FIG. 1 (b), a conductor film 8 is formed on the titanium nitride thin film 7. Here, the conductive film 8 is Ru0 2 film having a thickness of about 300nm is deposited by reactive sputtering. In this reactive sputtering, Ar
A mixed gas of / O 2 is used, and sputtering is performed with a target of Ru metal. The conductive film 2 thus formed has a polycrystalline structure and a columnar structure of RuO 2.
And a surface irregularity 9 of about 3 nm is formed on the surface thereof.
【００２４】次に、図１（ｃ）に示すように、導電体膜
８の表面がＣＭＰ法で研磨される。ここで、研磨材とし
てアルミナ（Ａｌ2 Ｏ3 ）が使用される。このようにし
て、導電体膜８表面の表面凹凸９は完全に除去され、平
坦化表面１０が形成されるようになる。Next, as shown in FIG. 1C, the surface of the conductor film 8 is polished by the CMP method. Here, alumina (Al 2 O 3 ) is used as an abrasive. Thus, the surface irregularities 9 on the surface of the conductor film 8 are completely removed, and the flattened surface 10 is formed.
【００２５】このＣＭＰによる研磨の工程では、導電体
膜８に大きなせん断応力が加わる。このために、導電体
膜８の下地との接着性が弱いと、このＣＭＰの工程で導
電体膜８の剥がれが生じる。しかし、本発明では、層間
絶縁膜３と導電体膜８との間に導電体材料で構成される
接着材、すなわち、窒化チタン薄膜７／チタン薄膜６の
積層膜が形成されている。このために、上記のような剥
がれは皆無である。In the polishing step by the CMP, a large shear stress is applied to the conductor film 8. For this reason, if the adhesion of the conductor film 8 to the base is weak, the conductor film 8 is peeled off in the CMP process. However, in the present invention, an adhesive made of a conductive material, that is, a laminated film of a titanium nitride thin film 7 / a titanium thin film 6 is formed between the interlayer insulating film 3 and the conductive film 8. For this reason, there is no peeling as described above.
【００２６】次に、図２（ａ）に示すように、平坦化表
面１０上にエッチングマスク１１が形成される。そし
て、エッチングマスク１１で上記の導電体膜８が反応性
イオンエッチング（ＲＩＥ）される。ここで、ＲＩＥで
のエッチングガスとしてＯ2 とＣｌ2 の混合ガスが使用
される。このようにして、図２（ａ）に示すように、層
間絶縁膜３上に接着材である窒化チタン薄膜７／チタン
薄膜６の積層膜を介して、ＲｕＯ2 で構成される下部電
極１２が形成されることになる。Next, as shown in FIG. 2A, an etching mask 11 is formed on the planarized surface 10. Then, the conductive film 8 is subjected to reactive ion etching (RIE) using the etching mask 11. Here, a mixed gas of O 2 and Cl 2 is used as an etching gas in RIE. In this manner, as shown in FIG. 2A, the lower electrode 12 made of RuO 2 is formed on the interlayer insulating film 3 via the laminated film of the titanium nitride thin film 7 / titanium thin film 6 as an adhesive. Will be formed.
【００２７】そして、全面に容量絶縁膜１３が堆積され
る。ここで、容量絶縁膜１３は例えばＢＳＴ膜で構成さ
れる。さらに、全面を被覆するように上部電極１４が形
成される。このようにして、図２（ｂ）に示すように、
ＲｕＯ2 で構成される下部電極１２を有するスタック型
のキャパシタが形成される。本発明の場合には、下部電
極１２の電極上面および電極側面には全く凹凸は形成さ
れない。Then, a capacitance insulating film 13 is deposited on the entire surface. Here, the capacitance insulating film 13 is composed of, for example, a BST film. Further, upper electrode 14 is formed so as to cover the entire surface. In this way, as shown in FIG.
A stacked capacitor having the lower electrode 12 made of RuO 2 is formed. In the case of the present invention, no irregularities are formed on the electrode upper surface and the electrode side surface of the lower electrode 12.
【００２８】以上のように本発明のスタック型のキャパ
シタの断面構造では、図２（ｂ）に示すように、導電型
がＰ型のシリコン基板１表面の所定の領域に導電型がＮ
型の拡散層２が形成され、シリコン基板１上の層間絶縁
膜３の一部が開口されプラグ５が形成される。ここで、
プラグ５はリンあるいはヒ素不純物を含有する多結晶シ
リコンで形成される。あるいは、このプラグ５はタング
ステン、窒化チタン等の金属で形成されてもよい。この
プラグ５により、下部電極１２と拡散層２とが電気接続
されるようになる。そして、層間絶縁膜３と下部電極１
２との間に接着材として窒化チタン薄膜７／チタン薄膜
６の積層膜が形成されている。As described above, in the cross-sectional structure of the stacked capacitor of the present invention, as shown in FIG. 2B, the conductivity type is N in a predetermined region on the surface of the silicon substrate 1 having the P type.
Diffusion layer 2 is formed, a part of interlayer insulating film 3 on silicon substrate 1 is opened, and plug 5 is formed. here,
Plug 5 is formed of polycrystalline silicon containing phosphorus or arsenic impurities. Alternatively, the plug 5 may be formed of a metal such as tungsten or titanium nitride. The plug 5 electrically connects the lower electrode 12 and the diffusion layer 2. Then, the interlayer insulating film 3 and the lower electrode 1
2, a laminated film of titanium nitride thin film 7 / titanium thin film 6 is formed as an adhesive.
【００２９】上記第１の実施の形態と同様にして下部電
極およびスタック型のキャパシタが形成されると、キャ
パシタに蓄積される情報電荷の保持特性が非常に向上す
るようになる。これについて図３で説明する。図３で
は、横軸にキャパシタの下部電極と上部電極との間の印
加電圧がとられ、縦軸に下部電極と上部電極との間の容
量絶縁膜のリーク電流がとられている。ここで、リーク
電流は単位面積当たりに換算して示されている。When the lower electrode and the stacked capacitor are formed in the same manner as in the first embodiment, the retention characteristics of the information charges stored in the capacitor are greatly improved. This will be described with reference to FIG. In FIG. 3, the horizontal axis represents the applied voltage between the lower electrode and the upper electrode of the capacitor, and the vertical axis represents the leak current of the capacitor insulating film between the lower electrode and the upper electrode. Here, the leakage current is shown in terms of unit area.
【００３０】図３に示すように、本発明の場合には、容
量絶縁膜のリーク電流は、従来の技術の場合より大幅に
低減する。ほぼ３桁程度の低減である。例えば、下部電
極と上部電極との間の印加電圧が１．５ｖの場合では、
本発明の場合のキャパシタのリーク電流は１０-9Ａ／ｃ
ｍ2 程度の値を示す。これに対して、従来の技術の場合
では、この値は１０-6Ａ／ｃｍ2 以上になる。As shown in FIG. 3, in the case of the present invention, the leakage current of the capacitance insulating film is significantly reduced as compared with the case of the conventional technique. The reduction is about three orders of magnitude. For example, when the applied voltage between the lower electrode and the upper electrode is 1.5 V,
The leakage current of the capacitor in the case of the present invention is 10 −9 A / c.
It shows a value of about m 2 . On the other hand, in the case of the conventional technology, this value is 10 −6 A / cm 2 or more.
【００３１】このようにして、本発明のスタック型のキ
ャパシタに使用されると、キャパシタに蓄積される情報
電荷の保持特性が大幅に向上するようになる。そして、
情報電荷の蓄積のための保持時間が増大する。As described above, when used in the stack type capacitor of the present invention, the retention characteristic of the information charge stored in the capacitor is greatly improved. And
The retention time for storing information charges increases.
【００３２】次に、本発明の第２の実施の形態について
図４乃至図６を参照して説明する。ここで、図４はメモ
リセル部にアレイ状に形成されたスタック型のキャパシ
タの平面図であり、簡単化のため下部電極と容量絶縁膜
と上部電極とが示されている。また、図５および図６
は、このようなスタック型のキャパシタの製造工程順の
断面図であり、図４に記すＡ−Ｂでの断面で示されてい
る。Next, a second embodiment of the present invention will be described with reference to FIGS. Here, FIG. 4 is a plan view of a stacked capacitor formed in an array in the memory cell portion, and shows a lower electrode, a capacitor insulating film, and an upper electrode for simplification. 5 and 6
Is a cross-sectional view in the order of the manufacturing process of such a stacked capacitor, and is shown by a cross-section taken along AB in FIG.
【００３３】以下の説明では、第１の実施の形態で説明
したものと同様のものは同一符号で示される。なお、こ
の第２の実施の形態では、下部電極上の表面凹凸がＣＭ
Ｐにより平坦化される場合に、エッチングストッパ膜が
用いられる点に大きな特徴がある。In the following description, components similar to those described in the first embodiment are denoted by the same reference numerals. In the second embodiment, the surface irregularities on the lower electrode are CM
There is a great feature in that an etching stopper film is used when flattening with P.
【００３４】図４に示すように、アレイ状に配列された
複数の下部電極１２ａ，１２ｂの側面および上面上に容
量絶縁膜１３が形成されている。ここで、下部電極１２
ａ，１２ｂの側面および上面には表面凹凸は形成されて
いない。なお、この容量絶縁膜１３は例えばＳＴＯ膜の
ような高誘電率膜で構成される。そして、全体を被覆す
るように上部電極１４が形成されている。As shown in FIG. 4, a capacitive insulating film 13 is formed on the side and upper surfaces of a plurality of lower electrodes 12a and 12b arranged in an array. Here, the lower electrode 12
No surface irregularities are formed on the side surface and the upper surface of a and 12b. The capacitance insulating film 13 is formed of a high dielectric constant film such as an STO film. The upper electrode 14 is formed so as to cover the whole.
【００３５】このようなアレイ状のスタック型のキャパ
シタは次のようにして形成される。すなわち、図５
（ａ）に示すように、第１の実施の形態と同様にして、
導電型がＰ型のシリコン基板１表面の所定の領域に拡散
層２ａおよび２ｂが形成される。そして、全面にシリコ
ン酸化膜が堆積され層間絶縁膜３が形成される。また、
この層間絶縁膜３に開口４ａ，４ｂが形成され、この開
口４ａ，４ｂにリン不純物を含有する多結晶シリコンが
充填され、プラグ５ａ，５ｂが形成される。Such an array-type stacked capacitor is formed as follows. That is, FIG.
As shown in (a), similar to the first embodiment,
Diffusion layers 2a and 2b are formed in predetermined regions on the surface of silicon substrate 1 having a P-type conductivity. Then, a silicon oxide film is deposited on the entire surface, and an interlayer insulating film 3 is formed. Also,
Openings 4a and 4b are formed in interlayer insulating film 3, and openings 4a and 4b are filled with polycrystalline silicon containing a phosphorus impurity to form plugs 5a and 5b.
【００３６】次に、層間絶縁膜３およびプラグ５ａ，５
ｂ表面に被着するチタン薄膜６が形成される。さらに、
このチタン薄膜６上に窒化チタン薄膜７が形成される。Next, the interlayer insulating film 3 and the plugs 5a, 5
The titanium thin film 6 to be deposited on the surface b is formed. further,
On this titanium thin film 6, a titanium nitride thin film 7 is formed.
【００３７】そして、窒化チタン薄膜７上に導電体膜８
が形成される。ここで、導電体膜８は反応性スパッタ法
で堆積される膜厚２００ｎｍ程度のＩｒ０2 膜である。
この反応性スパッタでは、Ａｒ／Ｏ2 の混合ガスが用い
られ、Ｉｒ金属をターゲットにしてスパッタリングがな
される。このようにして形成される導電体膜２は多結晶
構造であり柱状構造のＩｒＯ2 で構成され、その表面に
は１．５ｎｍ程度の表面凹凸９が形成される。次に、公
知のフォトリソグラフィ技術とドライエッチング技術と
で金属マスク１５が形成され、これをエッチングマスク
にして導電体膜８および窒化チタン薄膜７／チタン薄膜
６がＲＩＥで加工され、図５（ｂ）に示すように、多数
の下部電極１２ａ，１２ｂ等が形成される。なお、この
状態では、下部電極１２ａ，１２ｂ上には表面凹凸９が
未だ形成されている。Then, a conductor film 8 is formed on the titanium nitride thin film 7.
Is formed. Here, the conductive film 8 is Ir0 2 film having a thickness of about 200nm is deposited by reactive sputtering.
In this reactive sputtering, a mixed gas of Ar / O 2 is used, and sputtering is performed with an Ir metal as a target. The conductive film 2 thus formed has a polycrystalline structure and is made of IrO 2 having a columnar structure, and a surface irregularity 9 of about 1.5 nm is formed on the surface thereof. Next, a metal mask 15 is formed by a known photolithography technique and a dry etching technique, and the conductive film 8 and the titanium nitride thin film 7 / titanium thin film 6 are processed by RIE using the metal mask 15 as an etching mask. As shown in (), a number of lower electrodes 12a, 12b and the like are formed. In this state, the surface irregularities 9 are still formed on the lower electrodes 12a and 12b.
【００３８】次に、図５（ｃ）に示すように、層間絶縁
膜３あるいは下部電極１２ａ，１２ｂ等を被覆するよう
にストッパ用絶縁膜１６が形成される。ここで、ストッ
パ用絶縁膜１６は、スピン・オン・グラス（ＳＯＧ）で
構成される。Next, as shown in FIG. 5C, a stopper insulating film 16 is formed so as to cover the interlayer insulating film 3 or the lower electrodes 12a and 12b. Here, the stopper insulating film 16 is made of spin-on-glass (SOG).
【００３９】次に、ＣＭＰ法でＳＯＧが選択的に研磨さ
れる。ここで、研磨剤としてはコロイダルシリカの水溶
液が用いられる。このようにして、図６（ａ）に示すよ
うに、下部電極１２ａ，１２ｂ等の間にエッチングスト
ッパ１７が形成されるようになる。Next, the SOG is selectively polished by the CMP method. Here, an aqueous solution of colloidal silica is used as the polishing agent. In this way, as shown in FIG. 6A, the etching stopper 17 is formed between the lower electrodes 12a, 12b and the like.
【００４０】そして、図６（ｂ）に示すように、下部電
極１２ａ，１２ｂ等の表面がＣＭＰ法で研磨される。こ
こで、研磨材としてアルミナ（Ａｌ2 Ｏ3 ）が使用され
る。このようにして、下部電極１２ａ，１２ｂ表面の表
面凹凸９は完全に除去され、平坦化表面１０が形成され
るようになる。Then, as shown in FIG. 6B, the surfaces of the lower electrodes 12a and 12b are polished by the CMP method. Here, alumina (Al 2 O 3 ) is used as an abrasive. In this way, the surface irregularities 9 on the surfaces of the lower electrodes 12a and 12b are completely removed, and the flattened surface 10 is formed.
【００４１】そして、エッチングストッパ１７が選択的
に除去される。そして、全面に容量絶縁膜１３が堆積さ
れる。ここで、容量絶縁膜１３は例えばＳＴＯ膜で構成
される。さらに、全面を被覆するように上部電極１４が
形成される。このようにして、図６（ｃ）に示すよう
に、ＩｒＯ2 で構成される下部電極１２ａ，１２ｂ等を
有するスタック型のキャパシタのアレイが形成される。Then, the etching stopper 17 is selectively removed. Then, the capacitance insulating film 13 is deposited on the entire surface. Here, the capacitance insulating film 13 is composed of, for example, an STO film. Further, upper electrode 14 is formed so as to cover the entire surface. In this way, as shown in FIG. 6C, a stack type capacitor array having the lower electrodes 12a, 12b and the like made of IrO 2 is formed.
【００４２】以上のようにして、図６（ｃ）に示すよう
に、導電型がＰ型のシリコン基板１表面の所定の領域に
導電型がＮ型の多数の拡散層２ａ，２ｂ等が形成され、
シリコン基板１上の層間絶縁膜３の一部が開口されプラ
グ５ａ，５ｂ等が形成される。ここで、プラグ５ａ，５
ｂ等はリンあるいはヒ素不純物を含有する多結晶シリコ
ンで形成される。あるいは、これらのプラグはタングス
テン、窒化チタン等の金属で形成されてもよい。これら
のプラグにより、下部電極１２ａと拡散層２ａ、下部電
極１２ｂと拡散層２ｂがそれぞれ電気接続されるように
なる。そして、層間絶縁膜３と下部電極１２ａ，１２ｂ
等との間に接着材として窒化チタン薄膜７／チタン薄膜
６の積層膜が形成されている。As described above, as shown in FIG. 6C, a large number of N-type diffusion layers 2a, 2b, etc. are formed in a predetermined region on the surface of the P-type silicon substrate 1 as shown in FIG. And
Portions of the interlayer insulating film 3 on the silicon substrate 1 are opened to form plugs 5a, 5b and the like. Here, the plugs 5a, 5
b and the like are formed of polycrystalline silicon containing phosphorus or arsenic impurities. Alternatively, these plugs may be formed of a metal such as tungsten or titanium nitride. These plugs electrically connect the lower electrode 12a to the diffusion layer 2a and the lower electrode 12b to the diffusion layer 2b. Then, the interlayer insulating film 3 and the lower electrodes 12a, 12b
A laminated film of titanium nitride thin film 7 / titanium thin film 6 is formed as an adhesive between them.
【００４３】この第２の実施の形態では、平坦化後の下
部電極１２ａ，１２ｂ膜厚のウェーハ面内均一性が第１
の実施の形態の場合より優れるようになる。第１の実施
の形態の場合には、８インチΦのウェーハ基板で下部電
極の膜厚のバラツキが１０％程度になるのに対して、こ
の場合には、５％以下になる。In the second embodiment, the uniformity of the thickness of the lower electrodes 12a and 12b in the wafer surface after the planarization is the first.
Is superior to that of the embodiment. In the case of the first embodiment, the variation in the thickness of the lower electrode is about 10% in the case of an 8-inch Φ wafer substrate, whereas in this case it is 5% or less.
【００４４】また、第１の実施の形態と同様に、第２の
実施の形態でも下部電極およびスタック型のキャパシタ
が形成されると、キャパシタに蓄積される情報電荷の保
持特性が向上する。As in the first embodiment, when the lower electrode and the stacked capacitor are formed in the second embodiment, the retention characteristics of information charges stored in the capacitor are improved.
【００４５】以上の本発明の実施の形態では、スタック
型のキャパシタの容量絶縁膜としてＳＴＯ膜、ＢＳＴ膜
あるいはＰＺＴ膜などの高誘電率膜が非常に簡単に適用
できるようになる。In the above embodiment of the present invention, a high dielectric constant film such as an STO film, a BST film or a PZT film can be applied very easily as a capacitive insulating film of a stacked capacitor.
【００４６】以上の実施の形態では、スタック型のキャ
パシタの下部電極がＲｕ０2 膜あるいはＩｒ０2 膜で構
成される場合について説明されている。本発明はこのよ
うな材料に限定されるものでなく、多結晶構造を有する
導電体膜であれば適用できるものである。例えば、ルテ
ニウム（Ｒｕ）膜の単層膜、Ｒｕ０2 膜／Ｒｕ膜（Ｒｕ
膜上にＲｕ０2 膜を堆積した積層膜）、Ｉｒ膜の単層
膜、ＩｒＯ2 膜／Ｉｒ膜でも本発明の効果が生じる。さ
らには、下部電極がオスミウム（Ｏｓ）もしくはその酸
化物あるいはレニウム（Ｒｅ）、白金（Ｐｔ）、パラジ
ウム（Ｐｄ）、ロジウム（Ｒｈ）で形成されても同様の
効果が生じる。In the above embodiment, the case where the lower electrode of the stack type capacitor is formed of the RuO 2 film or the IrO 2 film has been described. The present invention is not limited to such materials, but can be applied to any conductive film having a polycrystalline structure. For example, a ruthenium (Ru) single-layer film, a RuO 2 film / Ru film (Ru film)
The effect of the present invention can be obtained also with a laminated film in which a RuO 2 film is deposited on a film), a single-layer film of an Ir film, and an IrO 2 film / Ir film. Further, the same effect is obtained even if the lower electrode is formed of osmium (Os) or its oxide, rhenium (Re), platinum (Pt), palladium (Pd), or rhodium (Rh).
【００４７】また、本発明の実施の形態では、ストッパ
用絶縁膜１６として、ＳＯＧが使用される場合について
説明された。このＳＯＧの代わりにＣＶＤ法で堆積され
るシリコン窒化膜でも本発明の効果は生じるものであ
る。In the embodiment of the present invention, the case where SOG is used as the stopper insulating film 16 has been described. The effect of the present invention can be obtained by a silicon nitride film deposited by a CVD method instead of the SOG.
【００４８】なお、以上の実施の形態では、スタック型
のキャパシタの下部電極の場合について説明されている
が、本発明の方法はこれ以外の電極の構造、例えば配線
等の電極の形成にも充分に適用できることに言及してお
く。In the above embodiment, the case of the lower electrode of the stack type capacitor is described, but the method of the present invention is sufficient for the formation of other electrode structures, for example, electrodes such as wiring. It should be noted that it can be applied to
【００４９】[0049]
【発明の効果】以上に説明したように、本発明の半導体
装置では、半導体基板上に下部電極、高誘電率膜および
上部電極を順次積層して形成したキャパシタを有し、下
部電極の表面の凹凸が除去されて平坦化される。As described above, the semiconductor device of the present invention has a capacitor formed by sequentially laminating a lower electrode, a high dielectric constant film and an upper electrode on a semiconductor substrate. The unevenness is removed and the surface is flattened.
【００５０】このようなキャパシタの製造方法では、半
導体基板上の絶縁膜表面に接着材が形成されこの接着材
上に導電体膜が堆積される。そして、上記の導電体膜の
表面の凹凸はＣＭＰで研磨され平坦表面が形成される。
この平坦化された導電体膜が下部電極に加工され高誘電
率膜と上部電極とが積層される。In such a method of manufacturing a capacitor, an adhesive is formed on the surface of an insulating film on a semiconductor substrate, and a conductor film is deposited on the adhesive. Then, the unevenness on the surface of the conductor film is polished by CMP to form a flat surface.
The flattened conductor film is processed into a lower electrode, and a high dielectric constant film and an upper electrode are laminated.
【００５１】あるいは、半導体基板上の絶縁膜表面に接
着材が形成され、この接着材上に表面に凹凸のある導電
体膜が堆積される。そして、初めに、この導電体膜が所
定パターンに加工され複数の下部電極が形成される。そ
れから、この複数の下部電極間にエッチングストッパ用
の絶縁膜が埋め込まれ、上記の絶縁膜をエッチングスト
ッパとするＣＭＰで下部電極の表面の凹凸が研磨され除
去される。Alternatively, an adhesive is formed on the surface of the insulating film on the semiconductor substrate, and a conductive film having irregularities on the surface is deposited on the adhesive. Then, first, the conductor film is processed into a predetermined pattern to form a plurality of lower electrodes. Then, an insulating film for an etching stopper is buried between the plurality of lower electrodes, and the unevenness on the surface of the lower electrode is polished and removed by CMP using the insulating film as an etching stopper.
【００５２】このように平坦化した下部電極がスタック
型のキャパシタに使用されると、キャパシタに蓄積され
る情報電荷の保持特性が非常に向上する。そして、情報
電荷の蓄積のための保持時間が増大するようになる。When the flattened lower electrode is used for a stacked capacitor, the retention characteristic of information charges stored in the capacitor is greatly improved. Then, the holding time for storing the information charges is increased.
【００５３】また、ＣＭＰ工程時に生じるせん断応力で
上記導電体膜が剥がれることは皆無になる。さらに、Ｃ
ＭＰによる研磨後の下部電極のウェーハ面内均一性が非
常に向上する。Further, the conductive film is not peeled off by the shear stress generated in the CMP step. Further, C
The uniformity of the lower electrode in the wafer surface after polishing by MP is greatly improved.
【００５４】このようにして、高誘電率膜をキャパシタ
の容量絶縁膜とした、信頼性の高いスタック型のキャパ
シタが可能になり、半導体装置の超高集積化および高密
度化が大幅に促進される。As described above, a highly reliable stacked capacitor using a high dielectric constant film as a capacitor insulating film of a capacitor can be realized, and ultra-high integration and high density of a semiconductor device can be greatly promoted. You.
【図１】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。FIG. 1 is a sectional view illustrating a first embodiment of the present invention in the order of manufacturing steps.
【図２】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。FIGS. 2A and 2B are cross-sectional views illustrating a first embodiment of the present invention in the order of manufacturing steps.
【図３】本発明の効果を説明するためのグラフである。FIG. 3 is a graph for explaining the effect of the present invention.
【図４】本発明の第２の実施の形態を説明するためのキ
ャパシタの平面図である。FIG. 4 is a plan view of a capacitor for explaining a second embodiment of the present invention.
【図５】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。FIG. 5 is a sectional view illustrating a second embodiment of the present invention in the order of manufacturing steps.
【図６】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。FIG. 6 is a sectional view illustrating a second embodiment of the present invention in the order of manufacturing steps.
【図７】従来の技術で形成した模式的キャパシタの平面
図と断面図である。FIG. 7 is a plan view and a cross-sectional view of a schematic capacitor formed by a conventional technique.
１，１０１ シリコン基板 ２，２ａ，２ｂ，１０２ 拡散層 ３，１０３ 層間絶縁膜 ４，４ａ，４ｂ 開口 ５，５ａ，５ｂ，１０４ プラグ ６ チタン薄膜 ７ 窒化チタン薄膜 ８ 導電体膜 ９，１０７ 表面凹凸 １０ 平坦化表面 １１ エッチングマスク １２，１２ａ，１２ｂ，１０５ 下部電極 １３，１０６ 容量絶縁膜 １４，１０９ 上部電極 １５ 金属マスク １６ ストッパ用絶縁膜 １７ エッチングストッパ １０８ 電極側面 DESCRIPTION OF SYMBOLS 1,101 Silicon substrate 2,2a, 2b, 102 Diffusion layer 3,103 Interlayer insulating film 4,4a, 4b Opening 5,5a, 5b, 104 Plug 6 Titanium thin film 7 Titanium nitride thin film 8 Conductor film 9,107 Surface unevenness Reference Signs List 10 Planarized surface 11 Etching mask 12, 12a, 12b, 105 Lower electrode 13, 106 Capacitive insulating film 14, 109 Upper electrode 15 Metal mask 16 Stopper insulating film 17 Etching stopper 108 Electrode side surface
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ６５１ 29/40 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/822 H01L 27/10 651 29/40
Claims (9)
よび上部電極を順次積層して形成したキャパシタを有
し、前記下部電極の表面の凹凸が除去されて平坦化され
ていることを特徴とする半導体装置。A capacitor formed by sequentially stacking a lower electrode, a high dielectric constant film and an upper electrode on a semiconductor substrate, wherein the surface of the lower electrode is planarized by removing irregularities. Semiconductor device.
る導電体膜で構成されていることを特徴とする請求項１
記載の半導体装置。2. The method according to claim 1, wherein the lower electrode is formed of a conductive film having a columnar polycrystalline structure.
13. The semiconductor device according to claim 1.
ニウムの単層膜もしくは積層膜あるいはイリジウム、酸
化イリジウムの単層膜もしくは積層膜であることを特徴
とする請求項２記載の半導体装置。3. The semiconductor device according to claim 2, wherein said conductor film is a single-layer film or a laminated film of ruthenium dioxide or ruthenium, or a single-layer film or a laminated film of iridium or iridium oxide.
酸化物、レニウム、白金あるいはロジウムであることを
特徴とする請求項２記載の半導体装置。4. The semiconductor device according to claim 2, wherein said conductor film is made of osmium or an oxide thereof, rhenium, platinum, or rhodium.
成し前記接着材上に導電体膜を形成する工程と、前記導
電体膜の表面の凹凸を化学機械研磨で研磨し平坦にする
工程と、前記平坦化した導電体膜を下部電極に加工し前
記下部電極上に高誘電率膜と上部電極とを積層する工程
と、を含むことを特徴とする半導体装置の製造方法。5. A step of forming an adhesive on a surface of an insulating film on a semiconductor substrate and forming a conductor film on the adhesive, and polishing and flattening irregularities on the surface of the conductor film by chemical mechanical polishing. And a step of processing the flattened conductor film into a lower electrode and laminating a high dielectric constant film and an upper electrode on the lower electrode.
成し前記接着材上に導電体膜を形成する工程と、前記導
電体膜を所定パターンに加工し複数の下部電極を形成す
る工程と、前記複数の下部電極間にエッチングストッパ
用の絶縁膜を充填し前記下部電極の表面の凹凸を化学機
械研磨で研磨し平坦にする工程と、前記平坦化した下部
電極上に高誘電率膜と上部電極とを積層する工程と、を
含むことを特徴とする半導体装置の製造方法。6. A step of forming an adhesive on the surface of an insulating film on a semiconductor substrate and forming a conductor film on the adhesive, and a step of processing the conductor film into a predetermined pattern to form a plurality of lower electrodes. Filling an insulating film for an etching stopper between the plurality of lower electrodes and polishing and flattening irregularities on the surface of the lower electrode by chemical mechanical polishing, and a high dielectric constant film on the flattened lower electrode. And a step of laminating an upper electrode.
ピン・オン・ガラス（ＳＯＧ）で構成されていることを
特徴とする請求項６記載の半導体装置の製造方法。7. The method according to claim 6, wherein the insulating film for the etching stopper is made of spin-on-glass (SOG).
前記導電体膜が二酸化ルテニウム、ルテニウムの単層膜
もしくは積層膜あるいはイリジウム、酸化イリジウムの
単層膜もしくは積層膜であることを特徴とする請求項
５，請求項６または請求項７記載の半導体装置の製造方
法。8. The bonding material is a metal containing titanium,
8. The semiconductor device according to claim 5, wherein the conductor film is a single-layer film or a laminated film of ruthenium dioxide or ruthenium, or a single-layer film or a laminated film of iridium or iridium oxide. Manufacturing method.
ａ，Ｓｒ）ＴｉＯ3膜あるいはＰｂ（Ｚｒ，Ｔｉ）Ｏ3
膜で構成されていることを特徴とする請求項５から請求
項８のうち１つの請求項に記載の半導体装置の製造方
法。9. The method according to claim 1, wherein the high dielectric constant film is an SrTiO 3 film,
a, Sr) TiO 3 film or Pb (Zr, Ti) O 3
9. The method for manufacturing a semiconductor device according to claim 5, wherein the semiconductor device is formed of a film.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
| JPH11111947A true JPH11111947A (en) | 1999-04-23 |
| JP3082722B2 JP3082722B2 (en) | 2000-08-28 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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