JPH11111873A - Ｂｉ−ＣＭＯＳ集積回路装置及びその製造方法 - Google Patents
Ｂｉ−ＣＭＯＳ集積回路装置及びその製造方法Info
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- JPH11111873A JPH11111873A JP9275670A JP27567097A JPH11111873A JP H11111873 A JPH11111873 A JP H11111873A JP 9275670 A JP9275670 A JP 9275670A JP 27567097 A JP27567097 A JP 27567097A JP H11111873 A JPH11111873 A JP H11111873A
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】
【課題】 Ｂｉ−ＣＭＯＳ集積回路装置のゲート絶縁膜
の信頼性を確保する。 【解決手段】 ＭＯＳトランジスタは、下層１１０ａと
上層１１７の２層の導体膜からなるゲート電極を有し、
バイポーラトランジスタは、ベース引出電極１１２と、
エミッタ電極引出開口及びエミッタ層１２１と、ゲート
電極の上層１１７の導体膜と同一の導体膜により形成さ
れたエミッタ電極１１８ａとを備えている。また、バイ
ポーラトランジスタのエミッタ電極１１８ａが側壁１１
５ａによりベース引出電極１１２に対し自己整合的に形
成するので、コレクタベース接合容量等を低減し高周波
特性向上が可能となる。また、エミッタ電極１１８ａと
同一の工程の導体膜で形成された上層１１７との積層で
ゲート電極を構成し、下層１１０ａはゲート絶縁膜１０
９と連続して導体膜を成長させるので、ゲート電極形成
前にリソグラフィ工程を通らず、ゲート絶縁膜１０９の
信頼性が向上する。
の信頼性を確保する。 【解決手段】 ＭＯＳトランジスタは、下層１１０ａと
上層１１７の２層の導体膜からなるゲート電極を有し、
バイポーラトランジスタは、ベース引出電極１１２と、
エミッタ電極引出開口及びエミッタ層１２１と、ゲート
電極の上層１１７の導体膜と同一の導体膜により形成さ
れたエミッタ電極１１８ａとを備えている。また、バイ
ポーラトランジスタのエミッタ電極１１８ａが側壁１１
５ａによりベース引出電極１１２に対し自己整合的に形
成するので、コレクタベース接合容量等を低減し高周波
特性向上が可能となる。また、エミッタ電極１１８ａと
同一の工程の導体膜で形成された上層１１７との積層で
ゲート電極を構成し、下層１１０ａはゲート絶縁膜１０
９と連続して導体膜を成長させるので、ゲート電極形成
前にリソグラフィ工程を通らず、ゲート絶縁膜１０９の
信頼性が向上する。
Description
【０００１】
【発明の属する技術分野】この発明は、自己整合型の超
高速動作が可能なバイポーラトランジスタとＣＭＯＳト
ランジスタが同一の半導体基板上に混載されたＢｉ−Ｃ
ＭＯＳ集積回路装置及びその製造方法に関するものであ
る。
高速動作が可能なバイポーラトランジスタとＣＭＯＳト
ランジスタが同一の半導体基板上に混載されたＢｉ−Ｃ
ＭＯＳ集積回路装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、携帯電話等の移動体通信機器の著
しい進歩に伴い、半導体集積回路において高周波回路と
高集積のロジック回路とを集積化することが必要となっ
てきている。したがって、高速ＥＣＬ回路や高周波のア
ナログ回路に適した自己整合型の超高速バイポーラトラ
ンジスタと、高集積かつ低消費電力のＣＭＯＳトランジ
スタとを同一半導体基板上に集積する技術が強く要望さ
れている。
しい進歩に伴い、半導体集積回路において高周波回路と
高集積のロジック回路とを集積化することが必要となっ
てきている。したがって、高速ＥＣＬ回路や高周波のア
ナログ回路に適した自己整合型の超高速バイポーラトラ
ンジスタと、高集積かつ低消費電力のＣＭＯＳトランジ
スタとを同一半導体基板上に集積する技術が強く要望さ
れている。
【０００３】以下、エミッタ電極引出部がベース引出電
極に対し自己整合的に形成される２層多結晶シリコン自
己整合型バイポーラトランジスタとＣＭＯＳトランジス
タとを同一半導体基板上に集積した、特開昭６３−２８
１４５６号にも示されている従来の技術を、図面を参照
しながら説明する。図５〜図８は従来技術によるＢｉ−
ＣＭＯＳ集積回路装置の製造方法を示す工程順断面図で
ある。図５において、３０１はシリコンからなるＰ型半
導体基板、３０２はＰ型半導体基板３０１の上部に形成
されたＮ型埋込コレクタ層、３０３はＰ型半導体基板３
０１の全面に成長されたＮ型エピタキシャル層（図示せ
ず）の上部に形成されたＮ型コレクタ層、３０４はＮ型
エピタキシャル層の上部に形成されたバイポーラトラン
ジスタ用のＰ型素子分離層、３０５はＮ型エピタキシャ
ル層の上部に形成されたＮｃｈＭＯＳトランジスタ用の
Ｐ型ウエル層、３０６ａ〜３０６ｄはＮ型エピタキシャ
ル層の表面に形成されたシリコン酸化膜素子分離用ＬＯ
ＣＯＳ膜である。
極に対し自己整合的に形成される２層多結晶シリコン自
己整合型バイポーラトランジスタとＣＭＯＳトランジス
タとを同一半導体基板上に集積した、特開昭６３−２８
１４５６号にも示されている従来の技術を、図面を参照
しながら説明する。図５〜図８は従来技術によるＢｉ−
ＣＭＯＳ集積回路装置の製造方法を示す工程順断面図で
ある。図５において、３０１はシリコンからなるＰ型半
導体基板、３０２はＰ型半導体基板３０１の上部に形成
されたＮ型埋込コレクタ層、３０３はＰ型半導体基板３
０１の全面に成長されたＮ型エピタキシャル層（図示せ
ず）の上部に形成されたＮ型コレクタ層、３０４はＮ型
エピタキシャル層の上部に形成されたバイポーラトラン
ジスタ用のＰ型素子分離層、３０５はＮ型エピタキシャ
ル層の上部に形成されたＮｃｈＭＯＳトランジスタ用の
Ｐ型ウエル層、３０６ａ〜３０６ｄはＮ型エピタキシャ
ル層の表面に形成されたシリコン酸化膜素子分離用ＬＯ
ＣＯＳ膜である。
【０００４】以下に示す従来技術によるＢｉ−ＣＭＯＳ
集積回路装置の製造方法は、Ｐ型半導体基板３０１上
に、ＮＰＮバイポーラトランジスタとＮｃｈＭＯＳトラ
ンジスタを集積するための製造方法である。まず、Ｐ型
半導体基板３０１の表面にフォトリソグラフィ技術によ
りレジストの所定の領域に窓を開ける。このレジストパ
ターンをマスクとして砒素をイオン注入した後、レジス
トを除去する。次に１１００℃程度の熱処理により、Ｎ
ＰＮバイポーラトランジスタのＮ型埋込コレクタ層３０
２を形成する。
集積回路装置の製造方法は、Ｐ型半導体基板３０１上
に、ＮＰＮバイポーラトランジスタとＮｃｈＭＯＳトラ
ンジスタを集積するための製造方法である。まず、Ｐ型
半導体基板３０１の表面にフォトリソグラフィ技術によ
りレジストの所定の領域に窓を開ける。このレジストパ
ターンをマスクとして砒素をイオン注入した後、レジス
トを除去する。次に１１００℃程度の熱処理により、Ｎ
ＰＮバイポーラトランジスタのＮ型埋込コレクタ層３０
２を形成する。
【０００５】次に、Ｐ型半導体基板３０１の表面にＮ型
エピタキシャル層（図示せず）を成長した後、表面にフ
ォトリソグラフィ技術によりレジストの所定の領域に窓
を開ける。このレジストパターンをマスクとしてＮ型コ
レクタ層３０３を形成するためにリンをイオン注入した
後、レジストを除去する。次にＮ型エピタキシャル層表
面にフォトリソグラフィ技術によりレジストの所定の領
域に窓を開け、このレジストパターンをマスクとしてＰ
型素子分離層３０４とＰ型ウエル層３０５を形成するた
めにホウ素をイオン注入した後、レジストを除去する。
１１００℃程度の熱処理により、ＮＰＮバイポーラトラ
ンジスタのＮ型コレクタ層３０３、Ｐ型素子分離層３０
４、ＮｃｈＭＯＳトランジスタ用のＰ型ウエル層３０５
が形成される。
エピタキシャル層（図示せず）を成長した後、表面にフ
ォトリソグラフィ技術によりレジストの所定の領域に窓
を開ける。このレジストパターンをマスクとしてＮ型コ
レクタ層３０３を形成するためにリンをイオン注入した
後、レジストを除去する。次にＮ型エピタキシャル層表
面にフォトリソグラフィ技術によりレジストの所定の領
域に窓を開け、このレジストパターンをマスクとしてＰ
型素子分離層３０４とＰ型ウエル層３０５を形成するた
めにホウ素をイオン注入した後、レジストを除去する。
１１００℃程度の熱処理により、ＮＰＮバイポーラトラ
ンジスタのＮ型コレクタ層３０３、Ｐ型素子分離層３０
４、ＮｃｈＭＯＳトランジスタ用のＰ型ウエル層３０５
が形成される。
【０００６】次に、Ｎ型エピタキシャル層（図示せず）
表面に保護酸化膜とシリコン窒化膜（図示せず）を順次
成長した後、表面にフォトリソグラフィ技術によりレジ
ストの所定の領域に窓を開ける。このレジストパターン
をマスクとしてシリコン窒化膜をエッチング除去した
後、レジストを除去する。次にこのシリコン窒化膜のパ
ターンをマスクに１０００℃程度で酸化し、素子分離Ｌ
ＯＣＯＳ膜３０６ａ〜３０６ｄを形成した後、シリコン
窒化膜と保護酸化膜を除去する。こうして図５に示され
る断面構造となる。
表面に保護酸化膜とシリコン窒化膜（図示せず）を順次
成長した後、表面にフォトリソグラフィ技術によりレジ
ストの所定の領域に窓を開ける。このレジストパターン
をマスクとしてシリコン窒化膜をエッチング除去した
後、レジストを除去する。次にこのシリコン窒化膜のパ
ターンをマスクに１０００℃程度で酸化し、素子分離Ｌ
ＯＣＯＳ膜３０６ａ〜３０６ｄを形成した後、シリコン
窒化膜と保護酸化膜を除去する。こうして図５に示され
る断面構造となる。
【０００７】次に、図６において、図５に新たに追加さ
れた符号を説明した後、従来技術による製造方法を説明
する。３０７はＮ型エピタキシャル層（図示せず）表面
に形成されたゲート酸化膜、３０８ａはバイポーラトラ
ンジスタ形成領域、３０８ｂはＭＯＳトランジスタ形成
領域、３０９は多結晶シリコン膜からなるＮＰＮトラン
ジスタのベース引出電極、３１０は多結晶シリコン膜か
らなるＮｃｈＭＯＳトランジスタのゲート電極、３１１
はＮＰＮトランジスタのベース引出電極上絶縁膜、３１
２はＮｃｈＭＯＳトランジスタのゲート電極上絶縁膜、
３１３ａはＮＰＮトランジスタの真性ベース層、３１３
ｂはＮｃｈＭＯＳトランジスタのＬＤＤ層である。
れた符号を説明した後、従来技術による製造方法を説明
する。３０７はＮ型エピタキシャル層（図示せず）表面
に形成されたゲート酸化膜、３０８ａはバイポーラトラ
ンジスタ形成領域、３０８ｂはＭＯＳトランジスタ形成
領域、３０９は多結晶シリコン膜からなるＮＰＮトラン
ジスタのベース引出電極、３１０は多結晶シリコン膜か
らなるＮｃｈＭＯＳトランジスタのゲート電極、３１１
はＮＰＮトランジスタのベース引出電極上絶縁膜、３１
２はＮｃｈＭＯＳトランジスタのゲート電極上絶縁膜、
３１３ａはＮＰＮトランジスタの真性ベース層、３１３
ｂはＮｃｈＭＯＳトランジスタのＬＤＤ層である。
【０００８】まず、Ｎ型エピタキシャル層（図示せず）
表面を９００℃程度で酸化し、ゲート酸化膜３０７を形
成した後、フォトリソグラフィ技術によりレジストのバ
イポーラトランジスタ形成領域３０８ａの部分に窓を開
け、このレジストパターンをマスクとしてバイポーラト
ランジスタ形成領域３０８ａのゲート酸化膜をエッチン
グ除去し、この後、レジストを除去する。
表面を９００℃程度で酸化し、ゲート酸化膜３０７を形
成した後、フォトリソグラフィ技術によりレジストのバ
イポーラトランジスタ形成領域３０８ａの部分に窓を開
け、このレジストパターンをマスクとしてバイポーラト
ランジスタ形成領域３０８ａのゲート酸化膜をエッチン
グ除去し、この後、レジストを除去する。
【０００９】次に全面に多結晶シリコン膜を成長した
後、フォトリソグラフィ技術によりレジストのバイポー
ラトランジスタ形成領域３０８ａに窓を開け、このレジ
ストパターンをマスクとしてホウ素をイオン注入し、Ｐ
型の不純物を導入する。次にレジストを除去した後、フ
ォトリソグラフィ技術によりレジストのＭＯＳトランジ
スタ形成領域３０８ｂに窓を開け、このレジストパター
ンをマスクとしてリンをイオン注入し、Ｎ型の不純物を
導入する。次にレジストを除去した後、全面に絶縁膜を
成長し、フォトリソグラフィ技術によりレジストの所定
の領域に窓を開け、このレジストパターンをマスクとし
て、絶縁膜および多結晶シリコン膜をエッチングし、ベ
ース引出電極３０９及びベース引出電極上絶縁膜３１
１、ゲート電極３１０及びゲート電極上絶縁膜３１２を
形成する。この後、レジストを除去する。
後、フォトリソグラフィ技術によりレジストのバイポー
ラトランジスタ形成領域３０８ａに窓を開け、このレジ
ストパターンをマスクとしてホウ素をイオン注入し、Ｐ
型の不純物を導入する。次にレジストを除去した後、フ
ォトリソグラフィ技術によりレジストのＭＯＳトランジ
スタ形成領域３０８ｂに窓を開け、このレジストパター
ンをマスクとしてリンをイオン注入し、Ｎ型の不純物を
導入する。次にレジストを除去した後、全面に絶縁膜を
成長し、フォトリソグラフィ技術によりレジストの所定
の領域に窓を開け、このレジストパターンをマスクとし
て、絶縁膜および多結晶シリコン膜をエッチングし、ベ
ース引出電極３０９及びベース引出電極上絶縁膜３１
１、ゲート電極３１０及びゲート電極上絶縁膜３１２を
形成する。この後、レジストを除去する。
【００１０】次に、フォトリソグラフィ技術により所定
のパターンを開口したレジスト及びベース引出電極上絶
縁膜３１１をマスクにホウ素をイオン注入して真性ベー
ス層３１３ａを形成した後、レジストを除去する。次
に、フォトリソグラフィ技術により所定のパターンを開
口したレジスト及びゲート電極上絶縁膜３１２をマスク
としてリンをイオン注入し、ＬＤＤ層３１３ｂを形成し
た後、レジストを除去する。
のパターンを開口したレジスト及びベース引出電極上絶
縁膜３１１をマスクにホウ素をイオン注入して真性ベー
ス層３１３ａを形成した後、レジストを除去する。次
に、フォトリソグラフィ技術により所定のパターンを開
口したレジスト及びゲート電極上絶縁膜３１２をマスク
としてリンをイオン注入し、ＬＤＤ層３１３ｂを形成し
た後、レジストを除去する。
【００１１】次に、図７において、図６に新たに追加さ
れた符号を説明した後、製造方法を説明する。３１４ａ
はベース引出電極３０９のエミッタ形成領域上の側壁、
３１４ｂはベース引出電極３０９のエミッタ形成領域上
とは反対側の側壁、３１４ｃはゲート電極３１０の側
壁、３１５はベース引出電極３０９のエミッタ形成領域
上の側壁３１４ａで囲まれたエミッタ電極引出開口であ
る。全面に絶縁膜を成長した後の異方性エッチングによ
り、ベース引出電極３０９の側面に側壁３１４ａ、３１
４ｂと、ゲート電極３１０の側面に側壁３１４ｃを形成
する。
れた符号を説明した後、製造方法を説明する。３１４ａ
はベース引出電極３０９のエミッタ形成領域上の側壁、
３１４ｂはベース引出電極３０９のエミッタ形成領域上
とは反対側の側壁、３１４ｃはゲート電極３１０の側
壁、３１５はベース引出電極３０９のエミッタ形成領域
上の側壁３１４ａで囲まれたエミッタ電極引出開口であ
る。全面に絶縁膜を成長した後の異方性エッチングによ
り、ベース引出電極３０９の側面に側壁３１４ａ、３１
４ｂと、ゲート電極３１０の側面に側壁３１４ｃを形成
する。
【００１２】次に、図８において、図７に新たに追加さ
れた符号を説明した後、従来技術による製造方法を説明
する。３１６はＮＰＮトランジスタの多結晶シリコン膜
からなるエミッタ電極、３１７は同じくコレクタ電極、
３１８はエミッタ層、３１９はコレクタコンタクト層、
３２０は外部ベース層、３２１はＮｃｈＭＯＳトランジ
スタのソースドレイン層である。
れた符号を説明した後、従来技術による製造方法を説明
する。３１６はＮＰＮトランジスタの多結晶シリコン膜
からなるエミッタ電極、３１７は同じくコレクタ電極、
３１８はエミッタ層、３１９はコレクタコンタクト層、
３２０は外部ベース層、３２１はＮｃｈＭＯＳトランジ
スタのソースドレイン層である。
【００１３】まず、全面に多結晶シリコン膜を成長し、
砒素をイオン注入により導入する。次に、フォトリソグ
ラフィにより所定のパターンを形成したレジストをマス
クに多結晶シリコン膜をエッチングし、エミッタ電極３
１６、コレクタ電極３１７を形成した後、レジストを除
去する。次に、９００℃程度の熱処理により、エミッタ
電極３１６およびコレクタ電極３１７中の砒素不純物
と、ベース引出電極３０９中のホウ素不純物を基板に導
入し、エミッタ層３１８、コレクタコンタクト層３１
９、外部ベース層３２０を形成する。
砒素をイオン注入により導入する。次に、フォトリソグ
ラフィにより所定のパターンを形成したレジストをマス
クに多結晶シリコン膜をエッチングし、エミッタ電極３
１６、コレクタ電極３１７を形成した後、レジストを除
去する。次に、９００℃程度の熱処理により、エミッタ
電極３１６およびコレクタ電極３１７中の砒素不純物
と、ベース引出電極３０９中のホウ素不純物を基板に導
入し、エミッタ層３１８、コレクタコンタクト層３１
９、外部ベース層３２０を形成する。
【００１４】次に、フォトリソグラフィにより所定のパ
ターンを形成したレジスト及びゲート電極上絶縁膜３１
２、ゲート電極側面の側壁３１４ｃをマスクに、砒素を
イオン注入し、ソースドレイン層３２１を形成した後、
レジストを除去する。以上の構成により、ＮＰＮトラン
ジスタのベース引出電極３０９、側壁３１４ａとＭＯＳ
トランジスタのゲート電極３１０、側壁３１４ｃが同時
に形成され、エミッタ電極開口３１５及びエミッタ層３
１８がベース引出電極３０９に対し、ソースドレイン層
３２１がゲート電極３１０及びＬＤＤ層３１３ｂに対
し、自己整合的に形成されている。ＭＯＳトランジスタ
では素子特性を劣化させるホットキャリア耐性を向上さ
せるＬＤＤ構造を実現し、バイポーラトランジスタでは
寄生素子成分であるベースコレクタ間容量やエミッタベ
ース間接合容量と共にベース抵抗を低減し、高周波特性
の大幅な向上を実現している。
ターンを形成したレジスト及びゲート電極上絶縁膜３１
２、ゲート電極側面の側壁３１４ｃをマスクに、砒素を
イオン注入し、ソースドレイン層３２１を形成した後、
レジストを除去する。以上の構成により、ＮＰＮトラン
ジスタのベース引出電極３０９、側壁３１４ａとＭＯＳ
トランジスタのゲート電極３１０、側壁３１４ｃが同時
に形成され、エミッタ電極開口３１５及びエミッタ層３
１８がベース引出電極３０９に対し、ソースドレイン層
３２１がゲート電極３１０及びＬＤＤ層３１３ｂに対
し、自己整合的に形成されている。ＭＯＳトランジスタ
では素子特性を劣化させるホットキャリア耐性を向上さ
せるＬＤＤ構造を実現し、バイポーラトランジスタでは
寄生素子成分であるベースコレクタ間容量やエミッタベ
ース間接合容量と共にベース抵抗を低減し、高周波特性
の大幅な向上を実現している。
【００１５】
【発明が解決しようとする課題】ＣＭＯＳ集積回路の微
細化、高性能化の要請からゲート酸化膜の薄膜化の必要
性はさらに高まり、５ｎｍを切るゲート酸化膜が実用化
されている。ところが、従来技術によるＢｉ−ＣＭＯＳ
集積回路装置及びその製造方法では、バイポーラトラン
ジスタのベース電極３０９とＭＯＳトランジスタのゲー
ト電極３１０を同一の多結晶シリコン膜で形成すること
を目的として、ゲート酸化膜３０７を形成した後にバイ
ポーラトランジスタ形成領域３０８ａのゲート酸化膜を
除去するため、リソグラフィ等の工程を経てゲート電極
３１０となる多結晶シリコン膜を成長している。すなわ
ち、この工程においては、ゲート酸化膜３０７上に直接
レジストが接触して形成される。したがって、特にゲー
ト酸化膜３０７が５ｎｍ程度以下に薄膜化された場合、
レジスト膜からの汚染やレジスト除去時のゲート酸化膜
３０７へのダメージ等により、ゲート酸化膜３０７の耐
圧劣化等信頼性上の問題が生じる。ゲート酸化膜３０７
に印加される電圧が３Ｖ程度の場合においても、耐圧低
下やリーク電流増加等の経時劣化を生じ、トランジスタ
の１００℃程度での動作寿命が数年以下になるという問
題があった。
細化、高性能化の要請からゲート酸化膜の薄膜化の必要
性はさらに高まり、５ｎｍを切るゲート酸化膜が実用化
されている。ところが、従来技術によるＢｉ−ＣＭＯＳ
集積回路装置及びその製造方法では、バイポーラトラン
ジスタのベース電極３０９とＭＯＳトランジスタのゲー
ト電極３１０を同一の多結晶シリコン膜で形成すること
を目的として、ゲート酸化膜３０７を形成した後にバイ
ポーラトランジスタ形成領域３０８ａのゲート酸化膜を
除去するため、リソグラフィ等の工程を経てゲート電極
３１０となる多結晶シリコン膜を成長している。すなわ
ち、この工程においては、ゲート酸化膜３０７上に直接
レジストが接触して形成される。したがって、特にゲー
ト酸化膜３０７が５ｎｍ程度以下に薄膜化された場合、
レジスト膜からの汚染やレジスト除去時のゲート酸化膜
３０７へのダメージ等により、ゲート酸化膜３０７の耐
圧劣化等信頼性上の問題が生じる。ゲート酸化膜３０７
に印加される電圧が３Ｖ程度の場合においても、耐圧低
下やリーク電流増加等の経時劣化を生じ、トランジスタ
の１００℃程度での動作寿命が数年以下になるという問
題があった。
【００１６】したがって、この発明の目的は、ベース電
極とゲート電極を同一多結晶シリコン膜で形成するため
に、ゲート酸化膜形成後にバイポーラトランジスタ形成
領域のゲート酸化膜を除去する際にリソグラフィ工程を
経ていることから生じるゲート絶縁膜の耐圧劣化を防止
することができるＢｉ−ＣＭＯＳ集積回路装置及びその
製造方法を提供することである。
極とゲート電極を同一多結晶シリコン膜で形成するため
に、ゲート酸化膜形成後にバイポーラトランジスタ形成
領域のゲート酸化膜を除去する際にリソグラフィ工程を
経ていることから生じるゲート絶縁膜の耐圧劣化を防止
することができるＢｉ−ＣＭＯＳ集積回路装置及びその
製造方法を提供することである。
【００１７】
【課題を解決するための手段】上記課題を解決するため
にこの発明の請求項１記載のＢｉ−ＣＭＯＳ集積回路装
置は、ＭＯＳトランジスタとバイポーラトランジスタが
同一の半導体基板上に混載されているＢｉ−ＣＭＯＳ集
積回路装置であって、ＭＯＳトランジスタは、下層と上
層の２層の導体膜からなるゲート電極を有し、バイポー
ラトランジスタは、ベース層に接続された、側面に絶縁
体の側壁を有するベース引出電極と、側壁により自己整
合的に形成されたエミッタ電極引出開口及びエミッタ層
と、エミッタ電極引出開口を通してエミッタ層に接続さ
れた、ゲート電極の上層の導体膜と同一の導体膜により
形成されたエミッタ電極とを備えている。
にこの発明の請求項１記載のＢｉ−ＣＭＯＳ集積回路装
置は、ＭＯＳトランジスタとバイポーラトランジスタが
同一の半導体基板上に混載されているＢｉ−ＣＭＯＳ集
積回路装置であって、ＭＯＳトランジスタは、下層と上
層の２層の導体膜からなるゲート電極を有し、バイポー
ラトランジスタは、ベース層に接続された、側面に絶縁
体の側壁を有するベース引出電極と、側壁により自己整
合的に形成されたエミッタ電極引出開口及びエミッタ層
と、エミッタ電極引出開口を通してエミッタ層に接続さ
れた、ゲート電極の上層の導体膜と同一の導体膜により
形成されたエミッタ電極とを備えている。
【００１８】上記のように構成されたＢｉ−ＣＭＯＳ集
積回路装置は、エミッタ電極と同一の工程の導体膜で形
成された上層との積層でゲート電極を構成するように
し、下層はゲート絶縁膜と連続して導体膜を成長するこ
とにより形成できる。したがって、ゲート電極形成前に
リソグラフィ工程を通らないから、ＭＯＳトランジスタ
のゲート絶縁膜の信頼性を低下させることなく、高周波
特性の優れたバイポーラトランジスタと同一半導体基板
上に集積できる効果を有する。また、バイポーラトラン
ジスタのエミッタ電極が側壁によりベース引出電極に対
し自己整合的に形成できるので、コレクタベース接合容
量等を低減し高周波特性向上が可能となる。
積回路装置は、エミッタ電極と同一の工程の導体膜で形
成された上層との積層でゲート電極を構成するように
し、下層はゲート絶縁膜と連続して導体膜を成長するこ
とにより形成できる。したがって、ゲート電極形成前に
リソグラフィ工程を通らないから、ＭＯＳトランジスタ
のゲート絶縁膜の信頼性を低下させることなく、高周波
特性の優れたバイポーラトランジスタと同一半導体基板
上に集積できる効果を有する。また、バイポーラトラン
ジスタのエミッタ電極が側壁によりベース引出電極に対
し自己整合的に形成できるので、コレクタベース接合容
量等を低減し高周波特性向上が可能となる。
【００１９】請求項２記載のＢｉ−ＣＭＯＳ集積回路装
置の製造方法は、半導体基板上に、ゲート絶縁膜、第１
の導体膜および第１の絶縁膜を連続的に形成する工程
と、バイポーラトランジスタを形成すべき領域に存在す
る第１の絶縁膜、第１の導体膜及びゲート絶縁膜を除去
する工程と、半導体基板上および第１の絶縁膜上に第２
の導体膜と第２の絶縁膜を順次成長する工程と、第２の
絶縁膜及び第２の導体膜を選択的にエッチングして、ベ
ース引出電極と該ベース引出電極上絶縁膜を形成する工
程と、ベース引出電極の側面及びベース引出電極に取り
囲まれたエミッタ形成領域を含む半導体基板全面に第３
の絶縁膜を成長する工程と、第３の絶縁膜を異方性エッ
チングして、エミッタ形成領域上のベース引出電極側面
に側壁を残す工程と、第１の絶縁膜を除去する工程と、
エミッタ形成領域上の側壁により構成されたエミッタ電
極引出開口上を含む全面に第３の導体膜を成長する工程
と、第３の導体膜およびバイポーラトランジスタを形成
する領域以外の領域の第１の導体膜を選択的にエッチン
グして、エミッタ電極引出開口上にエミッタ電極、上層
の第３の導体膜と下層の第１の導体膜とからなるＭＯＳ
トランジスタのゲート電極をそれぞれ形成する工程とを
含む。
置の製造方法は、半導体基板上に、ゲート絶縁膜、第１
の導体膜および第１の絶縁膜を連続的に形成する工程
と、バイポーラトランジスタを形成すべき領域に存在す
る第１の絶縁膜、第１の導体膜及びゲート絶縁膜を除去
する工程と、半導体基板上および第１の絶縁膜上に第２
の導体膜と第２の絶縁膜を順次成長する工程と、第２の
絶縁膜及び第２の導体膜を選択的にエッチングして、ベ
ース引出電極と該ベース引出電極上絶縁膜を形成する工
程と、ベース引出電極の側面及びベース引出電極に取り
囲まれたエミッタ形成領域を含む半導体基板全面に第３
の絶縁膜を成長する工程と、第３の絶縁膜を異方性エッ
チングして、エミッタ形成領域上のベース引出電極側面
に側壁を残す工程と、第１の絶縁膜を除去する工程と、
エミッタ形成領域上の側壁により構成されたエミッタ電
極引出開口上を含む全面に第３の導体膜を成長する工程
と、第３の導体膜およびバイポーラトランジスタを形成
する領域以外の領域の第１の導体膜を選択的にエッチン
グして、エミッタ電極引出開口上にエミッタ電極、上層
の第３の導体膜と下層の第１の導体膜とからなるＭＯＳ
トランジスタのゲート電極をそれぞれ形成する工程とを
含む。
【００２０】これにより、ベース引出電極に対しエミッ
タ電極用開口及びエミッタ層を、ゲート電極及びＬＤＤ
層に対しソースドレイン層をそれぞれ自己整合的に形成
できるとともに、ゲート絶縁膜とゲート電極となる多結
晶シリコン膜を連続して形成できる。すなわち、半導体
基板上にゲート絶縁膜を形成した後、直ちにゲート電極
の下層となる第１の導体膜、第１の絶縁膜を形成し、バ
イポーラトランジスタを形成する領域部分の上記第１の
絶縁膜、第１の導体膜及びその下のゲート絶縁膜を除去
することを特徴としているので、ゲート電極形成前にリ
ソグラフィ工程を通らず、従来技術のようにレジスト膜
が直接ゲート絶縁膜に接触するということはないから、
高信頼性のゲート絶縁膜を有する、高いホットキャリア
耐性のＭＯＳトランジスタと、高周波特性の優れたバイ
ポーラトランジスタを同時に集積した集積回路装置が得
られる。
タ電極用開口及びエミッタ層を、ゲート電極及びＬＤＤ
層に対しソースドレイン層をそれぞれ自己整合的に形成
できるとともに、ゲート絶縁膜とゲート電極となる多結
晶シリコン膜を連続して形成できる。すなわち、半導体
基板上にゲート絶縁膜を形成した後、直ちにゲート電極
の下層となる第１の導体膜、第１の絶縁膜を形成し、バ
イポーラトランジスタを形成する領域部分の上記第１の
絶縁膜、第１の導体膜及びその下のゲート絶縁膜を除去
することを特徴としているので、ゲート電極形成前にリ
ソグラフィ工程を通らず、従来技術のようにレジスト膜
が直接ゲート絶縁膜に接触するということはないから、
高信頼性のゲート絶縁膜を有する、高いホットキャリア
耐性のＭＯＳトランジスタと、高周波特性の優れたバイ
ポーラトランジスタを同時に集積した集積回路装置が得
られる。
【００２１】また、第３の導体膜およびバイポーラトラ
ンジスタを形成する領域以外の領域の第１の導体膜を選
択的にエッチングして、エミッタ電極引出開口上にエミ
ッタ電極、また、上層の第３の導体膜と下層の第１の導
体膜とからなるＭＯＳトランジスタのゲート電極を形成
するので、エミッタ電極の膜厚に比べ、ゲート電極の下
層と上層の積層であるゲート電極の膜厚が厚くなり、ゲ
ート電極への不純物導入工程やＬＤＤ層形成工程やソー
スドレイン形成工程でのイオン注入で、不純物ゲート電
極の下層の下のチャネル領域に突き抜けることによるト
ランジスタ特性の低下を避けるとともに、バイポーラト
ランジスタのエミッタ電極を薄く形成でき、高周波特性
を低下させる寄生成分であるエミッタ抵抗を低減でき
る。
ンジスタを形成する領域以外の領域の第１の導体膜を選
択的にエッチングして、エミッタ電極引出開口上にエミ
ッタ電極、また、上層の第３の導体膜と下層の第１の導
体膜とからなるＭＯＳトランジスタのゲート電極を形成
するので、エミッタ電極の膜厚に比べ、ゲート電極の下
層と上層の積層であるゲート電極の膜厚が厚くなり、ゲ
ート電極への不純物導入工程やＬＤＤ層形成工程やソー
スドレイン形成工程でのイオン注入で、不純物ゲート電
極の下層の下のチャネル領域に突き抜けることによるト
ランジスタ特性の低下を避けるとともに、バイポーラト
ランジスタのエミッタ電極を薄く形成でき、高周波特性
を低下させる寄生成分であるエミッタ抵抗を低減でき
る。
【００２２】
【発明の実施の形態】この発明の実施の形態のＢｉ−Ｃ
ＭＯＳ集積回路装置及びその製造方法を図１、図２、図
３および図４に基づいて説明する。図１はこの発明の実
施の形態のＢｉ−ＣＭＯＳ集積回路装置を示す断面図で
ある。図１において、１０１はシリコンからなるＰ型半
導体基板、１０２はバイポーラトランジスタ形成領域、
１０３はＭＯＳトランジスタ形成領域、１０４はＰ型半
導体基板１０１の上部に形成されたバイポーラトランジ
スタのＮ型埋込コレクタ層、１０５はＰ型半導体基板１
０１の全面に成長させたＮ型エピタキシャル層（図示せ
ず）の上部に形成させたバイポーラトランジスタのＮ型
コレクタ層、１０６はＮ型エピタキシャル層の上部に形
成されたバイポーラトランジスタ用のＰ型素子分離層、
１０７はＮ型エピタキシャル層の上部に形成させたＮｃ
ｈＭＯＳトランジスタ用のＰ型ウエル層、１０８ａ〜１
０８ｄはＮ型エピタキシャル層の表面に形成された素子
分離用ＬＯＣＯＳ酸化膜、１０９はＮ型エピタキシャル
層（図示せず）表面に形成されたゲート酸化膜、１１２
は多結晶シリコン膜からなるＮＰＮトランジスタのベー
ス引出電極、１１３はＮＰＮトランジスタのベース引出
電極上絶縁膜、１１４はＮＰＮトランジスタの真性ベー
ス層、１１５ａ、１１５ｂはベース引出電極側面に形成
された側壁絶縁膜、１１０ａは多結晶シリコンからなる
ゲート電極の下層、１１７は多結晶シリコンからなるゲ
ート電極の上層、１１８ａ多結晶シリコンからなるエミ
ッタ電極、１１８ｂは多結晶シリコンからなるコレクタ
電極、１１９はＮｃｈＭＯＳトランジスタのＬＤＤ層、
１２０ａは絶縁膜からなるゲート電極の側壁、１２０ｂ
はエミッタ電極の側壁、１２０ｃはコレクタ電極の側
壁、１２１はエミッタ層、１２２はコレクタコンタクト
層、１２３は外部ベース層、１２４はＮｃｈＭＯＳトラ
ンジスタのソースドレイン層である。
ＭＯＳ集積回路装置及びその製造方法を図１、図２、図
３および図４に基づいて説明する。図１はこの発明の実
施の形態のＢｉ−ＣＭＯＳ集積回路装置を示す断面図で
ある。図１において、１０１はシリコンからなるＰ型半
導体基板、１０２はバイポーラトランジスタ形成領域、
１０３はＭＯＳトランジスタ形成領域、１０４はＰ型半
導体基板１０１の上部に形成されたバイポーラトランジ
スタのＮ型埋込コレクタ層、１０５はＰ型半導体基板１
０１の全面に成長させたＮ型エピタキシャル層（図示せ
ず）の上部に形成させたバイポーラトランジスタのＮ型
コレクタ層、１０６はＮ型エピタキシャル層の上部に形
成されたバイポーラトランジスタ用のＰ型素子分離層、
１０７はＮ型エピタキシャル層の上部に形成させたＮｃ
ｈＭＯＳトランジスタ用のＰ型ウエル層、１０８ａ〜１
０８ｄはＮ型エピタキシャル層の表面に形成された素子
分離用ＬＯＣＯＳ酸化膜、１０９はＮ型エピタキシャル
層（図示せず）表面に形成されたゲート酸化膜、１１２
は多結晶シリコン膜からなるＮＰＮトランジスタのベー
ス引出電極、１１３はＮＰＮトランジスタのベース引出
電極上絶縁膜、１１４はＮＰＮトランジスタの真性ベー
ス層、１１５ａ、１１５ｂはベース引出電極側面に形成
された側壁絶縁膜、１１０ａは多結晶シリコンからなる
ゲート電極の下層、１１７は多結晶シリコンからなるゲ
ート電極の上層、１１８ａ多結晶シリコンからなるエミ
ッタ電極、１１８ｂは多結晶シリコンからなるコレクタ
電極、１１９はＮｃｈＭＯＳトランジスタのＬＤＤ層、
１２０ａは絶縁膜からなるゲート電極の側壁、１２０ｂ
はエミッタ電極の側壁、１２０ｃはコレクタ電極の側
壁、１２１はエミッタ層、１２２はコレクタコンタクト
層、１２３は外部ベース層、１２４はＮｃｈＭＯＳトラ
ンジスタのソースドレイン層である。
【００２３】次に、上記のように構成されたＢｉ−ＣＭ
ＯＳ集積回路装置の製造方法について説明する。図２〜
図４はこの発明の実施の形態を示すＢｉ−ＣＭＯＳ集積
回路の工程順断面図である。以下に示すＢｉ−ＣＭＯＳ
集積回路の製造方法は、Ｐ型半導体基板１０１上にＮＰ
ＮバイポーラトランジスタとＮｃｈＭＯＳトランジスタ
を集積する構成である。
ＯＳ集積回路装置の製造方法について説明する。図２〜
図４はこの発明の実施の形態を示すＢｉ−ＣＭＯＳ集積
回路の工程順断面図である。以下に示すＢｉ−ＣＭＯＳ
集積回路の製造方法は、Ｐ型半導体基板１０１上にＮＰ
ＮバイポーラトランジスタとＮｃｈＭＯＳトランジスタ
を集積する構成である。
【００２４】まず、図２において、ホウ素が不純物とし
て導入された比抵抗が１０Ω・ｃｍ程度で面方位が（１
００）のシリコンからなるＰ型半導体基板１０１の表面
に、フォトリソグラフィ技術によりレジストの所定の領
域に窓を開ける。このレジストパターンをマスクとして
１×１０15ｃｍ-2程度の砒素を４０ＫｅＶ程度の加速エ
ネルギでイオン注入した後、酸素ガスを用いたプラズマ
アッシングによりレジストを除去する。次に１１００℃
の温度で３０分程度の熱処理により、接合深さが１μ
ｍ、シート抵抗が１００Ω／ｓｑ程度のＮ型埋込コレク
タ層１０４を形成する。
て導入された比抵抗が１０Ω・ｃｍ程度で面方位が（１
００）のシリコンからなるＰ型半導体基板１０１の表面
に、フォトリソグラフィ技術によりレジストの所定の領
域に窓を開ける。このレジストパターンをマスクとして
１×１０15ｃｍ-2程度の砒素を４０ＫｅＶ程度の加速エ
ネルギでイオン注入した後、酸素ガスを用いたプラズマ
アッシングによりレジストを除去する。次に１１００℃
の温度で３０分程度の熱処理により、接合深さが１μ
ｍ、シート抵抗が１００Ω／ｓｑ程度のＮ型埋込コレク
タ層１０４を形成する。
【００２５】次に、Ｐ型半導体基板１０１の表面にリン
又は砒素の不純物により比抵抗が５Ω・ｃｍ、厚さが１
μｍ程度のＮ型エピタキシャル層（図示せず）を１０５
０℃程度で成長した後、表面にフォトリソグラフィ技術
によりレジストの所定の領域に窓を開ける。このレジス
トパターンをマスクとして３×１０12ｃｍ-2程度のリン
を８０ＫｅＶ程度の加速エネルギでイオン注入した後、
プラズマアッシングによりレジストを除去する。そして
Ｎ型エピタキシャル層表面にフォトリソグラフィ技術に
よりレジストの所定の領域に窓を開け、このレジストパ
ターンをマスクとして２×１０13ｃｍ-2程度のホウ素を
３０ＫｅＶ程度の加速エネルギでイオン注入した後、レ
ジストを除去する。窒素雰囲気中での１１００℃１時間
程度の熱処理により、Ｎ型埋込コレクタ層１０４に達す
る拡散層の深さが１．２μｍで表面濃度が５×１０16ｃ
ｍ-3程度のＮ型コレクタ層１０５、Ｐ型半導体基板１０
１に達する拡散層の深さが１．５μｍで表面濃度が５×
１０17ｃｍ-3程度のＰ型素子分離層１０６及びＮｃｈＭ
ＯＳトランジスタ用のＰ型ウエル層１０７を形成する。
ここで図には示していないが、ＰｃｈＭＯＳトランジス
タ用のＮ型ウエル層についても、ＮＰＮバイポーラトラ
ンジスタのＮ型コレクタ層１０５と同時に形成する。
又は砒素の不純物により比抵抗が５Ω・ｃｍ、厚さが１
μｍ程度のＮ型エピタキシャル層（図示せず）を１０５
０℃程度で成長した後、表面にフォトリソグラフィ技術
によりレジストの所定の領域に窓を開ける。このレジス
トパターンをマスクとして３×１０12ｃｍ-2程度のリン
を８０ＫｅＶ程度の加速エネルギでイオン注入した後、
プラズマアッシングによりレジストを除去する。そして
Ｎ型エピタキシャル層表面にフォトリソグラフィ技術に
よりレジストの所定の領域に窓を開け、このレジストパ
ターンをマスクとして２×１０13ｃｍ-2程度のホウ素を
３０ＫｅＶ程度の加速エネルギでイオン注入した後、レ
ジストを除去する。窒素雰囲気中での１１００℃１時間
程度の熱処理により、Ｎ型埋込コレクタ層１０４に達す
る拡散層の深さが１．２μｍで表面濃度が５×１０16ｃ
ｍ-3程度のＮ型コレクタ層１０５、Ｐ型半導体基板１０
１に達する拡散層の深さが１．５μｍで表面濃度が５×
１０17ｃｍ-3程度のＰ型素子分離層１０６及びＮｃｈＭ
ＯＳトランジスタ用のＰ型ウエル層１０７を形成する。
ここで図には示していないが、ＰｃｈＭＯＳトランジス
タ用のＮ型ウエル層についても、ＮＰＮバイポーラトラ
ンジスタのＮ型コレクタ層１０５と同時に形成する。
【００２６】次に、Ｎ型エピタキシャル層（図示せず）
表面に９００℃程度の酸素雰囲気中で酸化し、保護酸化
膜４０ｎｍ程度を成長させ、続いてジクロールシランと
アンモニアのガス中で、減圧ＣＶＤ法により１２０ｎｍ
程度のシリコン窒化膜（図示せず）を成長した後、表面
に形成したレジストの所定の領域にフォトリソグラフィ
技術によりレジストの所定の領域に窓を開ける。このレ
ジストパターンをマスクとして上記シリコン窒化膜をフ
ロンと酸素ガスを用いたドライエッチングで除去した
後、プラズマアッシングによりレジストを除去する。次
にこのシリコン窒化膜のパターンをマスクとして１００
０℃程度のパイロジェニック法で酸化し、厚さ５００ｎ
ｍ程度の素子分離ＬＯＣＯＳ膜１０８ａ〜１０８ｄを形
成した後、リン酸液によりシリコン窒化膜を、また、フ
ッ酸液により保護酸化膜を除去する。
表面に９００℃程度の酸素雰囲気中で酸化し、保護酸化
膜４０ｎｍ程度を成長させ、続いてジクロールシランと
アンモニアのガス中で、減圧ＣＶＤ法により１２０ｎｍ
程度のシリコン窒化膜（図示せず）を成長した後、表面
に形成したレジストの所定の領域にフォトリソグラフィ
技術によりレジストの所定の領域に窓を開ける。このレ
ジストパターンをマスクとして上記シリコン窒化膜をフ
ロンと酸素ガスを用いたドライエッチングで除去した
後、プラズマアッシングによりレジストを除去する。次
にこのシリコン窒化膜のパターンをマスクとして１００
０℃程度のパイロジェニック法で酸化し、厚さ５００ｎ
ｍ程度の素子分離ＬＯＣＯＳ膜１０８ａ〜１０８ｄを形
成した後、リン酸液によりシリコン窒化膜を、また、フ
ッ酸液により保護酸化膜を除去する。
【００２７】次に、図３において、図１で示されなかっ
た符号を説明した後、製造方法を説明する。１１０はゲ
ート電極の下層を構成し、ゲート酸化膜と連続して成長
した多結晶シリコン膜（第１の導体膜）、１１１は多結
晶シリコン膜１１０と連続して成長したシリコン窒化膜
（第１の絶縁膜）、１１６はＮＰＮトランジスタの真性
ベース層１１４の形成領域上の側壁絶縁膜１１５ａで取
り囲まれたエミッタ電極引出用開口である。
た符号を説明した後、製造方法を説明する。１１０はゲ
ート電極の下層を構成し、ゲート酸化膜と連続して成長
した多結晶シリコン膜（第１の導体膜）、１１１は多結
晶シリコン膜１１０と連続して成長したシリコン窒化膜
（第１の絶縁膜）、１１６はＮＰＮトランジスタの真性
ベース層１１４の形成領域上の側壁絶縁膜１１５ａで取
り囲まれたエミッタ電極引出用開口である。
【００２８】まず、Ｎ型エピタキシャル層（図示せず）
表面を８５０℃程度でパイロジェニック酸化し、５ｎｍ
程度のゲート酸化膜１０９を形成した後、続いてシラン
ガスを用いた減圧ＣＶＤ法により１００ｎｍ程度の多結
晶シリコン膜１１０と、ジクロールシランとアンモニア
ガスによる減圧ＣＶＤ法による４０ｎｍ程度のシリコン
窒化膜１１１を成長する。続いて、フォトリソグラフィ
技術によりレジストのバイポーラトランジスタ形成領域
１０２に窓を開け、このレジストパターンをマスクとし
てバイポーラトランジスタ形成領域部分１０２のシリコ
ン窒化膜１１１をフロンと酸素ガスを用いたドライエッ
チングで、また、多結晶シリコン膜１１０を塩素と臭化
水素と酸素の混合ガス中でのドライエッチングで、さら
にゲート酸化膜１０９をフッ酸液を用いたウェットエッ
チングで除去する。このエッチング後、プラズマアッシ
ングでレジストを除去する。
表面を８５０℃程度でパイロジェニック酸化し、５ｎｍ
程度のゲート酸化膜１０９を形成した後、続いてシラン
ガスを用いた減圧ＣＶＤ法により１００ｎｍ程度の多結
晶シリコン膜１１０と、ジクロールシランとアンモニア
ガスによる減圧ＣＶＤ法による４０ｎｍ程度のシリコン
窒化膜１１１を成長する。続いて、フォトリソグラフィ
技術によりレジストのバイポーラトランジスタ形成領域
１０２に窓を開け、このレジストパターンをマスクとし
てバイポーラトランジスタ形成領域部分１０２のシリコ
ン窒化膜１１１をフロンと酸素ガスを用いたドライエッ
チングで、また、多結晶シリコン膜１１０を塩素と臭化
水素と酸素の混合ガス中でのドライエッチングで、さら
にゲート酸化膜１０９をフッ酸液を用いたウェットエッ
チングで除去する。このエッチング後、プラズマアッシ
ングでレジストを除去する。
【００２９】次に全面にシランガスを用いた減圧ＣＶＤ
法により２００ｎｍ程度の多結晶シリコン膜（第２の導
体膜）を成長した後、３×１０15ｃｍ-2程度のホウ素を
１０ＫｅＶ程度の加速エネルギでイオン注入し、Ｐ型の
不純物を導入する。次にＴＥＯＳと酸素の混合ガスを用
いた減圧ＣＶＤ法により、厚さ１００ｎｍ程度のＴＥＯ
Ｓ膜（第２の絶縁膜）を成長した後、ＴＥＯＳ膜上のレ
ジストの所定の領域にフォトリソグラフィ技術により窓
を開け、このレジストパターンをマスクとして、フッ化
メチルガスを用いたドライエッチングでＴＥＯＳ膜を、
また、塩素と臭化水素と酸素の混合ガスを用いたドライ
エッチングで多結晶シリコン膜をエッチングし、ベース
引出電極１１２及びベース引出電極上絶縁膜１１３を形
成する。次に、プラズマアッシングでレジストを除去す
る。ここで、ベース引出電極１１２はホウ素がイオン注
入されたことにより、２００Ω／ｓｑ程度のシート抵抗
になっている。
法により２００ｎｍ程度の多結晶シリコン膜（第２の導
体膜）を成長した後、３×１０15ｃｍ-2程度のホウ素を
１０ＫｅＶ程度の加速エネルギでイオン注入し、Ｐ型の
不純物を導入する。次にＴＥＯＳと酸素の混合ガスを用
いた減圧ＣＶＤ法により、厚さ１００ｎｍ程度のＴＥＯ
Ｓ膜（第２の絶縁膜）を成長した後、ＴＥＯＳ膜上のレ
ジストの所定の領域にフォトリソグラフィ技術により窓
を開け、このレジストパターンをマスクとして、フッ化
メチルガスを用いたドライエッチングでＴＥＯＳ膜を、
また、塩素と臭化水素と酸素の混合ガスを用いたドライ
エッチングで多結晶シリコン膜をエッチングし、ベース
引出電極１１２及びベース引出電極上絶縁膜１１３を形
成する。次に、プラズマアッシングでレジストを除去す
る。ここで、ベース引出電極１１２はホウ素がイオン注
入されたことにより、２００Ω／ｓｑ程度のシート抵抗
になっている。
【００３０】次に、フォトリソグラフィ技術により所定
のパターンを開口したレジスト及びベース引出電極上絶
縁膜１１３をマスクに１×１０13ｃｍ-2程度のホウ素を
１０ＫｅＶ程度でイオン注入して真性ベース層１１４の
不純物を導入した後、レジストを除去する。これ以降の
工程の熱処理により、真性ベース層１１４は拡散深さ
０．２μｍ、表面濃度１×１０18ｃｍ-3程度となる。
のパターンを開口したレジスト及びベース引出電極上絶
縁膜１１３をマスクに１×１０13ｃｍ-2程度のホウ素を
１０ＫｅＶ程度でイオン注入して真性ベース層１１４の
不純物を導入した後、レジストを除去する。これ以降の
工程の熱処理により、真性ベース層１１４は拡散深さ
０．２μｍ、表面濃度１×１０18ｃｍ-3程度となる。
【００３１】次に、ＴＥＯＳと酸素の混合ガスを用いた
減圧ＣＶＤ法により厚さ２００ｎｍ程度に成長したＴＥ
ＯＳ膜をフッ化メチル、酸素の混合ガスでドライエッチ
ングし、ベース引出電極１１２の側面に１５０ｎｍ程度
の幅の側壁１１５ａ、１１５ｂを残して形成する。次
に、図４に示すように、ＭＯＳトランジスタ形成領域１
０３のシリコン窒化膜（図３の１１１）をリン酸液によ
り除去した後に、全面にシランガスを用いた減圧ＣＶＤ
法により１５０ｎｍ程度の多結晶シリコン膜（第３の導
体膜）を成長し、５×１０15ｃｍ-2程度の砒素を３０Ｋ
ｅＶ程度の加速エネルギでイオン注入することによりＮ
型の不純物を導入する。
減圧ＣＶＤ法により厚さ２００ｎｍ程度に成長したＴＥ
ＯＳ膜をフッ化メチル、酸素の混合ガスでドライエッチ
ングし、ベース引出電極１１２の側面に１５０ｎｍ程度
の幅の側壁１１５ａ、１１５ｂを残して形成する。次
に、図４に示すように、ＭＯＳトランジスタ形成領域１
０３のシリコン窒化膜（図３の１１１）をリン酸液によ
り除去した後に、全面にシランガスを用いた減圧ＣＶＤ
法により１５０ｎｍ程度の多結晶シリコン膜（第３の導
体膜）を成長し、５×１０15ｃｍ-2程度の砒素を３０Ｋ
ｅＶ程度の加速エネルギでイオン注入することによりＮ
型の不純物を導入する。
【００３２】この不純物導入のイオン注入では、もし多
結晶シリコン膜の膜厚が薄くグレインサイズと同程度で
あるような場合、イオン注入の加速エネルギを低くくし
ても、多結晶シリコン膜のグレイン境界を不純物イオン
がチャネリングして、ゲート電極１１０ａ下のＭＯＳト
ランジスタのチャネル領域に突き抜け、トランジスタ特
性を低下させる。さらに、注入エネルギは量産性上むや
みに低くできるわけではなく、例えばこのゲート電極１
１７のような場合には砒素イオン注入のエネルギは、２
０ＫｅＶ程度が限界である。
結晶シリコン膜の膜厚が薄くグレインサイズと同程度で
あるような場合、イオン注入の加速エネルギを低くくし
ても、多結晶シリコン膜のグレイン境界を不純物イオン
がチャネリングして、ゲート電極１１０ａ下のＭＯＳト
ランジスタのチャネル領域に突き抜け、トランジスタ特
性を低下させる。さらに、注入エネルギは量産性上むや
みに低くできるわけではなく、例えばこのゲート電極１
１７のような場合には砒素イオン注入のエネルギは、２
０ＫｅＶ程度が限界である。
【００３３】しかし、この実施の形態では、１５０ｎｍ
程度の多結晶シリコン膜の下地にゲート電極の下層１１
０ａとなる多結晶シリコン膜が形成されているため、多
結晶シリコン膜厚の合計が２５０ｎｍ程度となり、イオ
ン注入による砒素不純物がゲート電極１１０ａ下に存在
するＭＯＳトランジスタのチャネル領域にまで突き抜け
ることはない。
程度の多結晶シリコン膜の下地にゲート電極の下層１１
０ａとなる多結晶シリコン膜が形成されているため、多
結晶シリコン膜厚の合計が２５０ｎｍ程度となり、イオ
ン注入による砒素不純物がゲート電極１１０ａ下に存在
するＭＯＳトランジスタのチャネル領域にまで突き抜け
ることはない。
【００３４】次に、フォトリソグラフィ技術により多結
晶シリコン上に形成したレジストの所定の領域に窓を開
け、このレジストパターンをマスクとして、塩素と臭化
水素と酸素の混合ガス中でこのＮ型の不純物を導入した
多結晶シリコン膜と、ＭＯＳトランジスタ形成領域１０
３ではその下地となっている多結晶シリコン膜（図３の
１１０）をエッチングし、下層１１０ａ及び上層１１７
の、２層の多結晶シリコンからなるゲート電極と、バイ
ポーラトランジスタのエミッタ電極１１８ａ及びコレク
タ電極１１８ｂを同時に形成する。次に、プラズマアッ
シングによりレジストを除去する。
晶シリコン上に形成したレジストの所定の領域に窓を開
け、このレジストパターンをマスクとして、塩素と臭化
水素と酸素の混合ガス中でこのＮ型の不純物を導入した
多結晶シリコン膜と、ＭＯＳトランジスタ形成領域１０
３ではその下地となっている多結晶シリコン膜（図３の
１１０）をエッチングし、下層１１０ａ及び上層１１７
の、２層の多結晶シリコンからなるゲート電極と、バイ
ポーラトランジスタのエミッタ電極１１８ａ及びコレク
タ電極１１８ｂを同時に形成する。次に、プラズマアッ
シングによりレジストを除去する。
【００３５】ここで、ゲート電極１１０ａ及び１１７と
エミッタ電極１１８ａとコレクタ電極１１８ｂは、砒素
のイオン注入により２００Ω／ｓｑ程度のシート抵抗と
なっている。また膜厚については、ゲート電極は多結晶
シリコンの下層１１０ａと上層１１７を合わせて２５０
ｎｍ程度、エミッタ電極１１８ａとコレクタ電極１１８
ｂは１５０ｎｍ程度である。
エミッタ電極１１８ａとコレクタ電極１１８ｂは、砒素
のイオン注入により２００Ω／ｓｑ程度のシート抵抗と
なっている。また膜厚については、ゲート電極は多結晶
シリコンの下層１１０ａと上層１１７を合わせて２５０
ｎｍ程度、エミッタ電極１１８ａとコレクタ電極１１８
ｂは１５０ｎｍ程度である。
【００３６】次に、フォトリソグラフィ技術による所定
の領域が開口されたレジストパターンとゲート電極１１
７をマスクとして、１×１０13ｃｍ-2程度のリンを２０
ＫｅＶ程度の加速エネルギでイオン注入することにより
ＮｃｈＭＯＳトランジスタのＬＤＤ層１１９を形成した
後、プラズマアッシングによりレジストを除去する。Ｌ
ＤＤ層１１９の接合深さは０．１５μｍ程度で、表面濃
度は１×１０18ｃｍ-3程度となる。
の領域が開口されたレジストパターンとゲート電極１１
７をマスクとして、１×１０13ｃｍ-2程度のリンを２０
ＫｅＶ程度の加速エネルギでイオン注入することにより
ＮｃｈＭＯＳトランジスタのＬＤＤ層１１９を形成した
後、プラズマアッシングによりレジストを除去する。Ｌ
ＤＤ層１１９の接合深さは０．１５μｍ程度で、表面濃
度は１×１０18ｃｍ-3程度となる。
【００３７】このＬＤＤ層１１９に対するイオン注入に
おいても、多結晶シリコン膜の膜厚が薄い場合には、マ
スクとなるゲート電極１１０ａの下のＭＯＳトランジス
タのチャネル領域に不純物イオンが突き抜け、トランジ
スタ特性を低下させる。しかしここでも、１５０ｎｍ程
度の多結晶シリコン膜からなるゲート電極の上層１１７
の下地にゲート電極の下層１１０ａが形成されている構
造のため、多結晶シリコン膜厚の合計が２５０ｎｍ程度
となり、不純物イオンがゲート電極１１０ａ下のＭＯＳ
トランジスタのチャネル領域に突き抜けることはない。
おいても、多結晶シリコン膜の膜厚が薄い場合には、マ
スクとなるゲート電極１１０ａの下のＭＯＳトランジス
タのチャネル領域に不純物イオンが突き抜け、トランジ
スタ特性を低下させる。しかしここでも、１５０ｎｍ程
度の多結晶シリコン膜からなるゲート電極の上層１１７
の下地にゲート電極の下層１１０ａが形成されている構
造のため、多結晶シリコン膜厚の合計が２５０ｎｍ程度
となり、不純物イオンがゲート電極１１０ａ下のＭＯＳ
トランジスタのチャネル領域に突き抜けることはない。
【００３８】この後、図１に示すように、全面にＴＥＯ
Ｓと酸素の混合ガスを用いた減圧ＣＶＤ法により厚さ１
５０ｎｍ程度に成長したＴＥＯＳ膜をフッ化メチル、酸
素の混合ガスでドライエッチングし、ゲート電極１１７
の側面に１２０ｎｍ程度の幅の側壁１２０ａを形成す
る。同時に、バイポーラトランジスタのエミッタ電極１
１８ａ及びコレクタ電極の側面にもそれぞれの側壁１２
０ｂ，１２０ｃを形成する。
Ｓと酸素の混合ガスを用いた減圧ＣＶＤ法により厚さ１
５０ｎｍ程度に成長したＴＥＯＳ膜をフッ化メチル、酸
素の混合ガスでドライエッチングし、ゲート電極１１７
の側面に１２０ｎｍ程度の幅の側壁１２０ａを形成す
る。同時に、バイポーラトランジスタのエミッタ電極１
１８ａ及びコレクタ電極の側面にもそれぞれの側壁１２
０ｂ，１２０ｃを形成する。
【００３９】次に９００℃３０分程度の窒素雰囲気中で
の熱処理により、多結晶シリコンからなるエミッタ電極
１１８ａとコレクタ電極１１８ｂに導入した砒素と、同
じく多結晶シリコンからなるベース引出電極１１２に導
入したホウ素をエピタキシャル層中に導入し、エミッタ
層１２１、コレクタコンタクト層１２２、外部ベース層
１２３を形成する。ここで、エミッタ層１２１及びコレ
クタコンタクト層１２２は接合深さが０．０５μｍ、表
面濃度が３×１０20ｃｍ-3程度、外部ベース層１２３は
接合深さが０．２μｍ、表面濃度が１×１０20ｃｍ-3程
度となる。
の熱処理により、多結晶シリコンからなるエミッタ電極
１１８ａとコレクタ電極１１８ｂに導入した砒素と、同
じく多結晶シリコンからなるベース引出電極１１２に導
入したホウ素をエピタキシャル層中に導入し、エミッタ
層１２１、コレクタコンタクト層１２２、外部ベース層
１２３を形成する。ここで、エミッタ層１２１及びコレ
クタコンタクト層１２２は接合深さが０．０５μｍ、表
面濃度が３×１０20ｃｍ-3程度、外部ベース層１２３は
接合深さが０．２μｍ、表面濃度が１×１０20ｃｍ-3程
度となる。
【００４０】次に、フォトリソグラフィ技術による所定
の領域のレジストパターンとゲート電極１１７の側壁１
２０ａをマスクに、５×１０15ｃｍ-2程度の砒素を４０
ＫｅＶ程度の加速エネルギでイオン注入することによ
り、ＮｃｈＭＯＳトランジスタのソースドレイン層１２
４を形成する。このイオン注入においても、ゲート電極
の上層１１７の下地にゲート電極の下層１１０ａが形成
されているため、不純物イオンがゲート電極１１０ａ下
のチャネル領域に突き抜けることはない。
の領域のレジストパターンとゲート電極１１７の側壁１
２０ａをマスクに、５×１０15ｃｍ-2程度の砒素を４０
ＫｅＶ程度の加速エネルギでイオン注入することによ
り、ＮｃｈＭＯＳトランジスタのソースドレイン層１２
４を形成する。このイオン注入においても、ゲート電極
の上層１１７の下地にゲート電極の下層１１０ａが形成
されているため、不純物イオンがゲート電極１１０ａ下
のチャネル領域に突き抜けることはない。
【００４１】次に、プラズマアッシングによりレジスト
を除去した後、窒素雰囲気中で８５０℃３０分程度の熱
処理をする。ここで、ソースドレイン層１２４の接合深
さは０．１５μｍ程度で、表面濃度は１×１０20ｃｍ-3
程度となる。以上説明した工程からわかるように、バイ
ポーラトランジスタでは外部ベース層１２３が多結晶シ
リコン膜からなるベース引出電極１１２で引き出され、
エミッタ電極１１８ａの引出開口（図３の１１６）及び
エミッタ層１２１が、幅が１５０ｎｍ程度の側壁１１５
ａによりベース引出電極１１２及び外部ベース層１２３
に対し自己整合的に形成される。したがって、バイポー
ラトランジスタの寄生成分であるコレクタベース接合容
量やベース抵抗を低減し、高周波特性を大幅に向上させ
ることが可能となる。
を除去した後、窒素雰囲気中で８５０℃３０分程度の熱
処理をする。ここで、ソースドレイン層１２４の接合深
さは０．１５μｍ程度で、表面濃度は１×１０20ｃｍ-3
程度となる。以上説明した工程からわかるように、バイ
ポーラトランジスタでは外部ベース層１２３が多結晶シ
リコン膜からなるベース引出電極１１２で引き出され、
エミッタ電極１１８ａの引出開口（図３の１１６）及び
エミッタ層１２１が、幅が１５０ｎｍ程度の側壁１１５
ａによりベース引出電極１１２及び外部ベース層１２３
に対し自己整合的に形成される。したがって、バイポー
ラトランジスタの寄生成分であるコレクタベース接合容
量やベース抵抗を低減し、高周波特性を大幅に向上させ
ることが可能となる。
【００４２】またＭＯＳトランジスタにおいても、ソー
スドレイン層１２４がゲート電極１１７やＬＤＤ層１１
９に対して、幅が１２０ｎｍ程度の側壁１２０ａにより
自己整合的に形成されている。したがって、トランジス
タ性能を損なうことなしに、ホットキャリア耐性を高め
ている。また、ゲート電極は下層多結晶シリコン膜１１
０ａと、エミッタ電極１１８ａと同一の工程の多結晶シ
リコン膜で形成された上層１１７との積層で構成されて
おり、さらにゲート電極の下層多結晶シリコン膜１１０
ａはゲート酸化膜１０９と連続して多結晶シリコン膜を
成長することにより形成していることから、従来のよう
にレジスト膜からの汚染などもなく、信頼性劣化を生じ
ることなしにゲート酸化膜１０９を５ｎｍ程度と薄くで
きる。そしてゲート酸化膜１０９の耐圧低下やリーク電
流増加等の経時劣化を抑制でき、トランジスタの１００
℃程度での動作の保証寿命を数十年以上とすることがで
きる。
スドレイン層１２４がゲート電極１１７やＬＤＤ層１１
９に対して、幅が１２０ｎｍ程度の側壁１２０ａにより
自己整合的に形成されている。したがって、トランジス
タ性能を損なうことなしに、ホットキャリア耐性を高め
ている。また、ゲート電極は下層多結晶シリコン膜１１
０ａと、エミッタ電極１１８ａと同一の工程の多結晶シ
リコン膜で形成された上層１１７との積層で構成されて
おり、さらにゲート電極の下層多結晶シリコン膜１１０
ａはゲート酸化膜１０９と連続して多結晶シリコン膜を
成長することにより形成していることから、従来のよう
にレジスト膜からの汚染などもなく、信頼性劣化を生じ
ることなしにゲート酸化膜１０９を５ｎｍ程度と薄くで
きる。そしてゲート酸化膜１０９の耐圧低下やリーク電
流増加等の経時劣化を抑制でき、トランジスタの１００
℃程度での動作の保証寿命を数十年以上とすることがで
きる。
【００４３】さらに、ゲート電極の上層１１７とエミッ
タ電極１１８ａを同一の多結晶シリコン膜で形成するこ
とにより、エミッタ電極１１８ａの膜厚の１５０ｎｍ程
度に比べ、ゲート電極の下層１１０ａと上層１１７の積
層であるゲート電極の膜厚は２５０ｎｍ程度と厚くでき
る。したがって、ゲート電極への不純物導入工程やＬＤ
Ｄ層形成工程やソースドレイン層形成工程でのイオン注
入での、不純物ゲート電極の下層１１０ａ下のチャネル
領域に突き抜けることによるトランジスタ特性の低下を
避けると共に、バイポーラトランジスタのエミッタ電極
１１８ａを１５０ｎｍ程度と薄く形成でき、高周波特性
を低下させる寄生成分であるエミッタ抵抗を低減でき
る。
タ電極１１８ａを同一の多結晶シリコン膜で形成するこ
とにより、エミッタ電極１１８ａの膜厚の１５０ｎｍ程
度に比べ、ゲート電極の下層１１０ａと上層１１７の積
層であるゲート電極の膜厚は２５０ｎｍ程度と厚くでき
る。したがって、ゲート電極への不純物導入工程やＬＤ
Ｄ層形成工程やソースドレイン層形成工程でのイオン注
入での、不純物ゲート電極の下層１１０ａ下のチャネル
領域に突き抜けることによるトランジスタ特性の低下を
避けると共に、バイポーラトランジスタのエミッタ電極
１１８ａを１５０ｎｍ程度と薄く形成でき、高周波特性
を低下させる寄生成分であるエミッタ抵抗を低減でき
る。
【００４４】
【発明の効果】以上のようにこの発明の請求項１記載の
Ｂｉ−ＣＭＯＳ集積回路装置によれば、エミッタ電極と
同一の工程の導体膜で形成された上層との積層でゲート
電極を構成するようにし、下層はゲート絶縁膜と連続し
て導体膜を成長することにより形成できる。したがっ
て、ゲート電極形成前にリソグラフィ工程を通らないか
ら、ＭＯＳトランジスタのゲート絶縁膜の信頼性を低下
させることなく、高周波特性の優れたバイポーラトラン
ジスタと同一半導体基板上に集積できる効果を有する。
また、バイポーラトランジスタのエミッタ電極が側壁に
よりベース引出電極に対し自己整合的に形成できるの
で、コレクタベース接合容量等を低減し高周波特性向上
が可能となる。
Ｂｉ−ＣＭＯＳ集積回路装置によれば、エミッタ電極と
同一の工程の導体膜で形成された上層との積層でゲート
電極を構成するようにし、下層はゲート絶縁膜と連続し
て導体膜を成長することにより形成できる。したがっ
て、ゲート電極形成前にリソグラフィ工程を通らないか
ら、ＭＯＳトランジスタのゲート絶縁膜の信頼性を低下
させることなく、高周波特性の優れたバイポーラトラン
ジスタと同一半導体基板上に集積できる効果を有する。
また、バイポーラトランジスタのエミッタ電極が側壁に
よりベース引出電極に対し自己整合的に形成できるの
で、コレクタベース接合容量等を低減し高周波特性向上
が可能となる。
【００４５】この発明の請求項２記載のＢｉ−ＣＭＯＳ
集積回路装置の製造方法によれば、ベース引出電極に対
しエミッタ電極用開口及びエミッタ層を、ゲート電極及
びＬＤＤ層に対しソースドレイン層をそれぞれ自己整合
的に形成できるとともに、ゲート絶縁膜とゲート電極と
なる多結晶シリコン膜を連続して形成できる。すなわ
ち、半導体基板上にゲート絶縁膜を形成した後、直ちに
ゲート電極の下層となる第１の導体膜、第１の絶縁膜を
形成し、バイポーラトランジスタを形成する領域部分の
上記第１の絶縁膜、第１の導体膜及びその下のゲート絶
縁膜を除去することを特徴としているので、ゲート電極
形成前にリソグラフィ工程を通らず、従来技術のように
レジスト膜が直接ゲート絶縁膜に接触するということは
ないから、高信頼性のゲート絶縁膜を有する、高いホッ
トキャリア耐性のＭＯＳトランジスタと、高周波特性の
優れたバイポーラトランジスタを同時に集積した集積回
路装置が得られる。
集積回路装置の製造方法によれば、ベース引出電極に対
しエミッタ電極用開口及びエミッタ層を、ゲート電極及
びＬＤＤ層に対しソースドレイン層をそれぞれ自己整合
的に形成できるとともに、ゲート絶縁膜とゲート電極と
なる多結晶シリコン膜を連続して形成できる。すなわ
ち、半導体基板上にゲート絶縁膜を形成した後、直ちに
ゲート電極の下層となる第１の導体膜、第１の絶縁膜を
形成し、バイポーラトランジスタを形成する領域部分の
上記第１の絶縁膜、第１の導体膜及びその下のゲート絶
縁膜を除去することを特徴としているので、ゲート電極
形成前にリソグラフィ工程を通らず、従来技術のように
レジスト膜が直接ゲート絶縁膜に接触するということは
ないから、高信頼性のゲート絶縁膜を有する、高いホッ
トキャリア耐性のＭＯＳトランジスタと、高周波特性の
優れたバイポーラトランジスタを同時に集積した集積回
路装置が得られる。
【００４６】また、第３の導体膜およびバイポーラトラ
ンジスタを形成する領域以外の領域の第１の導体膜を選
択的にエッチングして、エミッタ電極引出開口上にエミ
ッタ電極、また、上層の第３の導体膜と下層の第１の導
体膜とからなるＭＯＳトランジスタのゲート電極を形成
するので、エミッタ電極の膜厚に比べ、ゲート電極の下
層と上層の積層であるゲート電極の膜厚が厚くなり、ゲ
ート電極への不純物導入工程やＬＤＤ層形成工程やソー
スドレイン形成工程でのイオン注入で、不純物ゲート電
極の下層の下のチャネル領域に突き抜けることによるト
ランジスタ特性の低下を避けるとともに、バイポーラト
ランジスタのエミッタ電極を薄く形成でき、高周波特性
を低下させる寄生成分であるエミッタ抵抗を低減でき
る。
ンジスタを形成する領域以外の領域の第１の導体膜を選
択的にエッチングして、エミッタ電極引出開口上にエミ
ッタ電極、また、上層の第３の導体膜と下層の第１の導
体膜とからなるＭＯＳトランジスタのゲート電極を形成
するので、エミッタ電極の膜厚に比べ、ゲート電極の下
層と上層の積層であるゲート電極の膜厚が厚くなり、ゲ
ート電極への不純物導入工程やＬＤＤ層形成工程やソー
スドレイン形成工程でのイオン注入で、不純物ゲート電
極の下層の下のチャネル領域に突き抜けることによるト
ランジスタ特性の低下を避けるとともに、バイポーラト
ランジスタのエミッタ電極を薄く形成でき、高周波特性
を低下させる寄生成分であるエミッタ抵抗を低減でき
る。
【図１】この発明の実施の形態のＢｉ−ＣＭＯＳ集積回
路装置の断面図である。
路装置の断面図である。
【図２】この発明の実施の形態のＢｉ−ＣＭＯＳ集積回
路装置の製造方法における最初の工程を示す断面図であ
る。
路装置の製造方法における最初の工程を示す断面図であ
る。
【図３】図２の次の工程の断面図である。
【図４】図３の次の工程の断面図である。
【図５】従来のＢｉ−ＣＭＯＳ集積回路装置の製造方法
における最初の工程を示す断面図である。
における最初の工程を示す断面図である。
【図６】図５の次の工程の断面図である。
【図７】図６の次の工程の断面図である。
【図８】図７の次の工程の断面図である。
１０１ Ｐ型半導体基板 １０２ バイポーラトランジスタ形成領域 １０３ ＭＯＳトランジスタ形成領域 １０４ Ｎ型埋込コレクタ層 １０５ Ｎ型コレクタ層 １０６ Ｐ型素子分離層 １０７ Ｐ型ウエル層 １０８ａ〜１０８ｄ 素子分離ＬＯＣＯＳ膜 １０９ ゲート酸化膜 １１０ 多結晶シリコン膜 １１０ａ ゲート電極の下層 １１１ シリコン窒化膜 １１２ ベース引出電極 １１３ ベース引出電極上絶縁膜 １１４ 真性ベース層 １１５ａ、１１５ｂ 側壁絶縁膜 １１６ エミッタ電極引出開口 １１７ ゲート電極の上層 １１８ａ エミッタ電極 １１８ｂ コレクタ電極 １１９ ＬＤＤ層 １２０ａ 側壁絶縁膜 １２０ｂ 側壁絶縁膜 １２０ｃ 側壁絶縁膜 １２１ エミッタ層 １２２ コレクタコンタクト層 １２３ 外部ベース層 １２４ ソースドレイン層
Claims (2)
- 【請求項１】 ＭＯＳトランジスタとバイポーラトラン
ジスタが同一の半導体基板上に混載されているＢｉ−Ｃ
ＭＯＳ集積回路装置であって、前記ＭＯＳトランジスタ
は、下層と上層の２層の導体膜からなるゲート電極を有
し、前記バイポーラトランジスタは、ベース層に接続さ
れた、側面に絶縁体の側壁を有するベース引出電極と、
前記側壁により自己整合的に形成されたエミッタ電極引
出開口及びエミッタ層と、前記エミッタ電極引出開口を
通して前記エミッタ層に接続された、前記ゲート電極の
上層の導体膜と同一の導体膜により形成されたエミッタ
電極とを備えているＢｉ−ＣＭＯＳ集積回路装置。 - 【請求項２】 半導体基板上に、ゲート絶縁膜、第１の
導体膜および第１の絶縁膜を連続的に形成する工程と、
バイポーラトランジスタを形成すべき領域に存在する前
記第１の絶縁膜、前記第１の導体膜及び前記ゲート絶縁
膜を除去する工程と、前記半導体基板上および前記第１
の絶縁膜上に第２の導体膜と第２の絶縁膜を順次成長す
る工程と、前記第２の絶縁膜及び前記第２の導体膜を選
択的にエッチングして、ベース引出電極とこのベース引
出電極上に絶縁膜を形成する工程と、前記ベース引出電
極の側面及び前記ベース引出電極に取り囲まれたエミッ
タ形成領域を含む前記半導体基板全面に第３の絶縁膜を
成長する工程と、前記第３の絶縁膜を異方性エッチング
して、前記エミッタ形成領域上の前記ベース引出電極側
面に側壁を残す工程と、第１の絶縁膜を除去する工程
と、前記エミッタ形成領域上の前記側壁により構成され
たエミッタ電極引出開口上を含む全面に第３の導体膜を
成長する工程と、前記第３の導体膜および前記バイポー
ラトランジスタを形成する領域以外の領域の前記第１の
導体膜を選択的にエッチングして、前記エミッタ電極引
出開口上にエミッタ電極、上層の第３の導体膜と下層の
第１の導体膜とからなるＭＯＳトランジスタのゲート電
極をそれぞれ形成する工程とを含むＢｉ−ＣＭＯＳ集積
回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27567097A JP3321553B2 (ja) | 1997-10-08 | 1997-10-08 | Ｂｉ−ＣＭＯＳ集積回路装置の製造方法 |
| US09/168,518 US6156595A (en) | 1997-10-08 | 1998-10-08 | Method of fabricating a Bi-CMOS IC device including a self-alignment bipolar transistor capable of high speed operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27567097A JP3321553B2 (ja) | 1997-10-08 | 1997-10-08 | Ｂｉ−ＣＭＯＳ集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111873A true JPH11111873A (ja) | 1999-04-23 |
| JP3321553B2 JP3321553B2 (ja) | 2002-09-03 |
Family
ID=17558720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27567097A Expired - Fee Related JP3321553B2 (ja) | 1997-10-08 | 1997-10-08 | Ｂｉ−ＣＭＯＳ集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6156595A (ja) |
| JP (1) | JP3321553B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7195494B2 (en) | 2004-03-31 | 2007-03-27 | Matsushita Electric Works, Ltd., | Connector for electrically connecting electronic components |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1152697A1 (en) | 1999-02-04 | 2001-11-14 | SDGI Holdings, Inc. | Methods and instrumentation for vertebral interbody fusion |
| US6743234B2 (en) * | 1999-02-04 | 2004-06-01 | Sdgi Holdings, Inc. | Methods and instrumentation for vertebral interbody fusion |
| US6648895B2 (en) * | 2000-02-04 | 2003-11-18 | Sdgi Holdings, Inc. | Methods and instrumentation for vertebral interbody fusion |
| SE517833C2 (sv) * | 1999-11-26 | 2002-07-23 | Ericsson Telefon Ab L M | Metod vid tillverkning av en bipolär kiseltransistor för att bilda basområden och öppna ett emitterfönster samt bipolär kiseltransistor tillverkad enligt metoden |
| US7132701B1 (en) * | 2001-07-27 | 2006-11-07 | Fairchild Semiconductor Corporation | Contact method for thin silicon carbide epitaxial layer and semiconductor devices formed by those methods |
| DE10138648A1 (de) * | 2001-08-07 | 2003-03-06 | Infineon Technologies Ag | Verfahren zum parallelen Herstellen eines MOS-Transistors und eines Bipolartransistors |
| JP4003438B2 (ja) * | 2001-11-07 | 2007-11-07 | 株式会社デンソー | 半導体装置の製造方法および半導体装置 |
| KR100734327B1 (ko) * | 2006-07-18 | 2007-07-02 | 삼성전자주식회사 | 서로 다른 두께의 게이트 절연막들을 구비하는 반도체소자의 제조방법 |
| EP2372754B1 (en) * | 2010-04-01 | 2018-03-14 | Nxp B.V. | Spacer formation in the fabrication of planar bipolar transistors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0250721B1 (de) * | 1986-07-04 | 1993-09-15 | Siemens Aktiengesellschaft | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung |
| JPS63281456A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US5354699A (en) * | 1987-05-13 | 1994-10-11 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US4960726A (en) * | 1989-10-19 | 1990-10-02 | International Business Machines Corporation | BiCMOS process |
| US5037768A (en) * | 1990-02-12 | 1991-08-06 | Motorola, Inc. | Method of fabricating a double polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors |
| US5124271A (en) * | 1990-06-20 | 1992-06-23 | Texas Instruments Incorporated | Process for fabricating a BiCMOS integrated circuit |
| KR970703615A (ko) * | 1995-03-28 | 1997-07-03 | 스미트 프레데릭 얀 | 바이폴라 트랜지스터 및 모스 트랜지스터를 구비한 반도체장치의 제조 방법(METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE WITH BiCMOS CIRCUIT) |
-
1997
- 1997-10-08 JP JP27567097A patent/JP3321553B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-08 US US09/168,518 patent/US6156595A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7195494B2 (en) | 2004-03-31 | 2007-03-27 | Matsushita Electric Works, Ltd., | Connector for electrically connecting electronic components |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3321553B2 (ja) | 2002-09-03 |
| US6156595A (en) | 2000-12-05 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |