JPH1098180A

JPH1098180A - 電界効果トランジスタ

Info

Publication number: JPH1098180A
Application number: JP24832296A
Authority: JP
Inventors: Yukie Nishikawa; 幸江西川; Minoru Amano; 実天野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-19
Filing date: 1996-09-19
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】ゲートにおける寄生容量の増大やオーミック
コンタクト層との接触を招くことなく、ゲート電極をリ
セス底部のソース電極側に近い位置に設置することがで
き、ゲート・ドレイン耐圧の向上と共にソース抵抗の低
減をはかる。【解決手段】ＧａＡｓ基板１０１上に半導体層１０２
〜１０７を積層した積層構造部の表面にソース電極１０
９及びドレイン電極１０８を離間して設け、これらの電
極１０８，１０９間に積層構造部のコンタクト層１０７
を一部除去して凹溝状のリセス領域を設け、このリセス
領域の底部にゲート電極１１０を立設してなるＨＥＭＴ
において、基板１０１の面方位を（１００）面から［０
１１］方向に傾斜させ、リセス領域におけるソース電極
側の側壁面を緩やかなテーパに形成し、ドレイン電極側
の側壁面を垂直に形成し、ゲート電極１１０をソース側
に偏って配置した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタに係わり、特に化合物半導体のヘテロ接合を有する
電界効果トランジスタに関する。

【０００２】

【従来の技術】従来から電界効果トランジスタ（ＦＥ
Ｔ）の一種として、半絶縁性ＧａＡｓ基板上に、ノンド
ープＩｎＧａＡｓチャネル層と、ＩｎＧａＡｓより電子
親和力が小さくｎ型の不純物が高濃度にドーピングされ
た電子供給層との、ヘテロ接合を有する高電子移動度ト
ランジスタ（ＨＥＭＴ）が知られている。ＨＥＭＴの特
長は、高純度なＩｎＧａＡｓチャネル層中に形成された
電子移動度の高い２次元電子ガス（２ＤＥＧ）をキャリ
アとすることによって、高速性や雑音特性に優れている
という点である。電子供給層の材料としては、ＡｌＧａ
Ａｓ或いはＩｎＧａＰなどが用いられることが多い。

【０００３】図６に、従来のＩｎＧａＰを電子供給層と
するＨＥＭＴの断面構造の一例を示す。このＨＥＭＴの
作製方法は、まず有機金属気相成長法（ＭＯＣＶＤ法）
等によって、（１００）面の半絶縁性ＧａＡｓ基板６０
１上に、ノンドープＧａＡｓバッファ層６０２、ノンド
ープＩｎＧａＡｓチャネル層６０３、ノンドープＩｎＧ
ａＰスペーサ層６０４、Ｓｉドープｎ型ＩｎＧａＰ電子
供給層６０５、ノンドープＩｎＧａＰショットキーコン
タクト層６０６、Ｓｉドープｎ型ＧａＡｓオーミックコ
ンタクト層６０７を、順次成長する。

【０００４】次いで、フォトリソグラフィ、電極金属蒸
着及びアロイ工程によって、ドレイン電極６０８及びソ
ース電極６０９を離間して形成する。その後、電子ビー
ム露光によって一部分だけ露出させたオーミックコンタ
クト層６０７に凹溝状のリセスを形成し、ショットキー
コンタクト層６０６の表面を露出させ、その上に断面Ｔ
型のゲート電極６１０を形成する。なお、ここでいうＴ
型ゲートには、いわゆるマッシュルーム型ゲート、及び
Ｔ型の頭部のソース側若しくはドレイン側が極端に短い
ものも含む。

【０００５】これまでに用いられているＧａＡｓ半導体
基板の面方位は主に（１００）面、又は（１００）面か
ら２度程度の微傾斜角度を持つ傾斜基板である（例え
ば、Extented Abstracts of the 1993 International C
onference on Solid State Devices and Materials,Mak
uhari,1993,pp.1068-1070 ）。また、ＧａＡｓオーミッ
クコンタクト層のリセスには、燐酸と過酸化水素と水の
混合液がエッチング溶液として用いられる場合が多い。
この混合液では等方性エッチングが起こり、図６に示す
ようにリセス側面形状は特定の面方位を持たない凹状の
形状となり、またドレイン電極を備えた側のリセス側壁
面の形状とソース電極を備えた側のリセス側壁面の形状
はほぼ同じになる。

【０００６】図６のような従来のＨＥＭＴでは、デバイ
ス動作時にゲート電極６１０に電圧を印加したときのゲ
ート・ドレイン耐圧（ブレークダウン電圧）が低い、ま
た、ソース抵抗が大きいという問題点があった。このよ
うな問題を解決するために、ゲート電極をリセス底部の
ソース電極側に近い位置に立設する手法が取られる場合
ある。しかし、図６に示したリセス側壁面の形状では、
ゲート電極６１０をソース電極６０９側に寄せると、ゲ
ート電極６１０と不純物濃度の高いオーミックコンタク
ト層６０７との距離が近付く。このため、ゲート寄生容
量が大きくなって高周波特性の劣化を招いたり、ゲート
電極６１０とオーミックコンタクト層６０７が接触する
などの問題を生じる。また、ゲート抵抗を小さくするた
めにゲート電極の脚部を低くして頭部の高さ，幅を共に
大きくすると、上記の問題はより顕著に現れる。

【０００７】

【発明が解決しようとする課題】このように従来のＨＥ
ＭＴでは、ゲート電極をリセス底部のソース電極側に近
い位置に立設しようとすると、ゲート寄生容量の増大や
ゲート電極とオーミックコンタクト層との接触を招くた
め、ゲート・ドレイン耐圧やソース抵抗の改善が十分に
なされていなかった。そして、低いゲート・ドレイン耐
圧や高いソース抵抗は、高周波動作時の雑音特性や信頼
性の低下を引き起こしたりするという悪影響があり、従
来のＨＥＭＴの大きな問題点であった。

【０００８】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、ゲートにおける寄生
容量の増大やオーミックコンタクト層との接触を招くこ
となく、ゲート電極をリセス底部のソース電極側に近い
位置に設置することができ、ゲート・ドレイン耐圧の向
上と共にソース抵抗の低減をはかり、素子特性及び信頼
性の向上をはかり得る電界効果トランジスタを提供する
ことにある。

【０００９】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
半導体基板上に複数の半導体層を積層した積層構造部の
表面にソース電極及びドレイン電極を離間して設け、こ
れらソース電極とドレイン電極との間に積層構造部の表
面側から基板側に向けて凹溝状のリセス領域を設け、こ
のリセス領域の底部にゲート電極を立設してなる電界効
果トランジスタにおいて、前記基板の面方位が（１０
０）面から傾斜した面方位を持ち、前記リセス領域にお
けるソース電極側の側壁面とリセス底面の成す角度と、
ドレイン電極側の側壁面とリセス底面の成す角度とが異
なることを特徴とする。

【００１０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 積層構造部は、チャネル層，スペーサ層，電子供給
層，ショットキーコンタクト層，オーミックコンタクト
層からなり、オーミックコンタクト層の一部をエッチン
グ除去してリセス領域が形成されている。 (2) 半導体基板が（１００）面より［０１１］方向（Ａ
面方向）に１０度以上４０度以下の傾斜面を有し、且つ
ソース電極，ゲート電極，及びドレイン電極が［０１-
1］方向にほぼ平行に配置され、傾斜面上で［-1-1-1］
方向側にドレイン電極が形成され、傾斜面上で［１１
１］方向側にソース電極が形成されている。 (3) ゲート電極はリセス領域の底部に露出する半導体層
に対しソース・ドレイン間のソース側に偏っている。 (4) リセス底部の半導体層が、ＩｎＧａＡｌＰからなる
材料で形成されている。

【００１１】また、本発明（請求項２）は、半導体基板
上に複数の半導体層を積層した積層構造部の表面にソー
ス電極及びドレイン電極を離間して設け、これらソース
電極とドレイン電極との間に積層構造部の表面側から基
板側に向けて凹溝状のリセス領域を設け、このリセス領
域の底部にＴ型ゲート電極を立設してなる電界効果トラ
ンジスタにおいて、前記リセス領域のソース電極側の側
壁面が緩やかな斜面で、該斜面とリセス底面とのなす角
度θと該斜面の長さＬはＬ cosθ＞０．１μｍに設定さ
れ、前記ゲート電極は前記リセス領域の底部に露出する
半導体層に対しソース・ドレイン間のソース側に偏って
いることを特徴とする。

【００１２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 積層構造部は、チャネル層，スペーサ層，電子供給
層，ショットキーコンタクト層，オーミックコンタクト
層からなり、オーミックコンタクト層の一部をエッチン
グ除去してリセス領域が形成されている。 (2) Ｔ型ゲート電極頭部のドレイン側直下にはオーミッ
クコンタクト層が存在せず、Ｔ型ゲート電極頭部のソー
ス側の直下にはリセス側壁の斜面が存在し、かつリセス
側壁の斜面の頂上はＴ型ゲート電極頭部直下には存在し
ないこと（図４において tanθ＜ｄc /(La-Lr)）。 (3) オーミックコンタクト層の厚さｄc が、オーミック
コンタクト層表面を含む平面とＴ型ゲート頭部最下面を
含む平面との距離ｈより大きいこと。 (4) リセス領域のソース電極側の側壁面がリセス領域の
底面となす角度θが４５度より小さいこと。（作用）本発明（請求項１）によれば、ソース電極側の
側壁面とリセス底面との成す角度をドレイン電極側のそ
れとは異ならせ、特にソース電極側の側壁面のテーパ形
状をなだらかにした場合、ゲート電極をソース電極側に
寄せても、ゲート電極がソース側のオーミックコンタク
ト層に接触する等の不都合をなくすことができる。さら
に、ゲート電極とオーミックコンタクト層との距離が近
付くのも最小限に抑えることができる。従って、ゲート
寄生容量の増大を防止すると共に、ゲート電極とソース
電極側オーミックコンタクト層との接触を防止すること
ができる。これにより、ゲート・ドレイン耐圧を向上さ
せると共に、ソース抵抗を低減させることができ、素子
特性及び信頼性の向上をはかることが可能となる。

【００１３】ここで、リセス領域における側壁面の形状
がソース電極側とドレイン電極側で異なるようにするに
は、リセス領域の形成におけるエッチングに、基板の面
方位に依存する異方性エッチング等の手法を用いればよ
い。例えば、（１００）面から傾斜した面方位を持つ半
導体基板上の積層構造部において、異方性を持つエッチ
ング液を用いてリセス形成を行うことにより、ドレイン
電極を備えた側のリセス側壁面の形状とソース電極を備
えた側のリセス側壁面の形状を異ならせる。

【００１４】より具体的には、半導体基板が（１００）
面より［０１１］方向（Ａ面方向）に１０度以上４０度
以下の傾斜面を有し、且つソース電極，ゲート電極，及
びドレイン電極が［０１-1］方向にほぼ平行に配置し、
傾斜面上で［-1-1-1］方向側にドレイン電極を形成し、
傾斜面上で［１１１］方向側にソース電極を形成するも
のとすれば、リセス領域におけるソース電極側のテーパ
をドレイン側のそれよりも緩やかに形成することができ
る。

【００１５】また、本発明（請求項２）によれば、リセ
ス領域のソース電極側の側壁面を緩やかな斜面とし、該
斜面とリセス底面とのなす角度θと該斜面の長さＬをＬ
cosθ＞０．１μｍに設定することにより、ゲート電極
をソース側に偏って配置しても、請求項１と同様に、ゲ
ート電極とソース側オーミックコンタクト層との近接や
接触を防止することができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照にしながら説明する。（第１の実施形態）図１は、請求項１の発明の一実施形
態（第１の実施形態）に係わるＨＥＭＴの構成を模式的
に示す断面図である。このＨＥＭＴは、有機金属気相成
長法（ＭＯＣＶＤ法）によって半導体層の積層構造部が
形成される。

【００１７】（１００）面から［０１１］方向に３６度
傾斜させた半絶縁性ＧａＡｓ基板１０１上に、厚さ５０
０ｎｍのノンドープＧａＡｓバッファ層１０２、厚さ１
０ｎｍのノンドープＩｎ_0.22Ｇａ_0.78Ａｓチャネル層１
０３、厚さ３ｎｍのノンドープＩｎ_0.3 Ｇａ_0.7 Ｐスペ
ーサ層１０４、厚さ１０ｎｍでＮ_D ＝４×１０¹⁸ｃｍ^-3
のＳｉドープｎ型Ｉｎ_0.48Ｇａ_0.52Ｐ電子供給層１０
５、厚さ１０ｎｍのノンドープＩｎ_0.48Ｇａ_0.52Ｐショ
ットキーコンタクト層１０６、厚さ５０ｎｍでＮ_D ＝５
×１０¹⁸ｃｍ^-3のＳｉドープｎ型ＧａＡｓオーミックコ
ンタクト層１０７を、順次成長する。

【００１８】なお、本実施形態ではＩｎＧａＡｓチャネ
ル層のＩｎ組成ｘをｘ＝０．２２としたが、ｘ＝０．２
２±０．１の範囲であればよい。また、スペーサ層のＩ
ｎＧａＰのＩｎ組成ｙはｙ＝０．３としたが、ｙ＝０．
３±０．２の範囲であればよい。

【００１９】次いで、フォトリソグラフィ，電極金属蒸
着及びアロイ工程によって、ドレイン電極１０８及びソ
ース電極１０９を離間して形成する。その後、一部分だ
け露出させたオーミックコンタクト層１０７に凹溝状の
リセスを形成し、ショットキーコンタクト層１０６の表
面を露出させ、その上にゲート電極１１０を形成する。
ここで、図１に示したように、ドレイン電極１０８，ゲ
ート電極１１０，及びソース電極１０９は［０１-1］方
向に平行に配置してあり、［-1-1-1］方向側にドレイン
電極１０８を形成し、［１１１］方向側にソース電極１
０９を形成している。

【００２０】ＧａＡｓオーミックコンタクト層１０７の
リセス形成には、硫酸と過酸化水素と水の混合液（混合
比８：１：１，温度２０℃）をエッチング液として用い
た。この硫酸系混合液を用いると、ＧａＡｓでは異方性
エッチングが起こり、リセス側壁面には（１１１）面、
（１-1-1）面を形成することができる。一方、ショット
キーコンタクト層１０６であるＩｎＧａＰはエッチング
されず、選択エッチングが可能である。

【００２１】図１のように、（１００）面から［０１
１］方向に３６度傾斜させたＧａＡｓ基板を用いた場
合、ドレイン電極１０８を備えた側のリセス側壁面とリ
セス底面とのなす角度はほぼ９０度となり、一方ソース
電極１０９を備えた側のリセス側壁面とリセス底面との
なす角度は１８度となる。このように本実施形態では、
ドレイン電極１０８を備えた側のリセス側壁面の形状と
ソース電極１０９を備えた側のリセス側壁面の形状を大
きく異ならせることを実現している。

【００２２】前記した硫酸系混合液では、ＩｎＧａＡｌ
Ｐ系の材料はエッチングされず、ＡｌＧａＡｓ系材料は
異方性を持ってエッチングされる。リセス底部の半導体
層にＩｎＧａＡｌＰ系からなる材料を用い、オーミック
コンタクトにＡｌＧａＡｓ系からなる材料を用いること
により、図１のようなリセス形状を再現性良く形成する
ことが可能になる。

【００２３】このＨＥＭＴでは、ソース電極１０９を備
えた側のリセス側壁面とリセス底面とのなす角度は１８
度と小さいため、ゲート電極１１０をリセス底部のソー
ス電極１０９側に近い位置に立設できる。リセス底部の
長さを０．５μｍ、ゲート長０．１μｍとしたＨＥＭＴ
を作製したところ、ゲート電極１１０をリセス底部でソ
ース電極１０９側から０．０５μｍの位置まで近付けて
も、ゲート電極１１０とＧａＡｓオーミックコンタクト
層１０７が接触するなどの問題は発生しないことが確認
された。このとき、ゲート電極１１０とドレイン電極１
０８との間のリセス底部の長さは０．３５μｍと大きく
取れる。

【００２４】図１に示したような断面構造のＨＥＭＴに
おいて、ゲート幅２００μｍの素子の特性を評価したと
ころ、ゲート・ドレイン耐圧は１５Ｖ、ソース抵抗は２
Ωであった。これは、（１００）面のＧａＡｓ基板上に
成長した場合に比較し、耐圧は５Ｖ以上、ソース抵抗は
１Ω以上低下しており、大きな改善が見られた。さら
に、利得や雑音などの高周波特性も優れていることが確
認された。

【００２５】図２は、ＧａＡｓ基板の［０１１］方向へ
の傾斜角度とゲート・ドレイン耐圧及びソース抵抗との
関係を示す特性図である。ソース抵抗は、ＧａＡｓ基板
が（１００）面（傾斜角度０度）から７度未満の場合は
３Ω以上であるが、７度以上の傾斜角度では低減され
た。この結果より、ソース抵抗の低減には傾斜角度が７
度以上にすればよいことが分かった。ゲート・ドレイン
耐圧は、ＧａＡｓ基板が（１００）面（傾斜角度０度）
の場合は１０Ｖ以下と低い。傾斜角度が１０度以上にな
ると、ゲート・ドレイン耐圧は大幅に向上し約１５Ｖと
なった。

【００２６】さらに、傾斜角度を大きくしていき、傾斜
角度が３６度のとき、ドレイン電極を備えた側のリセス
側壁面とリセス底面とのなす角度はほぼ９０度となる。
これ以上の傾斜角度では、ドレイン電極側のリセス側壁
面は逆メサ形状となる。傾斜角度が４０度より大きい場
合は極端な逆メサ形状となり、ゲート・ドレイン耐圧が
徐々に低下すると共に、素子のプロセス歩留まりが低下
するという悪影響があることが分かった。よって、傾斜
角度は１０度以上、４０度以下が適切であることが明ら
かとなった。

【００２７】このように本実施形態によれば、（１０
０）面から［０１１］方向に３６度傾斜させた面方位を
持つＧａＡｓ基板１０１を用い、異方性を持つエッチン
グ液を用いてリセス形成を行うことにより、ドレイン電
極１０８を備えた側のリセス側壁面はほぼ９０度に、ソ
ース電極１０９を備えた側のリセス側壁面は１８度程度
の緩やかなテーパ形状にすることができる。従って、ゲ
ート電極１１０をソース電極側に寄せて設置することが
可能となり、ゲート・ドレイン耐圧の向上及びソース抵
抗の低減をはかることが可能となる。

【００２８】なお、本実施形態では、半導体基板を［０
１１］方向へ傾斜させた場合について説明したが、材料
系とエッチング液との組み合わせにより、［０１-1］方
向などへ傾斜させた場合にも、ドレイン電極を備えた側
のリセス側壁面の形状とソース電極を備えた側のリセス
側壁面の形状を異ならせることができる。（第２の実施形態）図３は、請求項１の発明の他の実施
形態（第２の実施形態）に係わるＨＥＭＴの構成を模式
的に示す断面図である。このＨＥＭＴも、有機金属気相
成長法（ＭＯＣＶＤ法）によって半導体層の積層構造部
が形成される。

【００２９】（１００）面から［０１１］方向に２０度
傾斜させた半絶縁性ＧａＡｓ基板３０１上に、厚さ３０
０ｍのノンドープＧａＡｓとノンドープＡｌＧａＡｓの
超格子構造からなるバッファ層３０２、厚さ１０ｎｍの
ノンドープＩｎ_0.2 Ｇａ_0.8Ａｓチャネル層３０３、厚
さ３ｎｍのノンドープＡｌ_0.2 Ｇａ_0.8 Ａｓスペーサ層
３０４、Ｓｉ面密度Ｎ_s ＝２×１０¹²ｃｍ^-2のプレーナ
ドーピング層からなる電子供給層３０５、厚さ１０ｎｍ
でＮ_D ＝７×１０¹⁷ｃｍ^-3のＳｉドープｎ型Ａｌ_0.2 Ｇ
ａ_0.8 Ａｓショットキーコンタクト層３０６、厚さ５０
ｎｍでＮ_D ＝５×１０¹⁸ｃｍ^-3のＳｉドープｎ型ＧａＡ
ｓオーミックコンタクト層３０７を、順次成長する。

【００３０】ここで、ＩｎＧａＡｓ層のＩｎ組成ａはａ
＝０〜０．３の範囲であればよく、ＡｌＧａＡｓ層のＡ
ｌ組成ｂはｂ＝０．１〜０．５の範囲であればよい。ま
た、スペーサ層とショットキーコンタクト層のＡｌ組成
は異なっていてもよい。

【００３１】次いで、フォトリソグラフィ，電極金属蒸
着及びアロイ工程によって、ドレイン電極３０８及びソ
ース電極３０９を離間して形成する。その後、一部分だ
け露出させたオーミックコンタクト層３０７に凹溝状の
リセスを形成し、ショットキーコンタクト層３０６の表
面を露出させ、その上にゲート電極３１０を形成する。
ここで、ドレイン電極３０８，ゲート電極３１０，及び
ソース電極３０９は［０１-1］方向に平行に配置してあ
り、［-1-1-1］方向側にドレイン電極３０８を形成し、
［１１１］方向側にソース電極３０９を形成している。

【００３２】ＧａＡｓオーミックコンタクト層３０７の
リセス形成には、硫酸と過酸化水素と水の混合液（混合
比８：１：１、温度２０℃）をエッチング溶液として用
いた。この硫酸系混合液では、ＧａＡｓとＡｌＧａＡｓ
の選択エッチングはできないが、異方性エッチングは両
方の材料で起こり、ドレイン電極３０８を備えた側のリ
セス側壁面の形状とソース電極３０９を備えた側のリセ
ス側壁面の形状を図３のように異ならせることができ
る。

【００３３】図３に示したような断面構造のＨＥＭＴに
おいて、ゲート幅２００μｍの素子の特性を評価した。
ゲート・ドレイン耐圧は１５Ｖ、ソース抵抗は２Ωと良
好であった。即ち、（１００）面のＧａＡｓ基板上に成
長した場合に比較し、大きな改善が認められた。さら
に、高周波特性や信頼性にも優れていることが確認され
た。（第３の実施形態）次に、本発明の請求項２の発明の原
理について説明する。本発明は、特にＴ型ゲートの頭部
の幅が大きい場合に有効なものである。

【００３４】ゲート電極とソース電極側のオーミックコ
ンタクト層との間の容量、即ちゲート寄生容量Ｃgpの大
きさは、ゲート電極とオーミックコンタクト層との距離
に反比例し、互いに重なりあっている部分の面積に比例
する。従って、リセス内にＴ型ゲート電極を有するＨＥ
ＭＴにおいてＣgpを小さくするためには、Ｔ型ゲート電
極頭部直下のオーミックコンタクト層が除去されている
ことが望ましい。

【００３５】しかしながら、ソース側のオーミックコン
タクト層が除去されると、ソース抵抗Ｒs の大幅な増大
を引き起こし、ＨＥＭＴの特性は劣化する。そこで、Ｒ
s の大幅な増大を抑制しつつＣgpを低減するには、オー
ミックコンタクト層を残し、かつオーミックコンタクト
層とゲート電極との距離を大きくすることが必要であ
る。

【００３６】ここで、図４に示すようにリセスのソース
側の側壁を緩やかな斜面とすると、オーミックコンタク
ト層とゲート電極の距離が大きくなり、かつＲs の大幅
な増大は起こらない。なお、図中の４０１はゲート電
極、４０２はソース電極、４０３はドレイン電極、４０
４はオーミックコンタクト層、４０５は半導体基板側の
活性層、４０６はリセス領域を示している。

【００３７】図４に示すように、ソース側でオーミック
コンタクト層４０４と重なっているＴ型ゲート頭部の面
積をＳ、オーミックコンタクト層４０４の厚さをｄc 、
オーミックコンタクト層表面を含む平面とＴ型ゲート頭
部最下面を含む平面との距離をｈとすると、近似的には
次のように表わすことができる。

【００３８】即ち、リセス側壁が傾斜していない場合
は、Ｃgp＝εＳ／ｈ …（１）であり、リセス側壁が傾斜している場合は、Ｃgp＝（εＳ／ｈ）・（ｈ／ｄc ）・ｌｏｇ（１＋ｄc ／ｈ）…（２）である。但し、εはゲート近傍の誘電率であり、またソ
ース側側壁斜面の頂上がゲート電極端の直下にあると仮
定している。

【００３９】これらの式より、リセス側壁が傾斜してい
る場合の方がＣgpが小さく、さらにｄc がｈに比べて大
きくなるとＣgpの低減効果は大きい。また、リセス側壁
が傾斜していない場合、Ｃgpの大きさがデバイスの特性
に大きく影響を及ぼすのは、ゲート容量Ｃgsの１割より
Ｃgpが大きい場合である。ここで、ゲート幅をＷg とす
ると、Ｃgs／Ｗg はせいぜい３×１０^-9（Ｆ／ｍ）程度
である。従って、Ｃgp／Ｗg ＝Ｃgs／10Ｗg となる。Ｓ
／Ｗg を見積もると、Ｓ／Ｗg 〜０．１μｍとなる。但
し、ゲート近傍を誘電率が比較的大きいＳｉ₃Ｎ₄ で被
覆した場合を仮定し、またｈの値として実現可能な最小
値２０ｍｍを用いた。いま、リセス側壁が傾斜している
場合、斜面の傾斜角をθ、長さをＬとすると、リセス側
壁斜面の頂上がゲート電極端の直下にあると仮定する
と、Ｓ／Ｗg ＝Ｌ cosθであるから、Ｌ cosθ≦０．１
μｍの場合には、リセス側壁を傾斜させてもさせなくて
も、Ｃgpの大きさはＣgsに対し十分小さく、特性に殆ど
影響を与えない。従って、Ｌ cosθ＞０．１μｍの場合
に本発明は効果を発揮する。

【００４０】また、図に示すように、リセス領域におい
て、Ｔ型ゲート脚部からＴ型ゲート頭部端までをＬa 、
Ｔ型ゲート脚部からリセス底面端までをＬr とすると、
ｔａｎθ≧ｄｃ／（Ｌa −Ｌr ）の場合、Ｃgp／εＷg = (La-Lr)/h-(dc/htanθ){1-(h/dc)log(1+
dc/h)} が得られ、tan θ≦ｄc ／（Ｌa −Ｌr ）の場合、Ｃgp／εＷg = -log[1-{(La-Lr)/(h+dc)}tanθ]/ tanθ が得られる。これをグラフに示したのが図７である。但
し、ここではＬa ＝０．３μｍ、Ｌr ＝０．０５μｍ、
ｈ＝０．０２μｍ、ｄc ＝０．０５μｍとしている。図
７より、θが４５度より小さくなるとＣgpが急激に減少
すること、tan θ＜ｄc ／(La-Lr) となると、Ｃgpの減
少が緩やかになるという２点が分かる。

【００４１】なお、上記の説明は、Ｔ型ゲート電極の頭
部最下面がオーミックコンタクト層最表面より上側にあ
る場合であるが（即ちｈ＞０の場合）、Ｔ型ゲート頭部
最下面をオーミックコンタクト層最表面よりも下側に設
置するためには（即ちｈ＜０にするには）、本発明のよ
うにリセス側壁を緩やかな斜面とするのが有効であるこ
とは明らかである。

【００４２】以下、請求項２の発明の実施形態（第３の
実施形態）について説明する。図５は、本実施形態に係
わるＧａＡｓ系ＨＥＭＴの製造工程を示す断面図であ
る。まず、図５（ａ）に示すように、半絶縁性ＧａＡｓ
基板５１２上にＭＯＣＶＤ法により、ＧａＡｓバッファ
層５１１，ＩｎＧａＡｓ電子走行層５１０，ＩｎＧａＰ
電子供給層５０８，Ｓｉドープｎ型ＧａＡｓオーミック
コンタクト層５０４を順次結晶成長する。こうして得ら
れた積層構造に対し、エッチングによる素子分離、オー
ミックコンタクト層５０４上へのソース・ドレイン電極
５０２，５０３の形成を行う。

【００４３】次いで、プラズマＣＶＤ法により２５０℃
でＳｉ₃ Ｎ₄ 膜５１４を５０ｎｍ堆積した後、ＣＶＤ法
により３８０℃でＳｉＯ₂ 膜５１５を５０ｎｍ堆積し、
その上にフォトリソグラフィによりゲートリセス領域を
形成するためのレジストパターン５１６を形成する。こ
のときのゲートリセス領域のレジストパターンの開口部
５１３は０．５μｍ×２００μｍである。

【００４４】次いで、ＨＦをアンモニア水で希釈したエ
ッチング液を用い、図５（ｂ）に示すように、ＳｉＯ₂
膜５１５及びＳｉ₃ Ｎ₄ 膜５１４をエッチングする。こ
のとき、エッチング速度がＳｉＯ₂ とＳｉ₃ Ｎ₄ で約１
０：１であり、その結果、Ｓｉ₃ Ｎ₄ 膜５１４に約６°
の傾斜がつくことになる。

【００４５】次いで、レジストパターン５１６を除去し
た後、ＲＩＥによりＳｉ₃ Ｎ₄ 膜５１４及びＧａＡｓオ
ーミックコンタクト層５０４を、同じエッチング速度と
なる条件でエッチングすることによりゲートリセスを形
成する。その後、ＳｉＯ₂ 膜５１５，Ｓｉ₃ Ｎ₄ 膜５１
４を除去することにより、図５（ｃ）に示す構造が得ら
れる。

【００４６】次いで、Ｔ型ゲート脚部のパターンニング
及び頭部のパターンニングを電子ビームリソグラフィ法
により行い、リフトオフ法によりＴ型ゲート電極５０１
を形成し、最後に保護膜としてＳｉ₃ Ｎ₄ で全面を被覆
して完成したものが図５（ｄ）である。なお、図では保
護膜としてのＳｉ₃ Ｎ₄ 膜は省略してある。このとき、
ゲート長は０．１μｍ、ゲート幅２００μｍ、Ｔ型ゲー
ト脚部の高さは７０ｎｍ、頭部の長さは０．８μｍであ
った。

【００４７】かくして製造されたＨＥＭＴにおいては、
リセス側壁が傾斜していないものと比べて、ゲート・ド
レイン耐圧が５Ｖ改善され、ソース抵抗が０．５Ω低減
され、ゲート抵抗が０．３Ω低減され、さらにゲート寄
生容量も３０％の大きさに低減された。その結果、１８
ＧＨｚでの雑音指数の最小値が０．０５ｄＢ改善されて
いる。

【００４８】このように本実施形態によれば、ソース・
ドレイン間にオーミックコンタクト層５０４をエッチン
グにより除去することによって設けられたリセス内にＴ
型ゲート電極５０１を有するＨＥＭＴにおいて、リセス
領域のソース側の側壁面を緩やかな斜面とし、Ｔ型ゲー
ト電極５０１の頭部のドレイン側直下にはオーミックコ
ンタクト層５０４が存在せず、頭部のソース側の直下に
は上記リセス側壁の斜面が存在し、かつリセス側壁の斜
面の頂上がＴ型ゲート電極頭部直下には存在しないよう
にしている。これにより、ゲート・ドレイン耐圧に優
れ、ソース抵抗が低く、ゲート寄生容量が小さく、雑音
特性に優れたＨＥＭＴを実現することが可能となる。

【００４９】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではリセス内にＴ型ゲー
トを有するＨＥＭＴについて説明したが、本発明はＭＥ
ＳＦＥＴやヘテロ接合ＦＥＴなどの化合物半導体ＦＥＴ
でＴ型ゲート電極をソース・ドレイン間のリセス内に有
するものであれば適用できる。また、リセス領域におけ
るテーパを有する側壁面の形成方法は本発明を何等限定
するものではない。さらに、半導体層の積層構造部にお
ける各層の半導体材料も仕様に応じて適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。

【００５０】

【発明の効果】以上説明したように本発明（請求項１）
によれば、（１００）面から傾斜した面方位を持つ半導
体基板を用い、リセス領域におけるソース電極側の側壁
面とリセス底面との成す角度をドレイン電極側のそれと
異ならせることにより、ゲートにおける寄生容量の増大
やオーミックコンタクト層との接触を招くことなく、ゲ
ート電極をリセス底部のソース電極側に近い位置に設置
することができる。従って、ゲート・ドレイン耐圧の向
上と共にソース抵抗の低減をはかり、素子特性及び信頼
性の向上をはかり得る。

【００５１】また、本発明（請求項２）によれば、リセ
ス領域のソース電極側の側壁面がリセス領域の底面とな
す角度θを４５度より小さくし、側壁面の長さＬをＬ c
osθ＞０．１μｍとなるように設定し、ゲート電極をリ
セス領域の底部に露出する半導体層に対しソース・ドレ
イン間のソース側に偏って設置することにより、ゲート
における寄生容量の増大やオーミックコンタクト層との
接触を招くことなく、ゲート電極をリセス底部のソース
電極側に近い位置に設置することができる。従って、請
求項１と同様の効果が得られる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるＨＥＭＴの構成を模式
的に示す断面図。

【図２】ＧａＡｓ基板の［０１１］方向への傾斜角度と
ＨＥＭＴのゲート・ドレイン耐圧及びソース抵抗との関
係を示す特性図。

【図３】第２の実施形態に係わるＨＥＭＴの構成を模式
的に示す断面図。

【図４】第３の実施形態を説明するためのもので、リセ
ス領域における側壁面形状とＴ型ゲートとの関係を示す
図。

【図５】第３の実施形態に係わるＧａＡｓ系ＨＥＭＴの
製造工程を示す断面図。

【図６】従来のＩｎＧａＰを電子供給層とするＨＥＭＴ
の断面構造の一例を示す図。

【図７】第３の実施形態を説明するためのもので、リセ
ス側壁斜面の傾斜角θとＣgp／εＷg との関係を示す
図。

【符号の説明】

１０１，３０１…半絶縁性ＧａＡｓ基板１０２…ノンドープＧａＡｓバッファ層１０３，３０３…ノンドープＩｎＧａＡｓチャネル層１０４…ノンドープＩｎＧａＰスペーサ層１０５…ｎ型ＩｎＧａＰ電子供給層１０６…ノンドープＩｎＧａＰショットキーコンタクト
層１０７，３０７…ｎ型ＧａＡｓオーミックコンタクト層１０８，３０８…ドレイン電極１０９，３０９…ソース電極１１０，３１０…ゲート電極３０２…ＧａＡｓ／ＡｌＧａＡｓ超格子バッファ層３０４…ノンドープＡｌＧａＡｓスペーサ層３０５…プレーナドーピング層からなる電子供給層３０６…ｎ型ＡｌＧａＡｓショットキーコンタクト層

Claims

【特許請求の範囲】

【請求項１】半導体基板上に複数の半導体層を積層した
積層構造部の表面にソース電極及びドレイン電極を離間
して設け、これらソース電極とドレイン電極との間に積
層構造部の表面側から基板側に向けて凹溝状のリセス領
域を設け、このリセス領域の底部にゲート電極を立設し
てなる電界効果トランジスタにおいて、前記基板の面方位が（１００）面から傾斜した面方位を
持ち、前記リセス領域におけるソース電極側の側壁面と
リセス底面の成す角度と、ドレイン電極側の側壁面とリ
セス底面の成す角度とが異なることを特徴とする電界効
果トランジスタ。
【請求項２】半導体基板上に複数の半導体層を積層した
積層構造部の表面にソース電極及びドレイン電極を離間
して設け、これらソース電極とドレイン電極との間に積
層構造部の表面側から基板側に向けて凹溝状のリセス領
域を設け、このリセス領域の底部にＴ型ゲート電極を立
設してなる電界効果トランジスタにおいて、前記リセス領域のソース電極側の側壁面が緩やかな斜面
で、該斜面とリセス底面とのなす角度θと該斜面の長さ
ＬはＬ cosθ＞０．１μｍに設定され、前記ゲート電極
は前記リセス領域の底部に露出する半導体層に対しソー
ス・ドレイン間のソース側に偏っていることを特徴とす
る電界効果トランジスタ。