JPH1093355A - 高耐圧パワー集積回路 - Google Patents
高耐圧パワー集積回路Info
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- JPH1093355A JPH1093355A JP8246439A JP24643996A JPH1093355A JP H1093355 A JPH1093355 A JP H1093355A JP 8246439 A JP8246439 A JP 8246439A JP 24643996 A JP24643996 A JP 24643996A JP H1093355 A JPH1093355 A JP H1093355A
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Abstract
(57)【要約】
【課題】高耐圧パワー集積回路の出力スイッチ素子の過
電流の検出を一定値で行い、外付け部品を極力省き、コ
スト削減および信頼性の向上を図る。 【解決手段】出力スイッチ素子１０と、出力スイッチ素
子を駆動制御するための出力スイッチ駆動回路２０と、
出力スイッチ素子の電流を電流検出用抵抗素子３１１に
より電圧変換して基準電圧値ＶREF(T)と比較し過電流時
を検出し、駆動回路をオフ状態に制御する出力スイッチ
保護回路３０ａと、基準電圧値が電流検出用抵抗素子に
よる変換電圧の温度係数と等しい温度係数を持つように
生成する基準電圧源とを具備する。
電流の検出を一定値で行い、外付け部品を極力省き、コ
スト削減および信頼性の向上を図る。 【解決手段】出力スイッチ素子１０と、出力スイッチ素
子を駆動制御するための出力スイッチ駆動回路２０と、
出力スイッチ素子の電流を電流検出用抵抗素子３１１に
より電圧変換して基準電圧値ＶREF(T)と比較し過電流時
を検出し、駆動回路をオフ状態に制御する出力スイッチ
保護回路３０ａと、基準電圧値が電流検出用抵抗素子に
よる変換電圧の温度係数と等しい温度係数を持つように
生成する基準電圧源とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧高電力のス
イッチ出力を必要とする高耐圧パワー集積回路に係り、
特に半導体主スイッチ素子と制御用集積回路とが同一ケ
ース内に収容された、あるいは、同一半導体チップ上に
集積化された高耐圧パワー集積回路における主スイッチ
素子を過電流から保護するための回路に関するものであ
り、例えばインテリジェント型のＩＧＢＴ（絶縁ゲート
型バイポーラトランジスタ）、ＭＯＳモジュール等に使
用される。
イッチ出力を必要とする高耐圧パワー集積回路に係り、
特に半導体主スイッチ素子と制御用集積回路とが同一ケ
ース内に収容された、あるいは、同一半導体チップ上に
集積化された高耐圧パワー集積回路における主スイッチ
素子を過電流から保護するための回路に関するものであ
り、例えばインテリジェント型のＩＧＢＴ（絶縁ゲート
型バイポーラトランジスタ）、ＭＯＳモジュール等に使
用される。
【０００２】
【従来の技術】一般に、出力スイッチ素子およびその制
御用の半導体素子群が同一半導体チップ上にモノリシッ
クに集積化されたインテリジェント型の高耐圧パワー集
積回路には、過電流制限回路が設けられている。この過
電流制限回路は、出力スイッチ素子の過電流を検出して
過電流検出信号を出力し、この過電流検出信号をスイッ
チ素子用の駆動回路に伝達することにより、出力スイッ
チ素子をオフ状態にし、その破壊を防止する。
御用の半導体素子群が同一半導体チップ上にモノリシッ
クに集積化されたインテリジェント型の高耐圧パワー集
積回路には、過電流制限回路が設けられている。この過
電流制限回路は、出力スイッチ素子の過電流を検出して
過電流検出信号を出力し、この過電流検出信号をスイッ
チ素子用の駆動回路に伝達することにより、出力スイッ
チ素子をオフ状態にし、その破壊を防止する。
【０００３】図４は、従来の高耐圧パワー集積回路の一
例の一部を示している。図４において、１０は外部負荷
（本例ではモータコイル）に駆動電流を流すための出力
スイッチ素子、２０は前記出力スイッチ素子１０を駆動
するための出力スイッチ駆動回路、３０は前記出力スイ
ッチ素子１０を過電流による破壊から保護するための出
力スイッチ保護回路、４０は診断出力回路である。
例の一部を示している。図４において、１０は外部負荷
（本例ではモータコイル）に駆動電流を流すための出力
スイッチ素子、２０は前記出力スイッチ素子１０を駆動
するための出力スイッチ駆動回路、３０は前記出力スイ
ッチ素子１０を過電流による破壊から保護するための出
力スイッチ保護回路、４０は診断出力回路である。
【０００４】前記出力スイッチ素子１０は、例えばマル
チエミッタ構造を有するＮチャネル型のＩＧＢＴが用い
られている。このＩＧＢＴ１０は、コレクタが高電源端
子１１に接続され、第１のエミッタ（電流出力端子）１
０ａは接地端子１２に接続されている。上記高電源端子
１１は外部負荷１３を介して集積回路外部の高電源１４
に接続されている。
チエミッタ構造を有するＮチャネル型のＩＧＢＴが用い
られている。このＩＧＢＴ１０は、コレクタが高電源端
子１１に接続され、第１のエミッタ（電流出力端子）１
０ａは接地端子１２に接続されている。上記高電源端子
１１は外部負荷１３を介して集積回路外部の高電源１４
に接続されている。
【０００５】前記出力スイッチ駆動回路２０は、集積回
路の通常の電源端子１５から印加される通常の電源電圧
ＶBBが供給され、入力ロジック回路３２の出力信号Ｓ２
に応じて前記出力スイッチ素子用のＩＧＢＴ１０のゲー
ト容量に対する充電電流の供給出力をオン／オフ制御す
るものである。
路の通常の電源端子１５から印加される通常の電源電圧
ＶBBが供給され、入力ロジック回路３２の出力信号Ｓ２
に応じて前記出力スイッチ素子用のＩＧＢＴ１０のゲー
ト容量に対する充電電流の供給出力をオン／オフ制御す
るものである。
【０００６】前記出力スイッチ保護回路３０は、外部負
荷１３が短絡して、過電流時を検出した時にＩＧＢＴ１
０を保護するものである。この出力スイッチ保護回路３
０は、前記ＩＧＢＴ１０の第２のエミッタ（電流検出用
端子）１０ｂに流れる過電流を検出する過電流検出回路
３１と、前記過電流検出回路３１の過電流検出信号およ
び出力スイッチ駆動信号ＩＮに基づいて制御信号を生成
する入力ロジック回路３２と、前記入力ロジック回路３
２の制御信号出力に基づいて前記ＧＢＴ１０のゲート・
エミッタ間電荷を引き抜くことにより前記ＩＧＢＴ１０
のゲート電位を制御して過電流を制限する過電流制限回
路３３とを有する。
荷１３が短絡して、過電流時を検出した時にＩＧＢＴ１
０を保護するものである。この出力スイッチ保護回路３
０は、前記ＩＧＢＴ１０の第２のエミッタ（電流検出用
端子）１０ｂに流れる過電流を検出する過電流検出回路
３１と、前記過電流検出回路３１の過電流検出信号およ
び出力スイッチ駆動信号ＩＮに基づいて制御信号を生成
する入力ロジック回路３２と、前記入力ロジック回路３
２の制御信号出力に基づいて前記ＧＢＴ１０のゲート・
エミッタ間電荷を引き抜くことにより前記ＩＧＢＴ１０
のゲート電位を制御して過電流を制限する過電流制限回
路３３とを有する。
【０００７】前記過電流検出回路３１は、ＩＧＢＴ１０
の電流検出用端子１０ｂに流れる検出用電流を電圧に変
換するための抵抗素子３１１と、上記抵抗素子３１１に
よる変換電圧を一定の基準値ＶREF1と比較し、上記変換
電圧が基準値ＶREF1を越えた過電圧時（ＩＧＢＴ１０の
過電流時）を検出する電圧比較回路３１２と、前記電圧
比較回路３１２の出力を第１の遅延時間ＴD1だけ遅延さ
せる遅延回路３１３とを有する。ここで、上記第１の遅
延時間ＴD1は、主電流の不感時間における動作をマスク
する時間に設定されている。
の電流検出用端子１０ｂに流れる検出用電流を電圧に変
換するための抵抗素子３１１と、上記抵抗素子３１１に
よる変換電圧を一定の基準値ＶREF1と比較し、上記変換
電圧が基準値ＶREF1を越えた過電圧時（ＩＧＢＴ１０の
過電流時）を検出する電圧比較回路３１２と、前記電圧
比較回路３１２の出力を第１の遅延時間ＴD1だけ遅延さ
せる遅延回路３１３とを有する。ここで、上記第１の遅
延時間ＴD1は、主電流の不感時間における動作をマスク
する時間に設定されている。
【０００８】前記入力ロジック回路３２は、前記過電流
検出回路３１の出力信号（遅延回路３１３の出力信号）
および外部から入力するリセットに基づいて、前記過電
流制限回路３３を例えば時間的に二段階で制御するため
に所定の時間差ＴD2を有する第１の制御信号Ｓ１および
第２の制御信号Ｓ２を生成するものであり、例えば図５
に示すように構成されている。
検出回路３１の出力信号（遅延回路３１３の出力信号）
および外部から入力するリセットに基づいて、前記過電
流制限回路３３を例えば時間的に二段階で制御するため
に所定の時間差ＴD2を有する第１の制御信号Ｓ１および
第２の制御信号Ｓ２を生成するものであり、例えば図５
に示すように構成されている。
【０００９】図５に示す入力ロジック回路３２は、前記
遅延回路３１３の出力信号ＥＲＲがセット信号としてセ
ット入力端に入力し、リセット入力端に出力スイッチ駆
動信号ＩＮが入力し、セット出力端のセット出力信号が
前記第１の制御信号Ｓ１として使用されるセット優先型
の第１のフリップフロップ回路３２１と、入力信号を第
２の遅延時間ＴD2だけ遅延させる第２の遅延回路３２２
と、前記第２の遅延回路３２２の出力信号と前記入力信
号との論理積をとる論理積回路３２３と、前記論理積回
路３２３から出力する信号がセット信号としてセット入
力端に入力し、リセット入力端に前記出力スイッチ駆動
信号ＩＮの反転信号が入力し、セット出力端Ｑのセット
出力信号が前記第２の制御信号Ｓ２として使用されるセ
ット優先型の第２のフリップフロップ回路３２４とを具
備する。
遅延回路３１３の出力信号ＥＲＲがセット信号としてセ
ット入力端に入力し、リセット入力端に出力スイッチ駆
動信号ＩＮが入力し、セット出力端のセット出力信号が
前記第１の制御信号Ｓ１として使用されるセット優先型
の第１のフリップフロップ回路３２１と、入力信号を第
２の遅延時間ＴD2だけ遅延させる第２の遅延回路３２２
と、前記第２の遅延回路３２２の出力信号と前記入力信
号との論理積をとる論理積回路３２３と、前記論理積回
路３２３から出力する信号がセット信号としてセット入
力端に入力し、リセット入力端に前記出力スイッチ駆動
信号ＩＮの反転信号が入力し、セット出力端Ｑのセット
出力信号が前記第２の制御信号Ｓ２として使用されるセ
ット優先型の第２のフリップフロップ回路３２４とを具
備する。
【００１０】前記第２の遅延回路３２２は、ＲＣの一次
遅れ要素を使用したり、電流源と容量を使用して第２の
遅延時間ＴD2を設定することができる。前記過電流制限
回路３３は、前記入力ロジック回路３２の制御信号出力
（第１の制御信号Ｓ１および第２の制御信号Ｓ２）に基
づいて前記ＩＧＢＴ１０のゲート・エミッタ間電荷を例
えば二段階で引き抜くことにように構成されている。
遅れ要素を使用したり、電流源と容量を使用して第２の
遅延時間ＴD2を設定することができる。前記過電流制限
回路３３は、前記入力ロジック回路３２の制御信号出力
（第１の制御信号Ｓ１および第２の制御信号Ｓ２）に基
づいて前記ＩＧＢＴ１０のゲート・エミッタ間電荷を例
えば二段階で引き抜くことにように構成されている。
【００１１】即ち、前記過電流制限回路３３は、前記Ｉ
ＧＢＴ１０のゲートと前記接地端子１２との間に接続さ
れ、入力ロジック回路３２からの第１の制御信号Ｓ１に
よりオン／オフ制御され、オン時には前記ＩＧＢＴ１０
のゲート・エミッタ間電荷を引き抜く第１のプルダウン
用トランジスタ３２２と、前記ＩＧＢＴ１０のゲートと
前記接地端子１２との間に接続され、入力ロジック回路
３２からの第２の制御信号Ｓ２によりオン／オフ制御さ
れ、オン時には前記ＩＧＢＴ１０のゲート・エミッタ間
電荷を引き抜く第２のプルダウン用トランジスタ３２１
と、前記ＩＧＢＴ１０のゲートと前記第１のプルダウン
用トランジスタ３２２との間に挿入接続された抵抗素子
３２３とを有する。
ＧＢＴ１０のゲートと前記接地端子１２との間に接続さ
れ、入力ロジック回路３２からの第１の制御信号Ｓ１に
よりオン／オフ制御され、オン時には前記ＩＧＢＴ１０
のゲート・エミッタ間電荷を引き抜く第１のプルダウン
用トランジスタ３２２と、前記ＩＧＢＴ１０のゲートと
前記接地端子１２との間に接続され、入力ロジック回路
３２からの第２の制御信号Ｓ２によりオン／オフ制御さ
れ、オン時には前記ＩＧＢＴ１０のゲート・エミッタ間
電荷を引き抜く第２のプルダウン用トランジスタ３２１
と、前記ＩＧＢＴ１０のゲートと前記第１のプルダウン
用トランジスタ３２２との間に挿入接続された抵抗素子
３２３とを有する。
【００１２】前記診断出力回路４０は、前記過電流検出
回路３１の出力信号（遅延回路３１３の出力信号）が入
力するインバータ回路４１と、上記インバータ回路４１
の出力がベースに入力し、エミッタが接地端子１２に接
続されたオープン・コレクタ型のＮＰＮトランジスタ４
２とを有する。
回路３１の出力信号（遅延回路３１３の出力信号）が入
力するインバータ回路４１と、上記インバータ回路４１
の出力がベースに入力し、エミッタが接地端子１２に接
続されたオープン・コレクタ型のＮＰＮトランジスタ４
２とを有する。
【００１３】上記構成の図４の回路において、通常動作
時には、ＩＧＢＴ１０が出力スイッチ駆動信号ＩＮに応
じてオン／オフ制御される。これに対して、負荷短絡時
などにＩＧＢＴ１０の出力電流が増加して基準電流を越
えた時（過電流時）には、出力スイッチ保護回路３０
は、過電流時を検出して出力スイッチ駆動回路２０をオ
ープンにして、ＩＧＢＴ１０のゲートをオープンにし、
同時に第１のプルダウン用トランジスタ３２２をオンに
して、ＩＧＢＴ１０のゲート・エミッタ間電荷を抵抗素
子３２３を介して放電し、前記第２の遅延時間ＴD2の経
過後に第２のプルダウン用トランジスタ３２１をオンに
し、完全にＩＧＢＴ１０をオフさせるような、二段階の
ゲート電圧制御を行うことにより、コレクタ電流を緩や
かに遮断する。このようにすることにより、サージ電圧
発生による破壊が防止される。
時には、ＩＧＢＴ１０が出力スイッチ駆動信号ＩＮに応
じてオン／オフ制御される。これに対して、負荷短絡時
などにＩＧＢＴ１０の出力電流が増加して基準電流を越
えた時（過電流時）には、出力スイッチ保護回路３０
は、過電流時を検出して出力スイッチ駆動回路２０をオ
ープンにして、ＩＧＢＴ１０のゲートをオープンにし、
同時に第１のプルダウン用トランジスタ３２２をオンに
して、ＩＧＢＴ１０のゲート・エミッタ間電荷を抵抗素
子３２３を介して放電し、前記第２の遅延時間ＴD2の経
過後に第２のプルダウン用トランジスタ３２１をオンに
し、完全にＩＧＢＴ１０をオフさせるような、二段階の
ゲート電圧制御を行うことにより、コレクタ電流を緩や
かに遮断する。このようにすることにより、サージ電圧
発生による破壊が防止される。
【００１４】ところで、前記した図４の回路において、
ＩＧＢＴ１０の第２のエミッタ（電流検出用端子）１０
ｂに流れるセンス電流の温度係数について、図６に示す
センス電流温度係数測定回路を参照しながら考察する。
ＩＧＢＴ１０の第２のエミッタ（電流検出用端子）１０
ｂに流れるセンス電流の温度係数について、図６に示す
センス電流温度係数測定回路を参照しながら考察する。
【００１５】ＩＧＢＴ１０のコレクタ電流Ｉc 、エミッ
タ電流Ｉe 、センス電流Ｉs の間には次式の関係があ
る。 Ｉc ＝Ｉe ＋Ｉs …（１） 過電流検出用抵抗素子３１１の抵抗値Ｒsen 、電圧降下
Ｖsen 、センス電流Ｉs の間には次式の関係がある。
タ電流Ｉe 、センス電流Ｉs の間には次式の関係があ
る。 Ｉc ＝Ｉe ＋Ｉs …（１） 過電流検出用抵抗素子３１１の抵抗値Ｒsen 、電圧降下
Ｖsen 、センス電流Ｉs の間には次式の関係がある。
【００１６】Ｖsen ＝Ｒsen ×Ｉs …（２） 上式（１）、（２）を偏微分して整理すると、次式のよ
うになる。 （１／Ｉs ）（ｄＩs ／ｄｔ）＝（１／Ｖsen ）（ｄＶsen ／ｄｔ）…（３） （ただし、上記式中のｄは偏微分の記号とする。以下同
様）図７は、あるＩＧＢＴ１０を使用した時のＶsen と
接合温度ＴJ との関係（温度特性）を示している。
うになる。 （１／Ｉs ）（ｄＩs ／ｄｔ）＝（１／Ｖsen ）（ｄＶsen ／ｄｔ）…（３） （ただし、上記式中のｄは偏微分の記号とする。以下同
様）図７は、あるＩＧＢＴ１０を使用した時のＶsen と
接合温度ＴJ との関係（温度特性）を示している。
【００１７】図７において、Ｖsen は正の温度係数を持
ち、ＴJ が２５℃のＶsent＝０．１１Ｖ、ＴJ が１２５
℃のＶsen ＝０．１５Ｖである。前式（３）に図７中の
値を代入する。
ち、ＴJ が２５℃のＶsent＝０．１１Ｖ、ＴJ が１２５
℃のＶsen ＝０．１５Ｖである。前式（３）に図７中の
値を代入する。
【００１８】 （１／Ｖsen ）（ｄＶsen ／ｄｔ） ＝（１／０．１１）・（０．１５−０．１１）／（１２５−２５）℃ ＝＋３６３６（ｐｐｍ／℃） …（４） このようにＩＧＢＴ１０のセンス電流Ｉs が正の温度係
数を持つ理由は、ＩＧＢＴ１０の断面構造による。
数を持つ理由は、ＩＧＢＴ１０の断面構造による。
【００１９】即ち、センス用エミッタ領域と主エミッタ
領域とは隣り合って配置され、耐圧をかせぐＮ型エピタ
キシャル層上のＰ型ボディ（島領域）上に高濃度のＮ型
不純物が拡散されて形成される。
領域とは隣り合って配置され、耐圧をかせぐＮ型エピタ
キシャル層上のＰ型ボディ（島領域）上に高濃度のＮ型
不純物が拡散されて形成される。
【００２０】このようなＩＧＢＴ１０をセンスＦＥＴと
して使うと、Ｖsen ＞Ｖemitter が成立し、寄生横方向
ＰＮＰセンス側のＰ型ボディがエミッタ領域、Ｎ型エピ
タキシャル層がベース領域、主エミッタ領域が浮かぶＰ
型ボディがコレクタ領域となる。高温では、上記寄生Ｐ
ＮＰトランジスタのベースエミッタ間電圧ＶBEは下がる
ので、センス用エミッタ領域から主エミッタ領域に電流
が流れ易くなり、センス電流Ｉs が増加する。
して使うと、Ｖsen ＞Ｖemitter が成立し、寄生横方向
ＰＮＰセンス側のＰ型ボディがエミッタ領域、Ｎ型エピ
タキシャル層がベース領域、主エミッタ領域が浮かぶＰ
型ボディがコレクタ領域となる。高温では、上記寄生Ｐ
ＮＰトランジスタのベースエミッタ間電圧ＶBEは下がる
ので、センス用エミッタ領域から主エミッタ領域に電流
が流れ易くなり、センス電流Ｉs が増加する。
【００２１】図６に示したセンス電流温度係数測定回路
においては、主コレクタ電流Ｉc が一定であるから、セ
ンス電流が増加することはエミッタ電流が減少すること
に等しい。
においては、主コレクタ電流Ｉc が一定であるから、セ
ンス電流が増加することはエミッタ電流が減少すること
に等しい。
【００２２】結論として、見掛け上の電流センス比（Ｉ
c ／Ｉs ）は高温で小さくなり、前記過電流検出用抵抗
素子３１１の電圧降下Ｖsen を温度係数が零の基準電圧
ＶREF1と比較すると、高温では主コレクタ電流Ｉc の値
が低い領域で過電流検出を行うようになる。
c ／Ｉs ）は高温で小さくなり、前記過電流検出用抵抗
素子３１１の電圧降下Ｖsen を温度係数が零の基準電圧
ＶREF1と比較すると、高温では主コレクタ電流Ｉc の値
が低い領域で過電流検出を行うようになる。
【００２３】そこで、前述した図４の回路では、前記過
電流検出用抵抗素子３１１として、前記センス電流温度
係数とは逆の負の温度係数を持つもの（例えばサーミス
タ）を使用している。
電流検出用抵抗素子３１１として、前記センス電流温度
係数とは逆の負の温度係数を持つもの（例えばサーミス
タ）を使用している。
【００２４】しかし、上記したように過電流検出用抵抗
素子としてサーミスタを使用する場合には、コストが高
くなり、その電極（通常、銀・バナジュームと半田）の
高温での信頼性が低い。
素子としてサーミスタを使用する場合には、コストが高
くなり、その電極（通常、銀・バナジュームと半田）の
高温での信頼性が低い。
【００２５】一方、ＩＧＢＴの電流検出端子・エミッタ
電極間に温度補償用ダイオードのアノード・カソード間
を外付け接続してセンス電流の温度特性をキャンセルす
る方法があるが、外部使用部品が増え、組立て費、部品
代の上昇をまねく。この場合、温度補償用ダイオードと
してショットキーダイオードを必要とするので、例えば
１２５℃以上の高温での動作保証が難しい。
電極間に温度補償用ダイオードのアノード・カソード間
を外付け接続してセンス電流の温度特性をキャンセルす
る方法があるが、外部使用部品が増え、組立て費、部品
代の上昇をまねく。この場合、温度補償用ダイオードと
してショットキーダイオードを必要とするので、例えば
１２５℃以上の高温での動作保証が難しい。
【００２６】図８は、従来の高耐圧パワー集積回路の他
の例の一部であり、図４中に示した電流端子付きのＩＧ
ＢＴ１０（あるいは電流端子付きのＦＥＴ）を使用でき
ない場合の回路例を示している。
の例の一部であり、図４中に示した電流端子付きのＩＧ
ＢＴ１０（あるいは電流端子付きのＦＥＴ）を使用でき
ない場合の回路例を示している。
【００２７】図８の回路は、図４に示した回路と比べ
て、第２の電源端子１５とＩＧＢＴ９０のコレクタとの
間に抵抗素子９１および第２の高耐圧ダイオード９２が
直列に接続されており、上記高耐圧ダイオード９２のア
ノード電圧（高耐圧ダイオード９２と抵抗素子９１との
接続ノードの電圧）を電圧比較回路９３で一定の基準値
ＶREF2と比較する点が異なる。
て、第２の電源端子１５とＩＧＢＴ９０のコレクタとの
間に抵抗素子９１および第２の高耐圧ダイオード９２が
直列に接続されており、上記高耐圧ダイオード９２のア
ノード電圧（高耐圧ダイオード９２と抵抗素子９１との
接続ノードの電圧）を電圧比較回路９３で一定の基準値
ＶREF2と比較する点が異なる。
【００２８】図８の回路において、主スイッチ９０がオ
ンした時、 飽和電圧ＶCE(SAT) ＝ＲON・ＩC （ＲON …オン抵抗、ＩC …コレクタ電流）から電流
を検出する。高耐圧ダイオード９２の順方向電圧降下を
ＶF(HD) で表わすと、ＶCE(SAT) ＋ＶF(HD) とＶREF2が
比較され、 ＶCE(SAT) ＋ＶF(HD) ＞ＶREF2 …（４） が成立すると、過電流と判定する。
ンした時、 飽和電圧ＶCE(SAT) ＝ＲON・ＩC （ＲON …オン抵抗、ＩC …コレクタ電流）から電流
を検出する。高耐圧ダイオード９２の順方向電圧降下を
ＶF(HD) で表わすと、ＶCE(SAT) ＋ＶF(HD) とＶREF2が
比較され、 ＶCE(SAT) ＋ＶF(HD) ＞ＶREF2 …（４） が成立すると、過電流と判定する。
【００２９】ここで、問題となるのは、（４）式は、過
電流状態だけでなく、主スイッチ９０がオフ状態でも、
また、主スイッチ９０のオン・オフの過渡状態でも成立
することである。
電流状態だけでなく、主スイッチ９０がオフ状態でも、
また、主スイッチ９０のオン・オフの過渡状態でも成立
することである。
【００３０】後者の対策としてはノイズフィルターを挿
入すればよく、主電流の不感時間（マスク時間）に相当
する第１の遅延時間ＴD1を有する前記第１の遅延回路３
１３を挿入すればよい。
入すればよく、主電流の不感時間（マスク時間）に相当
する第１の遅延時間ＴD1を有する前記第１の遅延回路３
１３を挿入すればよい。
【００３１】前者の対策としては、図８中の入力ロジッ
ク回路３２ａとして、図９に示すように、主スイッチ９
０がオフの期間に別途供給されるエラー信号ＥＲＲを反
転するインバータ回路１９１と、このインバータ回路１
９１で反転した信号／ＥＲＲと入力信号との論理積をと
る第２の論理積回路１９２とを挿入することにより、主
スイッチ９０がオン状態の時のみ入力信号（過電流検出
信号）を通すようにすればよい。
ク回路３２ａとして、図９に示すように、主スイッチ９
０がオフの期間に別途供給されるエラー信号ＥＲＲを反
転するインバータ回路１９１と、このインバータ回路１
９１で反転した信号／ＥＲＲと入力信号との論理積をと
る第２の論理積回路１９２とを挿入することにより、主
スイッチ９０がオン状態の時のみ入力信号（過電流検出
信号）を通すようにすればよい。
【００３２】なお、図９中、図５と同一部分には同一符
号を付しており、図９の回路の動作波形の一例を図１０
に示している。しかし、上記したように過電流検出用抵
抗素子として高耐圧ダイオード９２を用いる場合には、
コストが割高になり、ＩＧＢＴ９０のコレクタ電流を正
確に検出することが困難である。
号を付しており、図９の回路の動作波形の一例を図１０
に示している。しかし、上記したように過電流検出用抵
抗素子として高耐圧ダイオード９２を用いる場合には、
コストが割高になり、ＩＧＢＴ９０のコレクタ電流を正
確に検出することが困難である。
【００３３】
【発明が解決しようとする課題】上記したように従来の
高耐圧パワー集積回路における出力スイッチ素子の過電
流時を検出するための過電流検出回路において、過電流
検出用抵抗素子としてサーミスタを使用する場合には、
コストが高くなり、その電極（通常、銀・バナジウムと
半田）の高温での信頼性が低いという問題があった。
高耐圧パワー集積回路における出力スイッチ素子の過電
流時を検出するための過電流検出回路において、過電流
検出用抵抗素子としてサーミスタを使用する場合には、
コストが高くなり、その電極（通常、銀・バナジウムと
半田）の高温での信頼性が低いという問題があった。
【００３４】また、過電流検出素子として高耐圧ダイオ
ードを用いる場合には、コストが割高になり、また、Ｉ
ＧＢＴのコレクタ電圧を正確に検出することが困難であ
るという問題があった。
ードを用いる場合には、コストが割高になり、また、Ｉ
ＧＢＴのコレクタ電圧を正確に検出することが困難であ
るという問題があった。
【００３５】本発明は上記の問題点を解決すべくなされ
たもので、出力スイッチ素子の過電流時を検出するため
の過電流検出用抵抗素子としてサーミスタや高耐圧ダイ
オードを使用しなくても高温でも一定値の過電流検出を
行うことが可能になり、外付け部品を極力省き、コスト
削減および半田付け回数を減らして信頼性の向上を図り
得る過電流検出回路を有する高耐圧パワー集積回路を提
供することを目的とする。
たもので、出力スイッチ素子の過電流時を検出するため
の過電流検出用抵抗素子としてサーミスタや高耐圧ダイ
オードを使用しなくても高温でも一定値の過電流検出を
行うことが可能になり、外付け部品を極力省き、コスト
削減および半田付け回数を減らして信頼性の向上を図り
得る過電流検出回路を有する高耐圧パワー集積回路を提
供することを目的とする。
【００３６】
【課題を解決するための手段】本発明の高耐圧パワー集
積回路は、集積回路外部の高電源から負荷回路を介して
電源が印加される高電源端子と、前記高電源端子と接地
端子との間に接続された出力スイッチ素子と、前記出力
スイッチ素子を駆動制御するために駆動制御信号入力に
応じて上記出力スイッチ素子の制御電極に駆動信号を供
給する出力スイッチ駆動回路と、前記出力スイッチ素子
の過電流時を検出して過電流検出信号を出力し、前記駆
動回路の駆動信号をオフ状態に制御する出力スイッチ保
護回路とを具備し、前記出力スイッチ保護回路は、前記
出力スイッチ素子の電流検出用端子に流れる検出用電流
の過電流を検出する過電流検出回路と、前記過電流検出
回路の過電流検出信号および外部から入力するリセット
に基づいて制御信号を生成する入力ロジック回路と、前
記入力ロジック回路の制御信号出力に基づいて前記出力
スイッチ駆動回路の出力電流を引き抜くことにより前記
出力スイッチ素子の制御電極電位を制御して過電流を制
限する過電流制限回路とを有し、前記過電流検出回路
は、前記出力スイッチ素子の電流検出用端子に流れる検
出用電流を電圧に変換するための電流検出用抵抗素子
と、前記電流検出用抵抗素子による変換電圧を基準電圧
源から供給される所定の基準電圧値と比較し、前記変換
電圧が前記基準電圧値を越えた過電圧時を検出する電圧
比較回路と、前記電圧比較回路の出力を第１の遅延時間
だけ遅延させる第１の遅延回路とを有し、前記基準電圧
源は、前記基準電圧値が前記電流検出用抵抗素子による
変換電圧の温度係数と等しい温度係数を持つように生成
することを特徴とする。
積回路は、集積回路外部の高電源から負荷回路を介して
電源が印加される高電源端子と、前記高電源端子と接地
端子との間に接続された出力スイッチ素子と、前記出力
スイッチ素子を駆動制御するために駆動制御信号入力に
応じて上記出力スイッチ素子の制御電極に駆動信号を供
給する出力スイッチ駆動回路と、前記出力スイッチ素子
の過電流時を検出して過電流検出信号を出力し、前記駆
動回路の駆動信号をオフ状態に制御する出力スイッチ保
護回路とを具備し、前記出力スイッチ保護回路は、前記
出力スイッチ素子の電流検出用端子に流れる検出用電流
の過電流を検出する過電流検出回路と、前記過電流検出
回路の過電流検出信号および外部から入力するリセット
に基づいて制御信号を生成する入力ロジック回路と、前
記入力ロジック回路の制御信号出力に基づいて前記出力
スイッチ駆動回路の出力電流を引き抜くことにより前記
出力スイッチ素子の制御電極電位を制御して過電流を制
限する過電流制限回路とを有し、前記過電流検出回路
は、前記出力スイッチ素子の電流検出用端子に流れる検
出用電流を電圧に変換するための電流検出用抵抗素子
と、前記電流検出用抵抗素子による変換電圧を基準電圧
源から供給される所定の基準電圧値と比較し、前記変換
電圧が前記基準電圧値を越えた過電圧時を検出する電圧
比較回路と、前記電圧比較回路の出力を第１の遅延時間
だけ遅延させる第１の遅延回路とを有し、前記基準電圧
源は、前記基準電圧値が前記電流検出用抵抗素子による
変換電圧の温度係数と等しい温度係数を持つように生成
することを特徴とする。
【００３７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る高耐圧パワー集積回路の一部と集積回路
外部との接続関係を示している。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る高耐圧パワー集積回路の一部と集積回路
外部との接続関係を示している。
【００３８】図１中に示す高耐圧パワー集積回路は、図
４を参照して前述した従来の高耐圧パワー集積回路と比
べて、過電流検出時の検出電圧と比較するために、セン
ス電流温度係数と等しい温度係数（＋３６３６ｐｐｍ／
℃）を有する基準電圧ＶREF(T)を生成するための基準電
圧源１をＩＣ内に設けた点が異なる。
４を参照して前述した従来の高耐圧パワー集積回路と比
べて、過電流検出時の検出電圧と比較するために、セン
ス電流温度係数と等しい温度係数（＋３６３６ｐｐｍ／
℃）を有する基準電圧ＶREF(T)を生成するための基準電
圧源１をＩＣ内に設けた点が異なる。
【００３９】即ち、図１において、１０は外部負荷（本
例ではモータコイル）に駆動電流を流すための出力スイ
ッチ素子、２０は前記出力スイッチ素子１０を駆動する
ための出力スイッチ駆動回路、３０は前記出力スイッチ
素子１０を過電流による破壊から保護するための出力ス
イッチ保護回路、４０は診断出力回路である。
例ではモータコイル）に駆動電流を流すための出力スイ
ッチ素子、２０は前記出力スイッチ素子１０を駆動する
ための出力スイッチ駆動回路、３０は前記出力スイッチ
素子１０を過電流による破壊から保護するための出力ス
イッチ保護回路、４０は診断出力回路である。
【００４０】前記出力スイッチ素子１０は、例えばマル
チエミッタ構造を有するＮチャネル型のＩＧＢＴ１０が
用いられている。このＩＧＢＴ１０は、コレクタが高電
源端子１１に接続され、第１のエミッタ（電流出力端
子）１０ａは接地端子１２に接続されている。上記高電
源端子１１は外部負荷１３を介して集積回路外部の高電
源１４に接続されている。
チエミッタ構造を有するＮチャネル型のＩＧＢＴ１０が
用いられている。このＩＧＢＴ１０は、コレクタが高電
源端子１１に接続され、第１のエミッタ（電流出力端
子）１０ａは接地端子１２に接続されている。上記高電
源端子１１は外部負荷１３を介して集積回路外部の高電
源１４に接続されている。
【００４１】前記出力スイッチ駆動回路２０は、集積回
路の通常の電源端子１５から印加される通常の電源電圧
ＶBBが供給され、入力ロジック回路３２の出力信号Ｓ２
に応じて前記出力スイッチ素子用のＩＧＢＴ１０のゲー
ト容量に対する充電電流の供給出力をオン／オフ制御す
るものである。
路の通常の電源端子１５から印加される通常の電源電圧
ＶBBが供給され、入力ロジック回路３２の出力信号Ｓ２
に応じて前記出力スイッチ素子用のＩＧＢＴ１０のゲー
ト容量に対する充電電流の供給出力をオン／オフ制御す
るものである。
【００４２】前記出力スイッチ保護回路３０ａは、外部
負荷１３が短絡して、過電流時を検出した時にＩＧＢＴ
１０を保護するものである。この出力スイッチ保護回路
３０ａは、前記ＩＧＢＴ１０の第２のエミッタ（電流検
出用端子）１０ｂに流れる過電流を検出する過電流検出
回路３１と、前記過電流検出回路３１の過電流検出信号
および出力スイッチ駆動信号ＩＮに基づいて制御信号を
生成する入力ロジック回路３２と、前記入力ロジック回
路３２の制御信号出力に基づいて前記ＩＧＢＴ１０のゲ
ート・エミッタ間電荷を引き抜くことにより前記ＩＧＢ
Ｔ１０のゲート電位を制御して過電流を制限する過電流
制限回路３３とを有する。
負荷１３が短絡して、過電流時を検出した時にＩＧＢＴ
１０を保護するものである。この出力スイッチ保護回路
３０ａは、前記ＩＧＢＴ１０の第２のエミッタ（電流検
出用端子）１０ｂに流れる過電流を検出する過電流検出
回路３１と、前記過電流検出回路３１の過電流検出信号
および出力スイッチ駆動信号ＩＮに基づいて制御信号を
生成する入力ロジック回路３２と、前記入力ロジック回
路３２の制御信号出力に基づいて前記ＩＧＢＴ１０のゲ
ート・エミッタ間電荷を引き抜くことにより前記ＩＧＢ
Ｔ１０のゲート電位を制御して過電流を制限する過電流
制限回路３３とを有する。
【００４３】前記過電流検出回路３１は、ＩＧＢＴ１０
の電流検出用端子１０ｂに流れる検出用電流を電圧に変
換するための抵抗素子３１１と、上記抵抗素子３１１に
よる変換電圧を基準電圧源から供給される所定の基準電
圧値ＶREF(T)と比較し、ＩＧＢＴ１０の過電流時に対応
する過電圧時に上記変換電圧が基準電圧値ＶREF(T)を越
えた時点を検出する電圧比較回路３１２と、前記電圧比
較回路３１２の出力を第１の遅延時間ＴD1だけ遅延させ
る第１の遅延回路３１３とを有する。
の電流検出用端子１０ｂに流れる検出用電流を電圧に変
換するための抵抗素子３１１と、上記抵抗素子３１１に
よる変換電圧を基準電圧源から供給される所定の基準電
圧値ＶREF(T)と比較し、ＩＧＢＴ１０の過電流時に対応
する過電圧時に上記変換電圧が基準電圧値ＶREF(T)を越
えた時点を検出する電圧比較回路３１２と、前記電圧比
較回路３１２の出力を第１の遅延時間ＴD1だけ遅延させ
る第１の遅延回路３１３とを有する。
【００４４】ここで、上記第１の遅延時間ＴD1は、電圧
比較回路３１２の出力（過電流時検出信号）の立上がり
（前縁）をＩＧＢＴ１０がオフ状態からオン状態になる
時間をマスクする時間だけ遅延させるものである。つま
り、主電流の不感時間の動作をマスクするために主電流
の不感時間に相当する時間に設定されている。
比較回路３１２の出力（過電流時検出信号）の立上がり
（前縁）をＩＧＢＴ１０がオフ状態からオン状態になる
時間をマスクする時間だけ遅延させるものである。つま
り、主電流の不感時間の動作をマスクするために主電流
の不感時間に相当する時間に設定されている。
【００４５】前記入力ロジック回路３２は、前記過電流
検出回路３１の出力信号（遅延回路３１３の出力信号）
および出力スイッチ駆動信号ＩＮに基づいて、前記過電
流制限回路３３を例えば時間的に二段階で制御するため
に所定の時間差ＴD2を有する第１の制御信号Ｓ１および
第２の制御信号Ｓ２を生成するものであり、例えば図５
に示したように構成されている。
検出回路３１の出力信号（遅延回路３１３の出力信号）
および出力スイッチ駆動信号ＩＮに基づいて、前記過電
流制限回路３３を例えば時間的に二段階で制御するため
に所定の時間差ＴD2を有する第１の制御信号Ｓ１および
第２の制御信号Ｓ２を生成するものであり、例えば図５
に示したように構成されている。
【００４６】即ち、入力ロジック回路２１は、前記第１
の遅延回路３１３の出力信号ＥＲＲがセット入力端に入
力し、リセット入力端に出力スイッチ駆動信号ＩＮが入
力し、セット出力端Ｑのセット出力信号が前記第１の制
御信号Ｓ１として使用されるセット優先型の第１のフリ
ップフロップ回路３２１と、入力信号を第２の遅延時間
ＴD2だけ遅延させる第２の遅延回路３２２と、前記第２
の遅延回路３２２の出力信号と前記入力信号との論理積
をとる論理積回路３２３と、前記論理積回路３２３から
出力する信号がセット信号としてセット入力端に入力
し、リセット入力端に出力スイッチ駆動信号ＩＮの反転
信号が入力し、セット出力端Ｑのセット出力信号が前記
第２の制御信号Ｓ２として使用されるセット優先型の第
２のフリップフロップ回路３２４とを有する。
の遅延回路３１３の出力信号ＥＲＲがセット入力端に入
力し、リセット入力端に出力スイッチ駆動信号ＩＮが入
力し、セット出力端Ｑのセット出力信号が前記第１の制
御信号Ｓ１として使用されるセット優先型の第１のフリ
ップフロップ回路３２１と、入力信号を第２の遅延時間
ＴD2だけ遅延させる第２の遅延回路３２２と、前記第２
の遅延回路３２２の出力信号と前記入力信号との論理積
をとる論理積回路３２３と、前記論理積回路３２３から
出力する信号がセット信号としてセット入力端に入力
し、リセット入力端に出力スイッチ駆動信号ＩＮの反転
信号が入力し、セット出力端Ｑのセット出力信号が前記
第２の制御信号Ｓ２として使用されるセット優先型の第
２のフリップフロップ回路３２４とを有する。
【００４７】前記第２の遅延回路３２２は、ＲＣの一次
遅れ要素を使用したり、電流源と容量を使用して第２の
遅延時間ＴD2を設定することができる。前記過電流制限
回路３３は、前記入力ロジック回路３２の制御信号出力
（第１の制御信号Ｓ１および第２の制御信号Ｓ２）に基
づいて前記ＩＧＢＴ１０のゲート・エミッタ間電荷を例
えば二段階で引き抜くことにように構成されている。
遅れ要素を使用したり、電流源と容量を使用して第２の
遅延時間ＴD2を設定することができる。前記過電流制限
回路３３は、前記入力ロジック回路３２の制御信号出力
（第１の制御信号Ｓ１および第２の制御信号Ｓ２）に基
づいて前記ＩＧＢＴ１０のゲート・エミッタ間電荷を例
えば二段階で引き抜くことにように構成されている。
【００４８】即ち、前記過電流制限回路３３は、前記Ｉ
ＧＢＴ１０のゲートと前記接地端子１２との間に接続さ
れ、入力ロジック回路３２からの第１の制御信号Ｓ１に
よりオン／オフ制御され、オン時には前記出力スイッチ
駆動回路２０の出力電流を引き抜く第１のプルダウン用
トランジスタ３２２と、前記ＩＧＢＴ１０のゲートと前
記接地端子１２との間に接続され、入力ロジック回路３
２からの第２の制御信号Ｓ２によりオン／オフ制御さ
れ、オン時には前記ＩＧＢＴ１０のゲート・エミッタ間
電荷を引き抜く第２のプルダウン用トランジスタ３２１
と、前記ＩＧＢＴ１０のゲートと前記第１のプルダウン
用トランジスタ３２２との間に挿入接続された抵抗素子
３２３とを有する。
ＧＢＴ１０のゲートと前記接地端子１２との間に接続さ
れ、入力ロジック回路３２からの第１の制御信号Ｓ１に
よりオン／オフ制御され、オン時には前記出力スイッチ
駆動回路２０の出力電流を引き抜く第１のプルダウン用
トランジスタ３２２と、前記ＩＧＢＴ１０のゲートと前
記接地端子１２との間に接続され、入力ロジック回路３
２からの第２の制御信号Ｓ２によりオン／オフ制御さ
れ、オン時には前記ＩＧＢＴ１０のゲート・エミッタ間
電荷を引き抜く第２のプルダウン用トランジスタ３２１
と、前記ＩＧＢＴ１０のゲートと前記第１のプルダウン
用トランジスタ３２２との間に挿入接続された抵抗素子
３２３とを有する。
【００４９】前記診断出力回路４０は、前記過電流検出
回路３１の出力信号（遅延回路３１３の出力信号）が入
力するインバータ回路４１と、上記インバータ回路４１
の出力がベースに入力し、エミッタが接地端子１２に接
続されたオープン・コレクタ型のＮＰＮトランジスタ４
２とを有する。
回路３１の出力信号（遅延回路３１３の出力信号）が入
力するインバータ回路４１と、上記インバータ回路４１
の出力がベースに入力し、エミッタが接地端子１２に接
続されたオープン・コレクタ型のＮＰＮトランジスタ４
２とを有する。
【００５０】図２は、図１中の基準電圧値ＶREF(T)を供
給するための基準電圧源の一例を示している。図２にお
いて、ＶCCノードとＧＮＤとの間には、第１の抵抗素子
Ｒ１、コレクタ・ベース相互が接続されたＮＰＮ型の第
１のトランジスタＱ１のコレクタ・エミッタ間およびＮ
ＰＮ型の第２のトランジスタＱ２のコレクタ・エミッタ
間が直列に接続されている。
給するための基準電圧源の一例を示している。図２にお
いて、ＶCCノードとＧＮＤとの間には、第１の抵抗素子
Ｒ１、コレクタ・ベース相互が接続されたＮＰＮ型の第
１のトランジスタＱ１のコレクタ・エミッタ間およびＮ
ＰＮ型の第２のトランジスタＱ２のコレクタ・エミッタ
間が直列に接続されている。
【００５１】上記第１のトランジスタＱ１のベースにＮ
ＰＮ型の第３のトランジスタＱ３のベースが接続されて
おり、この第３のトランジスタＱ３のエミッタとＧＮＤ
との間にはＮＰＮ型の第４のトランジスタＱ４のコレク
タ・エミッタ間および第２の抵抗素子Ｒ２が直列に接続
されている。この場合、前記第２のトランジスタＱ２と
第４のトランジスタＱ４とは、エミッタ面積比が１：Ｎ
であり、互いのコレクタ・ベース相互が接続されてい
る。
ＰＮ型の第３のトランジスタＱ３のベースが接続されて
おり、この第３のトランジスタＱ３のエミッタとＧＮＤ
との間にはＮＰＮ型の第４のトランジスタＱ４のコレク
タ・エミッタ間および第２の抵抗素子Ｒ２が直列に接続
されている。この場合、前記第２のトランジスタＱ２と
第４のトランジスタＱ４とは、エミッタ面積比が１：Ｎ
であり、互いのコレクタ・ベース相互が接続されてい
る。
【００５２】前記ＶCCノードと前記第３のトランジスタ
Ｑ３のコレクタとの間には第４の抵抗素子Ｒ３およびベ
ース・コレクタ相互が接続されたＰＮＰ型の第５のトラ
ンジスタＱ５のエミッタ・コレクタ間が直列に接続され
ている。
Ｑ３のコレクタとの間には第４の抵抗素子Ｒ３およびベ
ース・コレクタ相互が接続されたＰＮＰ型の第５のトラ
ンジスタＱ５のエミッタ・コレクタ間が直列に接続され
ている。
【００５３】上記第５のトランジスタＱ５のコレクタと
ＧＮＤとの間にはＮＰＮ型の第６のトランジスタＱ６の
コレクタ・エミッタ間および第３の抵抗素子Ｒ３が直列
に接続されており、上記第６のトランジスタＱ６のベー
スは前記第１のトランジスタＱ１のベースおよび第３の
トランジスタＱ３のベースに接続されている。
ＧＮＤとの間にはＮＰＮ型の第６のトランジスタＱ６の
コレクタ・エミッタ間および第３の抵抗素子Ｒ３が直列
に接続されており、上記第６のトランジスタＱ６のベー
スは前記第１のトランジスタＱ１のベースおよび第３の
トランジスタＱ３のベースに接続されている。
【００５４】さらに、前記第５のトランジスタＱ５のベ
ースにＰＮＰ型の第７のトランジスタＱ７のベースが接
続されており、前記ＶCCノードと上記第７のトランジス
タＱ７のエミッタとの間に第５の抵抗素子Ｒ５が接続さ
れている。そして、上記第７のトランジスタＱ７のコレ
クタ（基準電圧出力ノード）とＧＮＤとの間には第６の
抵抗素子Ｒ６が接続されている。上記第４の抵抗素子Ｒ
４と第５の抵抗素子Ｒ５とは、それぞれ等しい抵抗値Ｒ
E に設定されている。
ースにＰＮＰ型の第７のトランジスタＱ７のベースが接
続されており、前記ＶCCノードと上記第７のトランジス
タＱ７のエミッタとの間に第５の抵抗素子Ｒ５が接続さ
れている。そして、上記第７のトランジスタＱ７のコレ
クタ（基準電圧出力ノード）とＧＮＤとの間には第６の
抵抗素子Ｒ６が接続されている。上記第４の抵抗素子Ｒ
４と第５の抵抗素子Ｒ５とは、それぞれ等しい抵抗値Ｒ
E に設定されている。
【００５５】図２の構成の基準電圧源は、抵抗素子の抵
抗値の重み付けにより正負の温度係数を実現するもので
あり、ＮＰＮ型のトランジスタのベースエミッタ間電圧
をＶBE、熱起電圧をＶT で表わすと、基準電圧値ＶREF
(T)の温度係数は次式（８）で表わされる。
抗値の重み付けにより正負の温度係数を実現するもので
あり、ＮＰＮ型のトランジスタのベースエミッタ間電圧
をＶBE、熱起電圧をＶT で表わすと、基準電圧値ＶREF
(T)の温度係数は次式（８）で表わされる。
【００５６】 （Ｒ／Ｒ3 ）・ＶBE＋（Ｒ／Ｒ2 ）・ＶT ・ｌｎＮ …（８） （ただし、Ｒは第６の抵抗素子Ｒ６の値である）上式
（８）を温度で偏微分して整理すると、 （ｄＶREF(T)／ｄＴ）＝ （Ｒ／Ｒ3 2 ）ＶBE｛（ｄＲ／ｄＴ）／Ｒ−（ｄＲ3 ／ｄＴ）／Ｒ3 ｝ ＋（Ｒ／Ｒ3 ）（ｄＶBE／ｄＴ） ＋ｌｎＮ［（ＶT ／ＶREF(T)）（Ｒ／Ｒ2 2 ）・（ｄＲ／ｄＴ）／Ｒ −（ｄＲ2 ／ｄＴ）／Ｒ2 ＋（Ｒ／Ｒ2 ）（ｄＶT ／ｄＴ）］ …（９） となる。
（８）を温度で偏微分して整理すると、 （ｄＶREF(T)／ｄＴ）＝ （Ｒ／Ｒ3 2 ）ＶBE｛（ｄＲ／ｄＴ）／Ｒ−（ｄＲ3 ／ｄＴ）／Ｒ3 ｝ ＋（Ｒ／Ｒ3 ）（ｄＶBE／ｄＴ） ＋ｌｎＮ［（ＶT ／ＶREF(T)）（Ｒ／Ｒ2 2 ）・（ｄＲ／ｄＴ）／Ｒ −（ｄＲ2 ／ｄＴ）／Ｒ2 ＋（Ｒ／Ｒ2 ）（ｄＶT ／ｄＴ）］ …（９） となる。
【００５７】（９）式において、 （ｄＲ／ｄＴ）／Ｒ−（ｄＲ3 ／ｄＴ）／Ｒ3 ＝０ …（１０） （ｄＲ／ｄＴ）／Ｒ−（ｄＲ2 ／ｄＴ）／Ｒ2 ＝０ …（１１） の条件を代入すると、 ｄＶREF(T)／ｄＴ ＝（Ｒ／Ｒ3 ）（ｄＶBE／ｄＴ）＋（Ｒ／Ｒ2 ）（ｄＶT ／ｄＴ）ｌｎＮ …（１２） となる。
【００５８】（１２）式は、基準電圧値ＶREF(T)はｄＶ
BE／ｄＴ＜０、ｄＶT ／ｄＴ＞０であり、温度係数を正
負どちらでも実現できることを示している。即ち、ｄＶ
REF(T)／ｄＴ＞０ の条件では、 （Ｒ／Ｒ3 ）（ｄＶBE／ｄＴ）＜ （Ｒ／Ｒ2 ）（ｄＶT ／ｄＴ）ｌｎＮ …（１３） になる。
BE／ｄＴ＜０、ｄＶT ／ｄＴ＞０であり、温度係数を正
負どちらでも実現できることを示している。即ち、ｄＶ
REF(T)／ｄＴ＞０ の条件では、 （Ｒ／Ｒ3 ）（ｄＶBE／ｄＴ）＜ （Ｒ／Ｒ2 ）（ｄＶT ／ｄＴ）ｌｎＮ …（１３） になる。
【００５９】なお、前式（１３）は、ＩＧＢＴのセンス
電流の温度係数が正の場合に基準電圧源が正の温度係数
を持つ基準電圧値ＶREF(T)を生成する場合を考えたが、
センス電流の温度係数が負のデバイスが存在した場合に
は、前式（１３）不等号の向きが逆となる。
電流の温度係数が正の場合に基準電圧源が正の温度係数
を持つ基準電圧値ＶREF(T)を生成する場合を考えたが、
センス電流の温度係数が負のデバイスが存在した場合に
は、前式（１３）不等号の向きが逆となる。
【００６０】上記した構成の高耐圧パワー集積回路によ
れば、前記電流検出用抵抗素子による変換電圧の温度係
数と等しい温度係数（＋3636ｐｐｍ／℃）を持つ基準電
圧値ＶREF(T)を生成するＩＣ内に基準電圧源１を設ける
ことにより、高温でも一定値で過電流検出を行うことが
可能になる。さらに、外付け部品を極力省き、コスト削
減および半田付け回数を減らして信頼性の向上を図るこ
とが可能になる。
れば、前記電流検出用抵抗素子による変換電圧の温度係
数と等しい温度係数（＋3636ｐｐｍ／℃）を持つ基準電
圧値ＶREF(T)を生成するＩＣ内に基準電圧源１を設ける
ことにより、高温でも一定値で過電流検出を行うことが
可能になる。さらに、外付け部品を極力省き、コスト削
減および半田付け回数を減らして信頼性の向上を図るこ
とが可能になる。
【００６１】図３は、図１中の基準電圧値ＶREF(T)を供
給するための基準電圧源の他の例を示している。図３に
おいて、スターター回路４０は、ＶCCノードとＧＮＤと
の間に第６の抵抗素子Ｒ６およびコレクタ・ベース相互
が接続されたＮＰＮ型の第１のトランジスタＱ１のコレ
クタ・エミッタ間が直列に接続されている。上記第１の
トランジスタＱ１のベースにＮＰＮ型の第２のトランジ
スタＱ２のベースが接続されており、この第２のトラン
ジスタＱ２のエミッタとＧＮＤとの間には第５の抵抗素
子Ｒ５が接続されており、上記第２のトランジスタＱ２
のコレクタ・エミッタに対応してＮＰＮ型の第３のトラ
ンジスタＱ３のコレクタ・エミッタが接続されている。
給するための基準電圧源の他の例を示している。図３に
おいて、スターター回路４０は、ＶCCノードとＧＮＤと
の間に第６の抵抗素子Ｒ６およびコレクタ・ベース相互
が接続されたＮＰＮ型の第１のトランジスタＱ１のコレ
クタ・エミッタ間が直列に接続されている。上記第１の
トランジスタＱ１のベースにＮＰＮ型の第２のトランジ
スタＱ２のベースが接続されており、この第２のトラン
ジスタＱ２のエミッタとＧＮＤとの間には第５の抵抗素
子Ｒ５が接続されており、上記第２のトランジスタＱ２
のコレクタ・エミッタに対応してＮＰＮ型の第３のトラ
ンジスタＱ３のコレクタ・エミッタが接続されている。
【００６２】一方、ＶCCノードと前記スターター回路４
０の第２のトランジスタ・第３のトランジスタのコレク
タ共通接続ノードとの間には、ＰＮＰ型のマルチコレク
タ型の第４のトランジスタＱ４のエミッタ・ベース間が
接続されている。上記第４のトランジスタＱ４の第１の
コレクタは自身のベースに接続されている。
０の第２のトランジスタ・第３のトランジスタのコレク
タ共通接続ノードとの間には、ＰＮＰ型のマルチコレク
タ型の第４のトランジスタＱ４のエミッタ・ベース間が
接続されている。上記第４のトランジスタＱ４の第１の
コレクタは自身のベースに接続されている。
【００６３】そして、上記第４のトランジスタＱ４の第
２のコレクタとＧＮＤとの間には第４の抵抗素子Ｒ４お
よびＮＰＮ型の第５のトランジスタＱ５のコレクタ・エ
ミッタ間が直列に接続されており、上記第５のトランジ
スタＱ５のコレクタ・ベース間にキャパシタＣが接続さ
れている。
２のコレクタとＧＮＤとの間には第４の抵抗素子Ｒ４お
よびＮＰＮ型の第５のトランジスタＱ５のコレクタ・エ
ミッタ間が直列に接続されており、上記第５のトランジ
スタＱ５のコレクタ・ベース間にキャパシタＣが接続さ
れている。
【００６４】また、前記第４の抵抗素子Ｒ４に並列にＰ
ＮＰ型の第６のトランジスタＱ６のエミッタ・コレクタ
間が接続されており、上記第６のトランジスタＱ６のコ
レクタはＧＮＤに接続されている。
ＮＰ型の第６のトランジスタＱ６のエミッタ・コレクタ
間が接続されており、上記第６のトランジスタＱ６のコ
レクタはＧＮＤに接続されている。
【００６５】また、前記第４のトランジスタＱ４の第２
のコレクタにＮＰＮ型の第７のトランジスタＱ７のベー
スが接続されており、上記第７のトランジスタＱ７のコ
レクタはＶCCノードに接続されている。そして、上記第
７のトランジスタＱ７のエミッタ（基準電圧出力ノー
ド）とＧＮＤとの間には第１の抵抗素子Ｒ１およびコレ
クタ・ベース相互が接続されたＮＰＮ型の第１０のトラ
ンジスタＱ１０のコレクタ・エミッタ間が直列に接続さ
れている。
のコレクタにＮＰＮ型の第７のトランジスタＱ７のベー
スが接続されており、上記第７のトランジスタＱ７のコ
レクタはＶCCノードに接続されている。そして、上記第
７のトランジスタＱ７のエミッタ（基準電圧出力ノー
ド）とＧＮＤとの間には第１の抵抗素子Ｒ１およびコレ
クタ・ベース相互が接続されたＮＰＮ型の第１０のトラ
ンジスタＱ１０のコレクタ・エミッタ間が直列に接続さ
れている。
【００６６】また、前記第７のトランジスタＱ７のエミ
ッタ（基準電圧出力ノード）とＧＮＤとの間には第２の
抵抗素子Ｒ２、ＮＰＮ型の第８のトランジスタＱ８のコ
レクタ・エミッタ間および第３の抵抗素子Ｒ３が直列に
接続されている。この場合、前記第１０のトランジスタ
Ｑ１０と第８のトランジスタＱ８とは、エミッタ面積比
が１：Ｎであり、第８のトランジスタＱ８のコレクタは
前記第５のトランジスタＱ５のベースに接続されてい
る。上記第３の抵抗素子Ｒ３の抵抗値はＲである。
ッタ（基準電圧出力ノード）とＧＮＤとの間には第２の
抵抗素子Ｒ２、ＮＰＮ型の第８のトランジスタＱ８のコ
レクタ・エミッタ間および第３の抵抗素子Ｒ３が直列に
接続されている。この場合、前記第１０のトランジスタ
Ｑ１０と第８のトランジスタＱ８とは、エミッタ面積比
が１：Ｎであり、第８のトランジスタＱ８のコレクタは
前記第５のトランジスタＱ５のベースに接続されてい
る。上記第３の抵抗素子Ｒ３の抵抗値はＲである。
【００６７】図３の構成の基準電圧源は、スターター回
路４０を備えており、抵抗素子の抵抗値の重み付けを加
減することにより、ＶBEが持つ負の温度係数とＶT が持
つ正の温度係数とを抵抗値で重み付けし、正負の温度係
数を実現するものである。
路４０を備えており、抵抗素子の抵抗値の重み付けを加
減することにより、ＶBEが持つ負の温度係数とＶT が持
つ正の温度係数とを抵抗値で重み付けし、正負の温度係
数を実現するものである。
【００６８】抵抗素子Ｒ１に流れる電流をＩ１、抵抗素
子Ｒ２およびＲ３に流れる電流をＩ２、トランジスタの
逆方向飽和電流をＩs で表わすと、 Ｒ１・Ｉ１＝Ｒ２・Ｉ２ …（１４） ＶT ・ｌｎ（Ｉ１／Ｉs ）＝ＶT ・ｌｎ（Ｉ２／Ｎ・Ｉs ）＋Ｒ・Ｉ２ …（１５） ＶREF(T)＝ＶBE(Q10) ＋Ｒ２・Ｉ２ …（１６） （１４）式、（１５）式を（１６）式に代入すると、 ＶREF(T)＝ＶBE＋（Ｒ２／Ｒ）ＶT ・ｌｎ（Ｎ・Ｒ２／Ｒ１） …（１７） ここで、Ｒ２、Ｒの温度係数は等しいと仮定した場合、
上式（１７）を温度で偏微分して整理すると、 （ｄＶREF(T)／ｄＴ）＝（ｄＶBE／ｄＴ） ＋（Ｒ２／Ｒ）（ｄＶT ／ｄＴ）ｌｎ（Ｎ・Ｒ２／Ｒ１） …（１８） となる。ここで、Ｒ１＝Ｒ２＝ＲＡ、ＲＡ／Ｒ＝Ｍとお
くと、 （ｄＶREF(T)／ｄＴ）＝（ｄＶBE／ｄＴ） ＋Ｍ（ｄＶT ／ｄＴ）ｌｎＮ …（１９） となる。ここで、 ＶT ＝ｋＴ／ｑ …（２０） （ただし、ｋ：ボルツマン定数＝1.38×１０23［Ｊ／
Ｋ］、ｑ：電子の電荷量＝1.6 ×１０-19 ［Ｃ］、Ｔ：
絶対温度である） また、ｄＶBE／ｄＴ＜０、ｄＶT ／ｄＴ＞０の関係があ
り、Ｍを変えることにより、基準電圧値ＶREF(T)の温度
係数を正負どちらでも実現できる。
子Ｒ２およびＲ３に流れる電流をＩ２、トランジスタの
逆方向飽和電流をＩs で表わすと、 Ｒ１・Ｉ１＝Ｒ２・Ｉ２ …（１４） ＶT ・ｌｎ（Ｉ１／Ｉs ）＝ＶT ・ｌｎ（Ｉ２／Ｎ・Ｉs ）＋Ｒ・Ｉ２ …（１５） ＶREF(T)＝ＶBE(Q10) ＋Ｒ２・Ｉ２ …（１６） （１４）式、（１５）式を（１６）式に代入すると、 ＶREF(T)＝ＶBE＋（Ｒ２／Ｒ）ＶT ・ｌｎ（Ｎ・Ｒ２／Ｒ１） …（１７） ここで、Ｒ２、Ｒの温度係数は等しいと仮定した場合、
上式（１７）を温度で偏微分して整理すると、 （ｄＶREF(T)／ｄＴ）＝（ｄＶBE／ｄＴ） ＋（Ｒ２／Ｒ）（ｄＶT ／ｄＴ）ｌｎ（Ｎ・Ｒ２／Ｒ１） …（１８） となる。ここで、Ｒ１＝Ｒ２＝ＲＡ、ＲＡ／Ｒ＝Ｍとお
くと、 （ｄＶREF(T)／ｄＴ）＝（ｄＶBE／ｄＴ） ＋Ｍ（ｄＶT ／ｄＴ）ｌｎＮ …（１９） となる。ここで、 ＶT ＝ｋＴ／ｑ …（２０） （ただし、ｋ：ボルツマン定数＝1.38×１０23［Ｊ／
Ｋ］、ｑ：電子の電荷量＝1.6 ×１０-19 ［Ｃ］、Ｔ：
絶対温度である） また、ｄＶBE／ｄＴ＜０、ｄＶT ／ｄＴ＞０の関係があ
り、Ｍを変えることにより、基準電圧値ＶREF(T)の温度
係数を正負どちらでも実現できる。
【００６９】なお、本発明は、出力スイッチ素子とし
て、前記ＩＧＢＴに限らず、マルチエミッタ構造を有す
るＩＧＢＴ、ＭＯＳＦＥＴ、マルチソース構造を有する
ＤＭＯＳＦＥＳＴなどの電圧駆動型のパワートランジス
タ、バイポーラトランジスタ、サイリスタなどを有する
高耐圧パワー集積回路に対しても適用可能である。
て、前記ＩＧＢＴに限らず、マルチエミッタ構造を有す
るＩＧＢＴ、ＭＯＳＦＥＴ、マルチソース構造を有する
ＤＭＯＳＦＥＳＴなどの電圧駆動型のパワートランジス
タ、バイポーラトランジスタ、サイリスタなどを有する
高耐圧パワー集積回路に対しても適用可能である。
【００７０】
【発明の効果】上述したように本発明の過電流検出回路
を有する高耐圧パワー集積回路によれば、出力スイッチ
素子の過電流時を検出するための過電流検出用抵抗素子
としてサーミスタや高耐圧ダイオードを使用しなくても
高温でも一定値の過電流検出を行うことが可能になり、
外付け部品を極力省き、コスト削減および半田付け回数
を減らして信頼性の向上を図ることができる。
を有する高耐圧パワー集積回路によれば、出力スイッチ
素子の過電流時を検出するための過電流検出用抵抗素子
としてサーミスタや高耐圧ダイオードを使用しなくても
高温でも一定値の過電流検出を行うことが可能になり、
外付け部品を極力省き、コスト削減および半田付け回数
を減らして信頼性の向上を図ることができる。
【図１】本発明の高耐圧パワー集積回路の実施の形態に
おける出力駆動回路および出力スイッチ保護回路を示す
構成説明図。
おける出力駆動回路および出力スイッチ保護回路を示す
構成説明図。
【図２】図１中の基準電圧値ＶREF(T)を供給するための
基準電圧源の一例を示す回路図。
基準電圧源の一例を示す回路図。
【図３】図１中の基準電圧値ＶREF(T)を供給するための
基準電圧源の他の例を示す回路図。
基準電圧源の他の例を示す回路図。
【図４】従来の高耐圧パワー集積回路の一例の一部を示
す回路図。
す回路図。
【図５】図４中の入力ロジック回路の一例を示す回路
図。
図。
【図６】図４の回路においてＩＧＢＴのセンス電流の温
度係数を測定する回路の一例を示す回路図。
度係数を測定する回路の一例を示す回路図。
【図７】ＩＧＢＴを使用した時のＶsen と接合温度ＴJ
との関係の一例を示す温度特性図。
との関係の一例を示す温度特性図。
【図８】従来の高耐圧パワー集積回路の他の例の一部を
示す回路図。
示す回路図。
【図９】図８中の入力ロジック回路の一例を示す回路
図。
図。
【図１０】図９の回路の動作の一例を示す波形図。
１０…出力スイッチ素子、 １０ａ…第１のエミッタ（電流出力端子）、 １０ｂ…第２のエミッタ（電流検出用端子）、 １１…高電源端子、 １２…接地端子、 １３…外部負荷、 １４…高電源、 １５…通常の電源端子、 ２０…出力スイッチ駆動回路、 ２１…入力ロジック回路、 ３０ａ…出力スイッチ保護回路、 ３１…過電流検出回路、 ３１１…電流検出用抵抗素子、 ３１２…電圧比較回路、 ３１３…遅延回路、 ３２…過電流制限回路、 ３２１…第２のプルダウン用トランジスタ、 ３２２…第１のプルダウン用トランジスタ、 ３２３…短絡電流制限用の抵抗素子、 ４０…診断出力回路。
Claims (5)
- 【請求項１】 集積回路外部の高電源から負荷回路を介
して電源が印加される高電源端子と、 前記高電源端子と接地端子との間に接続された出力スイ
ッチ素子と、 前記出力スイッチ素子を駆動制御するために駆動制御信
号入力に応じて上記出力スイッチ素子の制御電極に駆動
信号を供給する出力スイッチ駆動回路と、 前記出力スイッチ素子の過電流時を検出して過電流検出
信号を出力し、前記駆動回路の駆動信号をオフ状態に制
御する出力スイッチ保護回路とを具備し、 前記出力スイッチ保護回路は、前記出力スイッチ素子の
電流検出用端子に流れる検出用電流の過電流を検出する
過電流検出回路と、前記過電流検出回路の過電流検出信
号および外部から入力するリセットに基づいて制御信号
を生成する入力ロジック回路と、前記入力ロジック回路
の制御信号出力に基づいて前記出力スイッチ駆動回路の
出力電流を引き抜くことにより前記出力スイッチ素子の
制御電極電位を制御して過電流を制限する過電流制限回
路とを有し、 前記過電流検出回路は、前記出力スイッチ素子の電流検
出用端子に流れる検出用電流を電圧に変換するための電
流検出用抵抗素子と、前記電流検出用抵抗素子による変
換電圧を基準電圧源から供給される所定の基準電圧値と
比較し、前記変換電圧が前記基準電圧値を越えた過電圧
時を検出する電圧比較回路と、前記電圧比較回路の出力
を第１の遅延時間だけ遅延させる第１の遅延回路とを有
し、 前記基準電圧源は、前記基準電圧値が前記電流検出用抵
抗素子による変換電圧の温度係数と等しい温度係数を持
つように生成することを特徴とする高耐圧パワー集積回
路。 - 【請求項２】 請求項１記載の高耐圧パワー集積回路に
おいて、 前記過電流制限回路は、前記入力ロジック回路からの第
１の制御信号および第２の制御信号に基づいて前記出力
スイッチ駆動回路の出力電流を時間的に二段階で引き抜
く回路を有し、 前記過電流制限回路は、前記出力スイッチ素子の制御電
極と前記接地端子との間に接続され、前記入力ロジック
回路からの第１の制御信号によりオン／オフ制御され、
オン時には前記出力スイッチ駆動回路の出力電流を引き
抜く第１のプルダウン用トランジスタと、前記出力スイ
ッチ素子の制御電極と接地端子との間に接続され、前記
入力ロジック回路からの第２の制御信号によりオン／オ
フ制御され、オン時には前記出力スイッチ駆動回路の出
力電流を引き抜く第２のプルダウン用トランジスタと、
前記出力スイッチ素子の制御電極と前記第１のプルダウ
ン用トランジスタとの間に挿入接続された短絡電流制限
用の抵抗素子とを有することを特徴とする高耐圧パワー
集積回路。 - 【請求項３】 請求項１または２記載の高耐圧パワー集
積回路において、 前記入力ロジック回路は、前記過電流検出回路の出力信
号および出力スイッチ駆動信号に基づいて所定の時間差
を有する第１の制御信号および第２の制御信号を生成す
ることを特徴とする高耐圧パワー集積回路。 - 【請求項４】 請求項１または２記載の高耐圧パワー集
積回路において、 前記入力ロジック回路は、前記過電流検出回路の出力信
号の反転信号がセット入力端に入力し、リセット入力端
に前記出力スイッチ駆動信号の反転信号が入力し、セッ
ト出力信号が前記第１の制御信号として使用されるセッ
ト優先型の第１のフリップフロップ回路と、前記過電流
検出回路の出力信号の反転信号を第２の遅延時間だけ遅
延させる第２の遅延回路と、前記第２の遅延回路の出力
信号と前記ゲート回路の出力信号との論理積をとる論理
積回路と、前記論理積回路から出力する信号がセット信
号としてセット入力端に入力し、リセット入力端に前記
出力スイッチ駆動信号が入力し、セット出力端のセット
出力信号が前記第２の制御信号として使用されるセット
優先型の第２のフリップフロップ回路とを具備すること
を特徴とする高耐圧パワー集積回路。 - 【請求項５】 請求項１または２記載の高耐圧パワー集
積回路において、 前記入力ロジック回路は、前記過電流検出回路の出力信
号と前記出力スイッチ駆動信号の反転信号との論理積を
とる第１の論理積回路と、前記第１の論理積回路の出力
信号がセット信号としてセット入力端に入力し、リセッ
ト入力端に前記出力スイッチ駆動信号の反転信号が入力
し、セット出力端のセット出力信号が前記第１の制御信
号として使用されるセット優先型の第１のフリップフロ
ップ回路と、前記第１の論理積回路の出力信号を第２の
遅延時間だけ遅延させる第２の遅延回路と、前記第２の
遅延回路の出力信号と前記第１の論理積回路の出力信号
との論理積をとる第２の論理積回路と、前記第２の論理
積回路から出力する信号がセット信号としてセット入力
端に入力し、リセット入力端に前記出力スイッチ駆動信
号の反転信号が入力し、セット出力端のセット出力信号
が前記第２の制御信号として使用されるセット優先型の
第２のフリップフロップ回路とを具備することを特徴と
する高耐圧パワー集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246439A JPH1093355A (ja) | 1996-09-18 | 1996-09-18 | 高耐圧パワー集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246439A JPH1093355A (ja) | 1996-09-18 | 1996-09-18 | 高耐圧パワー集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093355A true JPH1093355A (ja) | 1998-04-10 |
Family
ID=17148486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8246439A Pending JPH1093355A (ja) | 1996-09-18 | 1996-09-18 | 高耐圧パワー集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010160140A (ja) * | 2008-12-12 | 2010-07-22 | Nissan Motor Co Ltd | 過電流検出装置 |
-
1996
- 1996-09-18 JP JP8246439A patent/JPH1093355A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010160140A (ja) * | 2008-12-12 | 2010-07-22 | Nissan Motor Co Ltd | 過電流検出装置 |
| US8760889B2 (en) | 2008-12-12 | 2014-06-24 | Nissan Motor Co., Ltd. | Over-current detecting apparatus for switching element |
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