KR0131728B1 - 반도체소자의 콘택 제조방법 - Google Patents
반도체소자의 콘택 제조방법Info
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Abstract
본 발명은 반도체소자의 콘택 제조방법에 관한 것으로서, 소자분리 절연막과 게이트전극이 형성되어 있는 반도체기판상에 폴리실리콘층과 산화막 및 질화막등의 마스크층을 순차적으로 형성하고, 예정되어 있는 콘택 보다 넓은 부분을 노출시키는 감광막 패턴을 마스크로 상기 질화막을 제거하고 질화막패턴의 측벽에 질화막 스페이스를 형성하고, 상기 질화막 스페이서에 의해 노출되어 있는 산화막을 제거하고 다시 산화막 패턴의 측벽에 산화막 스페이서를 형성하여 이를 마스크로 폴리실리콘층을 식각하고 상기 폴리실리콘층 패턴을 마스크로 층간절연막을 제거하여 콘택홀을 형성하였으므로, 콘택홀의 사이즈를 다수개의 스페이서로 조절하여 자기정합적으로 미세 콘택을 용이하게 형성하여 소자의 고접적화가 유리하고, 최초의 마스크인 감광막패턴이 형성하고자하는 콘택홀에 비해 오픈 영역이 작게 형성되므로 공정여유도가 증가되어 공정수율이 향상되며, 식각선택비차가 매우 큰 물질들을 마스크로하여 콘택을 형성하므로 콘택홀이 수직하게 형성되어 임계크기가 안정된다.
Description
제1a도 내지 제1d도는 본 발명에 따른 반도체소자의 콘택 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소자분리 절연막
3 : 게이트산화막 4 : 게이트전극
5 : 제 1 층간절연막 6,13 : 산화막 스페이서
7 : 제 2 층간절연막 8 : 폴리실리콘층
9 : 산화막 10 : 질화막
11 : 감광막패턴 12 : 질화막 스페이서
14 : 콘택홀
본 발명은 반도체소자의 콘택 제조방법에 관한 것으로서, 특히, 층간절연막상에 다층의 마스크층을 형성하고, 상기 층간절연막에서 콘택으로 예정되어 있는 부분 보다 크게 마스크층들을 제거하고, 순차적으로 스페이서를 형성하여 콘택홀 전체의 크기를 자기 정합적으로 조절하여 마스크 공정 한계 이하의 미세 콘택을 형성하여 소자의 고집적화에 유리하고 공정여유도가 증가도는 반도체소자의 콘택 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 상하의 배선을 연결하는 콘택 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 증가한다. 따라서 다층의 도전선을 구비하는 반도체소자에서 콘택을 형성하기 위해서는 제조 공정에서의 정확하고 엄격한 정렬이 요구된다. 또한 콘택홀 크기의 감소는 반도체 제조장비의 고정밀성을 요구하게 되며, 현재의 장비로는 어느 정도 이하 크기의 미세패턴, 예를들어 0.4㎛ 이하의 패턴 형성이 매우 어렵다.
상기 콘택홀은 간격 유지를 위하여 설계시 게이트 전극의 식각마스크와, 콘택홀 식각마스크는 일정한 설계규칙에 따르며, 다음과 같은 요소들을 고려하여야 한다.
첫째, 마스크 정렬시의 오배열 여유(misalignment tolerance),
둘째, 노광공정시의 렌즈 왜곡(lens distortion),
셋째, 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimention variation).
넷째, 마스크간의 정합(registration)등 여러가지 요인들을 고려하여야 한다.
따라서 상기와 같은 여러 가지 사항들을 고려하면 콘택홀 자체의 크기 및 간격이 넓어져 소자의 고집적화가 어려워진다.
이러한 문제점을 해결하기 위하여 절연 스페이스를 이용하는 자기정열형 콘택홀이 제안되어 있다.
도시되어 있지는 않으나, 종래 반도체소자의 자기정렬형 콘택의 제조방법에 관하여 살펴보면 다음과 같다.
먼저, P형 반도체기판상에 소자분리를 위한 소자분리 절연막과 게이트산화막 및 게이트전극들을 형성하고, 상기 게이트전극상에는 게이트전극 패턴잉시 함께 패턴잉된 제 1 층간절연막 패턴이 중복되게 형성하여 후속공정시의 식각 장벽으로 사용한다. 그다음 상기 구조의 전표면에 N형 불순물을 저농도로 이온주입하여 게이트전극 양측의 반도체기판에 N-확산영역을 형성한 후, 상기 구조의 전표면에 비교적 얇은 두께의 스크린절연막과 두꺼운 스페이서용 절연막을 도포한다.
그후, 상기 스페이서용 절연막을 전면 식각하여 상기 제 1 층간절연막패턴과 게이트전극의 측벽에 절연 스페이서를 형성하고, 상기 절연 스페이서를 마스크로하여 반도체기판에 N+확산영역을 형성한다.
그다음 상기 구조의 전표면에 제 2 층간절연막을 형성한 후, 상기 저농도 불순물 확산영역중 비트라인이나 전하보존전극 콘택으로 예정된 부분상의 제 2 층간절연막에서 제 1 층간절연막까지를 건식식각 방법으로 순차적으로 제거하여 저농도 불순물 확산영역을 노출시키는 콘택홀을 형성한다.
상기와 같은 종래 콘택홀 제조방법은, 상기 콘택홀 형성을 위한 건식식각 공정시 제 1 및 제 2 층간절연막과 절연 스페이서 각각의 식각선택비차가 적어 콘택홀 마시크가 오정렬된 경우 비트라인이나 전하보존전국이 게이트전극과 단락되므로 콘택홀 마스크의 정확한 정렬이 요구된다.
따라서 콘택 형성을 위한 공정여유도가 감소되어 소자의 고집적화가 어렵고, 공정수율이 떨어지는 문제점이 있다.
본발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 층간절연막상에 서로 다른 재질의 마스크층을 다수 적층하고, 콘택홀 형성을 위한 식각공정을 상기 마스크층 패턴의 측벽에 형성되는 스페이서를 사용하여 자기정합적으로 실시하여 콘택 형성의 공정여유도가 증가되어 고집적화에 유리하고, 미세 콘택의 형성이 용이하여 공정수율을 향상시킬 수 있는 반도체 소자의 콘택 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 콘택 제조방법의 특징은, 소자분리 절연막과 게이트전극이 형성되어 있는 반도체기판상에 층간절연막을 형성하는 공정과, 상기 층간절연막상에 상기 층간 절연막과는 식각선택비차가 있는 물질로 제 1 마스크층을 형성하는 공정과, 상기 제 1 마스크층상에 상기 제 1 마스크층과는 식각선택비차가 있는 물질로 제 2 마스크층을 형성하는 공정과, 상기 제 2 마스크층상에 상기 제 2 마스크층과는 식각선택비차가 있는 물질로 제 3 마스크층을 형성하는 공정과, 상기 반도체기판에서 콘택으로 예정되어 있는 부분을 내측에 포함하는 제 3 마스크층 부분을 제거하여 제 3 마스크층 패턴을 형성하는 공정과, 상기 제3마스크층 패턴의 측벽에 상기 제3마스크층과 동일한 재질로 제 1 스페이서를 형성하는 공정과, 상기 제1스페이서에 의해 노출되어 있는 제 2 마스크층을 제거하여 제 2 마스크층 패턴을 형성하는 공정과, 상기 제 2 마스크층 패턴의 측벽에 상기 제 2 마스크층과 동일한 재질로 제 2 스페이서를 형성하는 공정과, 상기 제 2 스페이서에 의해 노출되어 있는 제 1 마스크층을 제거하여 층간절연막을 노출시키는 공정과, 상기 노출되어 있는 층간절연막을 제거하여 반도체기판의 콘택으로 예정되어 있는 부분을 노출시키는 콘택홀을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 콘택 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제1a도 내지 제1d도는 본 발명에 따른 반도체소자이 콘택 제조 공정도로서, 삼층의 마스크층을 구비하는 겅우의 예이다.
먼저, 반도체기판(1)상에 소자분리를 위한 소자분리절연막(2)을 형성하고, 이외의 반도체기판(1) 상에 게이트산화막(3)을 형성하며, 상기 게이트산화막(3)상에 게이트전극(4)들을 형성한다. 이때 상기 게이트전극(4)상에는 후속 식각공정에서의 식각장벽인 제 1 층간절연막(5)패턴이 중첩되어있다. 그후, 상기 게이트전극(4)과 제 1 층간절연막(5) 패턴의 측벽에 산화막 스페이서(6)를 형성하고, 상기 구조의 전표면에 산화막재질의 제 2 층간절연막(7)을 도포한다. 그다음 상기 제 2 층간절연막(7)상에 마스크층들인 폴리실리콘층(8)과 산화막(9) 및 질화막(10)을 순차적으로 도포한 후, 상기 질화막(10) 상에 콘택홀 형성을 위한 감광막패턴(11)을 형성한다. 이때 상기 감광막패턴(11)은 예정되어 있는 콘택 보다 넓은 부분을 노출시킨다. (제1a도 참조.)
그후, 상기 감광막패턴(11)에 의해 노출되어 있는 질화막(10)을 제거하여 산화막(9)을 노출시키는 질화막(10) 패턴을 형성한 후, 상기 감광막패턴(10)을 제거하고, 상기 질화막(10) 패턴의 측벽에 질화막 스페이서(12)를 형성한다. 그 다음 상기 질화막 스페이서(12)에 의해 노출되어 있는 산화막(9)을 제거하여 폴리실리콘층(8)을 노출시키는 산화막(9) 패턴을 형성한다. (제1b도 참조)
그후, 상기 질화막(10) 패턴과 질화막 스페이서(12)를 제거하고, 상기 산화막(9) 패턴의 측벽에 산화막 스페이서(13)를 형성한 후, 상기 산화막 스페이서(13)에 의해 노출되어 있는 폴리실리콘층(8)을 제거하여 제 2층간 절연막(6)을 노출시키는 폴리실리콘층(8) 패턴을 형성한다. 이때 상기 산화막 스페이서(13) 형성전에 질화막(10)패턴과 질화막 스페이서(12)를 제거하지 않고, 산화막 스페이서(13)를 형성하여 콘택 사이즈를 더욱 감소시킬 수도 있다. 또한 상기 질화막 스페이서(12)와 산화막 스페이서(13)의 폭은 각각 질화막(10)과 산화막(9)의 두께에 비례하므로 이를 이용하여 콘택 크기를 조절할 수 있다. (제1c도 참조)
그 다음 상기 산화막(9) 패턴과 산화막 스페이서(13)를 제거하고, 상기 폴리실리콘층(8) 패턴에 의해 노출되어 있는 제 2 층간절연막(6)을 제거하여 콘택으로 예정된 반도체기판(1)을 노출시키는 콘택홀(14)를 형성한다. 상기에서 제 2 층간절연막(6) 식각 공정정에 산화막(9) 패턴과 산화막 스페이서(13)를 제거하지 않고 식각 공정을 진행할 수도 있으며, 상기 콘택홀(14)은 비트라인 콘택이나 전하보존전극 콘택등과 같은 모든 종류의 미세 콘택에 적용할 수 있다. (제1d도 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 콘택 제조방법은, 소자분리 절연막과 게이트전극이 형성되어 있는 반도체기판상에 폴리실리콘층과 산화막 및 질화막등의 마스크층을 순차적으로 형성하고, 예정되어 있는 콘택 보다 넓은 부분을 노출시키는 감광막 패턴을 마스크로 상기 질화막을 제거하고 질화막패턴의 측벽에 질화막 스페이서를 형성하고, 상기 질화막 스페이서에 의해 노출되어 있는 산화막을 제거하고 다시 산화막 패턴의 측벽에 산화막 스페이서를 형성하여 이를 마스크로 폴리실리콘층을 식각하고 상기 폴리실리콘층 패턴을 마스크로 층간절연막을 제거하여 콘택홀을 형성하였으므로, 콘택홀의 크기를 다수개의 스페이서로 조절하여 자기정합적으로 미세 콘택을 용이하게 형성하여 소자의 고집적화가 유리하고, 최초의 마스크인 감광막패턴이 형성하고자 하는 콘택홀에 비해 오픈 영역이 작게 형성되므로 공정여유도가 증가되어 공정수율이 향상되는 이점이 있다. 또한 식각선택비차가 매우 큰 물질들을 마스크로하여 콘택을 형성하므로 콘택홀이 수직하게 형성되어 임계크기가 안정되는 다른 이점이 있다.
Claims (5)
- 소자분리 절연막과 게이트전극이 형성되어 있는 반도체기판상에 층간 절연막을 형성하는 공정과, 상기 층간절연막상에 상기 층간절연막과는 식각선택비차가 있는 물질로 제 1 마스크층을 형성하는 공정과, 상기 제 1 마스크층상에 상기 제 1 마스크층과는 식각선택비차가 있는 물질로 제 2 마스크층을 형성하는 공정과, 상기 제 2 마스크층상에 상기 제 2 마스크층과는 식각선택비차가 있는 물질로 제 3 마스크층을 형성하는 공정과, 상기 반도체기판에서 콘택으로 예정되어 있는 부분을 내측에 포함하는 제 3 마스크층 부분을 제거하여 제 3 마스크층 패턴을 형성하는 공정과, 상기 제 3 마스크층 패턴의 측벽에 상기 제 3 마스크층과 동일한 재질로 제 1 스페이서를 형성하는 공정과, 상기 제 1 스페이서에 의해 노출되어 있는 제 2 마스크층을 제거하여 제 2 마스크층 패턴을 형성하는 공정과, 상기 제 2 마스크층 패턴의 측벽에 상기 제 2 마스크층과 동일한 재질로 제 2 스페이서를 형성하는 공정과, 상기 제 2 스페이스에 의해 노출되어 있는 제 1 마스크층을 제거하여 층간절연막을 노출시키는 공정과, 상기 노출되어 있는 층간절연막을 제거하여 반도체기판의 콘택으로 예정되어 있는 부분을 노출시키는 콘택홀을 형성하는 공정을 구비하는 반도체소자의 콘택 제조방법.
- 제1항에 있어서, 상기 제 1, 제 2 및 제 3 마스크층을 폴리실리콘층, 산화막 및 질화막의 조합으로 형성하되 제 1 마스트층은 산화막이 아닌것을 특징으로 하는 반도체소자의 콘택 제조방법.
- 제1항에 있어서, 상기 제 3 마스크층 패턴과 제 1 스페이서를 상기 제 2 스페이서 형성후에 제거하는 공정을 구비하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
- 제1항에 있어서, 상기 제 2 마스크층 패턴과 제 2 스페이서를 상기 제 1 마스크층 식각후에 제거하는 공정을 구비하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
- 제 1 항에 있어서, 상기 제 3 마스크층상에 별도의 마스크층을 추가로 형성하여 스페이서를 더 형성하는 것을 특징으로하는 반도체소자의 콘택 제조방법.
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| KR1019940011003A KR0131728B1 (ko) | 1994-05-20 | 1994-05-20 | 반도체소자의 콘택 제조방법 |
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Publications (1)
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| KR0131728B1 true KR0131728B1 (ko) | 1998-04-14 |
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019940011003A KR0131728B1 (ko) | 1994-05-20 | 1994-05-20 | 반도체소자의 콘택 제조방법 |
Country Status (1)
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| KR (1) | KR0131728B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465604B1 (ko) * | 1997-12-31 | 2005-04-20 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100680400B1 (ko) * | 2004-01-07 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 형성방법 |
| KR100894779B1 (ko) * | 2007-11-02 | 2009-04-24 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| KR102452902B1 (ko) | 2021-11-30 | 2022-10-07 | 이성율 | 한약재 토종 약술 및 그 제조방법 |
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1994
- 1994-05-20 KR KR1019940011003A patent/KR0131728B1/ko not_active IP Right Cessation
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| KR100680400B1 (ko) * | 2004-01-07 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 형성방법 |
| KR100894779B1 (ko) * | 2007-11-02 | 2009-04-24 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| KR102452902B1 (ko) | 2021-11-30 | 2022-10-07 | 이성율 | 한약재 토종 약술 및 그 제조방법 |
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