JPH02227768A - データ処理システム - Google Patents

データ処理システム

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JPH02227768A
JPH02227768A JP2003661A JP366190A JPH02227768A JP H02227768 A JPH02227768 A JP H02227768A JP 2003661 A JP2003661 A JP 2003661A JP 366190 A JP366190 A JP 366190A JP H02227768 A JPH02227768 A JP H02227768A
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JP
Japan
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processor
floating point
odd
data
instruction
Prior art date
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Pending
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JP2003661A
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English (en)
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Myhong Nguyenphu
マイホング・ニイーエンフ
Larry E Thatcher
ラリイ・エドワード・ザツチヤー
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ処理システムに関し、より具体的には、
浮動小数点数演算を実行するために複数ノプロセッサを
使用するデータ処理システムに関する。
Ｂ、従来の技術 従来、浮動小数点数演算は、浮動小数点プロセッサによ
って実行されてきた。ＩＢＭＲＴワークステーションな
どいくつかのシステムでは、浮動小数点プロセッサは、
中央演算処理装置に関連する周辺装置として機能してい
る。この外部浮動小数点プロセッサの動作は、中央演算
処理装置の動作と緊密には同期していない。
浮動小数点数演算では、しばしば、複数のデータ・ワー
ドからなるデータが必要である。通常、インターリーブ
式メモリを使用するには、データ・ワードに偶数アドレ
スから開始してアクセスすることが必要である。そうす
ると、偶数ワード及び奇数ワードをいくつかのシステム
によって並行して伝送することが可能になる。したがっ
て、浮動小数点データのロード及び記憶では、データを
偶数メモリ・アドレス境界上に記憶する必要がある。浮
動小数点数演算データが奇数メモリ・アドレス境界上に
記憶されているときは、従来はシステム割込みを発生さ
せて、システム・ソフトウェアが浮動小数点数演算デー
タの桁外れを補償して、浮動小数点プロセッサが指定さ
れた浮動小数点数演算を実行できるようにしていた。
桁外れデータを取り扱う従来技術の例は、ＩＢＭテクニ
カル・ディスクロージャ・プルテン、Ｖｏｌ、２６、Ｎ
ｏ、１２　（１９８４年５月）、り１）、６４７３〜６
４７５所載の論文「任意のバイト境界におけるメモリ転
送（Ｍｅｍｏｒｙ　Ｔｒａｎｓｆｅｒａｔ　Ａｒｂｉｔ
ｒａｒｙ　Ｂｙｔｅ　Ｂｏｕｎｄａｒｉｅｓ）　Ｊに含
まれている。上記論文はデータ・バイトを転送のために
再配列する機構を開示している。ＩＢＭ　テクニカル・
ディスクロージャ・プルテン、Ｖｏｌ、２７、Ｎｏ、Ｉ
Ａ　（１９８４年６月）、ｐｍ）、　９５〜１００所載
の論文「データ移動機構用の動的境界アルゴリズム（Ｄ
ｙｎａｍｉｃ　Ｂｏｕｎｄａｒｙ　Ａｌｇｏｒｉｔｈｍ
　ｆｏｒ　ａＤａｔａ　Ｍｏｖｅｍｅｎｔ　Ｍｅｃｈａ
ｎｉｓｍ）　Ｊは）アドレス境界によって指定されたリ
ンクをもつデータをグループで転送するアルゴリズムを
開示している。ＩＢＭ　テクニカル・ディスクロージャ
・プルテン、Ｖｏｌ、２７、Ｎｏ、３　（１９８４年８
月）、りＩ）、１５８５〜１５８７所載の論文「記憶装
置書込み動作制御（Ｓｔｏｒａｇｅ　Ｗｒｉｔｅ　０ｐ
ｅｒａｔｉｏｎＣｏｎｔｒｏｌ）　Ｊは、異なる書込み
容量が与えられたときの記憶装置書込み動作、すなわち
奇数または偶数桁合せを伴う、フルワード、ハーフワー
ド、及び文字の転送の性能を開示している。ＩＢＭテク
ニカル・ディスクロージャ・プルテン、Ｖｏｌ、２４、
Ｎｏ、１１Ｂ　（１９８２年４月）、１）１）、５９４
８〜５９５０所載の論文「システム入出力のための奇数
バイト・データ桁合せ機構（Ｏｄｄ−Ｂｙｔｅ　Ｄａｔ
ａ　Ａｌｉｇｎｍｅｎｔ　Ｍｅｃｈａｎｉｓｍ　ｆｏｒ
Ｓｙｓｔｅｍ　ｌ１０）　ｊは、入出力装置のために奇
数バイト・データ桁合せを実現する装置を開示している
。
Ｃ６発明が解決しようとする課題 本発明の目的は、浮動小数点数演算を実行するための多
重処理システムを提供することにある。
本発明の他の目的は、浮動小数点数演算のために記憶さ
れたデータが複数のワードからなり、偶数または奇数メ
モリ・アドレス境界上のいずれにも記憶させることがで
きるという、浮動小数点数演算を実行するための多重処
理システムを提供することにある。
００課題を解決するための手段 本発明によれば、固定小数点数演算を実行する第１プロ
セツサと、浮動小数点数演算を実行する第２プロセツサ
とからなるデータ処理システムが提供される。制御回路
が、第２プロセツサが指定された浮動小数点数演算を実
行することを必要とする浮動小数点数演算命令を復号で
きるように、第１プロセツサ及び第２プロセツサに接続
されている。この制御回路は、第２プロセツサの浮動小
数点数演算に必要な浮動小数点データのためのメモリ・
アドレスを第１プロセツサが計算できるようにするため
の情報を第１プロセツサに供給し、指定された浮動小数
点数演算の実行を可能にするための浮動小数点数演算情
報を第２プロセツサに供給する。
好ましい実施例では、第１及び第２プロセツサは、第１
プロセツサが第２プロセツサのためにメモリ内の浮動小
数点データをアドレスすることができるように、制御回
路によって接続されている。
この浮動小数点データは複数のデータ・ワードから構成
される。本発明の教示によれば、メモリ内に記憶された
第１のデータ・ワードは、メモリ内の偶数アドレス位置
にあっても、奇数アドレス位置にあってもよい。この制
御回路は、第１データ・ワードについて偶数アドレスと
奇数アドレスのどちらがアクセスされたかを判定し、第
２プロセツサの浮動小数点レジスタ内にデータ・ワード
を正しく記憶する能力をもっている。
Ｅ、実施例 第１図は、固定小数点プロセッサ２１と浮動小数点プロ
セッサ４１の相互接続を示すブロック・ダイヤグラムで
ある。固定小数点プロセッサ２１及び浮動小数点プロセ
ッサ４１は、どちらも命令キャッシュ１０及びメモリ８
０に接続されている。
また、固定小数点プロセッサ２１は、制御線５９を介し
て浮動小数点プロセッサ４１に接続されている。具体的
には、固定小数点プロセッサ２１の制御回路３０は、線
５９を介して浮動小数点プロセッサ４１の制御回路５２
に接続されている。固定小数点プロセッサは、命令キャ
ッシュ１ｏに接続された命令事前取出しバッファ２０が
ら構成されている。命令事前取出しバッファ２０からの
命令は、復号回路２２で復号される。復号回路２２から
のデータは、レジスタ・ファイル２４に供給される。ま
た、復号回路２２からの復号情報は、制御回路３０に供
給される。レジスタ・ファイル２４は、演算論理機構（
ＡＬＵ）２Ｂ及び入出力回路２８に接続されている。入
出力回路２８は、線２９を介してメモリ８０に接続され
ている。この入出力回路２８はまた、レジスタ・ファイ
ル２４及び制御回路３０に接続されている。演算論理機
構２６はさらに制御回路３０に接続され、そして図のよ
うにレジスタ・ファイル２４へつなぎ戻されている。
浮動小数点プロセッサ４１も、命令事前取出しバッファ
４０から構成されており、このバッファ４０は復号回路
４２に接続されている。復号回路４２は制御回路５２及
びレジスタ・ファイル４４に接続されている。レジスタ
・ファイル４４は、入出力回路４６、指数回路５０、及
び乗算器４８に接続されている。乗算器４８は加算器５
５に接続されている。加算器５５は丸め回路５６に接続
されている。制御回路５２も、乗算器４８、加算器５５
、丸め回路５６、及び入出力回路４６に接続されている
。また入出力回路４６は、線４５及びレジスタ・ファイ
ル４４を介してメモリ８０に接続されている。動作に際
しては、命令キャッシュ１０内に記憶された浮動小数点
命令が、固定小数点プロセッサ２１内の命令事前取出し
バッファ２０及び浮動小数点プロセッサ４１内の命令事
前取出しバッファ４０に転送される。動作に際して、浮
動小数点命令は、浮動小数点プロセッサ４１が浮動小数
点命令動作の実行を初期設定する間に、固定小数点プロ
セッサ２１がアドレスを計算することを必要とする。固
定小数点プロセッサ２１と浮動小数点プロセッサ４１の
同期化は、線５９を介して交信している２つの制御機構
３０及び５２によって行なわれる。実行される特定の浮
動小数点数演算は、メモリからの浮動小数点ロード動作
またはメモリへの浮動小数点記憶動作である。浮動小数
点データは、複数のデータ・ワードを含む。
好ましい実施例では、１つの浮動小数点データは少なく
とも２つのデータ・ワードから構成される。
第２図は、２つのデータ・ワードからなる浮動小数点デ
ータの記憶を示している。第２図で、ＷＯＲＤＩは偶数
メモリ・アドレス境界上に記憶され、ＷＯＲＤ２は奇数
メモリ・アドレス境界上に記憶される。アドレス境界と
いう用語は、アドレス自体の値に関係するものである。
言い換えれば、偶数アドレス境界は、メモリ・アドレス
が偶数であることを意味している。同様に、奇数アドレ
ス境界は、メモリ・アドレスが奇数であることを意味し
ている。第２図の２ワ一ド浮動小数点データは、ダブル
ワード桁合せデータと呼ばれる。２つのワ−Ｐ　（ＷＯ
ＲＤ　１とＷＯＲＤ２）＜７）記憶を、第３図に示す。
第３図で、ロード・レジスタ１１０は、偶数ワードをロ
ードするために設けられ、レジスタ１１２は奇数ワード
用に設けられている。
マルチプレクサ１２２及び１２４は、必要なとき、レジ
スタ１１０及び１１２に記憶されたデータの位置を交換
するために設けられている。しかし、この例では、ダブ
ルワード・データは桁合せされている。したがって、位
置の交換は必要でない。
レジスタ１１０からのデータは、マルチプレクサ１２２
を介してレジスタ位置１２６にロードされる。同様に、
レジスタ１１２のデータは、マルチプレクサ１２４を介
してレジスタ１２８にロードされる。レジスタ１２６及
び１２８は、実際の浮動小数点プロセッサ・ユニットの
内部レジスタである。
第４図は、桁外れの、すなわち奇数のワード境捏上の浮
動小数点ダブルワードの記憶を示す。言い換えれば、第
４図では、第１データ・ワード（ＷＯＲＤ２）は奇数境
界上に記憶され、第２ワード（ＷＯＲＤ３）は偶数境界
上に記憶される。第５図では、ＷＯＲＤ３はレジスタ１
３２にロードされ、ＷＯＲＤ２はレジスタ１３４にロー
ドされる。レジスタ１３２の内容は、浮動小数点レジス
タ１５２にロードされなければならない。同様に、レジ
スタ１３４の内容は、浮動小数点レジスタ１５０にロー
ドされなければならない。これはマルチプレクサ１４６
及び１４８によって行なわれる。
マルチプレクサ１４６は、レジスタ１３２及び１３４の
両方に接続されている。同様に、マルチプレクサ１４８
は、線１３６及び１３８を介してレジスタ１３２に接続
されている。したがって、これらのマルチプレクサは、
制御回路３０及び制御回路５２の制御下で、レジスタ１
３４からのデータはレジスタ１５０にロードされ、レジ
スタ１３２からのデータはレジスタ１５２にロードされ
るように構成されている。
第６図は、浮動小数点ロード命令のためにアドレス生成
を実行する際の制御回路３０の制御の流れを示す。ステ
ップ１６０で、命令キャッシュ１０から命令事前取出し
バッファ２０を介して受は取った命令が、復号回路２２
で復号される。ステップ１６２で、復号された命令が必
要とする動作が実行される。ステップ１６４で、実際の
アドレスが生成される。ステップ１６６で、制御回路３
０は、生成されたアドレスの桁合せを検査して、アドレ
ス境界が偶数であり桁合せ済みか、それとも奇数で桁外
れであるかを判定する。桁合せが偶数である場合、ステ
ップ１６８に進んでメモリからダブルワードを読み取っ
た後、ステップ１７０に進んで、メモリから当該のワー
ドをロードすることを指示する信号を、ロード・レジス
タ・ラッチ１３２及び１３４（第５図）またはレジスタ
１１０及び１１２（第３図）に供給する。次に、ステッ
プ１８２に進んで、データが準備できたことを知らせる
信号を浮動小数点プロセッサに送る。この信号は、線５
９の１本を介して供給される。生成されたアドレスが桁
外れである場合、すなわち生成されたアドレスが奇数ア
ドレスである場合は、ステップ１７２に進んで、その奇
数アドレスから１つのワードを読み取る。次にステップ
１７４で、奇数ラッチ（たとえば第５図のラッチ１３４
）に、そのワードを受は取るように指示する信号を送る
。
次にステップ１７６で、偶数アドレスが生成される。ス
テップ１７８で、その偶数アドレスをもつワードが読み
取られる。ステップ１８０で、偶数レジスタ（たとえば
第５図のレジスタ１３２）にその偶数アドレスをもつワ
ードを受は取るように指示する信号を送る。続いて前と
同様にステップ１８２に進む。データが準備できたこと
を知られる信号の送出が完了すると、制御の流れはステ
ップ１６０の始めに戻る。
第７図は、浮動小数点プロセッサ４１内の制御回路５２
の制御の流れを示す。ステップ１９０で、命令が復号さ
れる。固定小数点プロセッサ２１の場合と同様に、浮動
小数点プロセッサ４１に対する命令は、命令キャッシュ
１０から発生し、命令事前取出しバッファ４０を介して
復号回路・４２に至る。ステップ１９２で、浮動小数点
命令によって指示された命令動作が実行される。ステッ
プ１９４で、制御回路５２は、固定小数点プロセッサ２
１の制御回路３０から出た線５９上の桁合せ制御信号を
監視する。この監視では、ロードされているアドレスが
偶数アドレスで始まるか、それとも奇数アドレスで始ま
るかを判定する。この判定は１９６で行なわれ、そのロ
ードが偶数アドレス上で始まっている場合は、ステップ
１９８で、偶数アドレス及び奇数アドレスをもつワード
がロードされ受は取ちれる。ステップ１９８を出ると、
ステップ２００で、データが準備できているかどうか判
定する。準備できていない場合は、ステップ１９４に戻
る。データが準備できている場合は、ステップ２１０に
進む。ステップ１９６に戻って、偶数ロード信号が制御
回路３０から受信された場合、ステップ２０２に進んで
、そのワードを偶数アドレス上で受は取る。ステップ２
０４で、データが準備できているかどうか判定する。準
備できていない場合は、ステップ１９４に戻る。データ
が準備できている場合は、ステップ２０６に進んで、第
３図及び第５図で記述したマルチプレクサを使って偶数
ワードと奇数ワードを交換する。ステップ１９６で、奇
数ワードを受は取る判定をした後、ステップ２０８でそ
の奇数ワードが受は取られる。ステップ１９６では、奇
数ワードが最初にロードされるべきであるが、その奇数
ワードは、偶数ワードがステップ２０２で受信される前
に、ステップ２０８で最初に受は取られる。したがって
、奇数レジスタ及び偶数レジスタ（たとえば、第５図の
１３２及び１３４）内のデータは、交換の準備ができて
いる。ステップ２１０で、浮動小数点レジスタ（ＦＰＲ
）ファイル４４内のレジスタを更新する。次にステップ
１９０に戻って、次の命令を決定する。
第８図は、固定小数点プロセッサ２１（ＦＸＵ）及び浮
動小数点プロセッサ４１　（ＦＰＵ）のパイプライン式
動作を示すタイミング図である。具体的には、第８図の
動作はデータ・ワードの桁合せ済みアクセスに関するも
のである。サイクル１で、命令（ＬＯＡＤ　１）が、固
定小数点プロセッサ及び浮動小数点プロセッサの両方に
よって復号される。サイクル２で、ＬＯＡＤＩ命令が、
有効アドレスを生成するために、固定小数点プロセッサ
によって使用され、奇数ワード及び偶数ワードが図のよ
うにロードされる。またサイクル２で、固定小数点プロ
セッサが準備完了信号を供給する。サイクル２で、浮動
小数点プロセッサは、ＬＯＡＤ１命令の実行と共に奇数
ワード及び偶数ワードを受は取る。サイクル３で、浮動
小数点ユニットが受信データで浮動小数点レジスタを更
新する。
第９図には、桁外れのデータ（すなわち、奇数アドレス
境界上で始まるデータ）のロードを示す。サイクル１で
、ＬＯＡＤ１命令が両方のプロセッサニよって復号され
る。サイクル２で、このロードに対するアドレスが固定
小数点ユニット内で生成され、奇数ワード（２ワード・
セットの第１ワード）が取り出される。浮動小数点ユニ
ットでは、サイクル２で、ＬＯＡＤ１命令が始めに実行
され、奇数ワードが奇数レジスタ（第５図の１３４）に
よって受は取られる。サイクル３で、偶数ワードに対す
るアドレスが生成され、浮動小数点ユニットは命令の実
行を続ける。やはりサイクル３で、偶数ワードが固定小
数点ユニットからロードされ、浮動小数点ユニットによ
って受は取られる。準備完了信号は、サイクル３で固定
小数点ユニットによって供給される。サイクル４で、浮
動小数点ユニットが、偶数ワードと奇数ワードの交換を
行ない、適当な浮動小数点レジスタ・ファイルに入れる
。浮動小数点数演算記憶動作の実行も同様である。
第１０図のブロック・ダイヤグラムは、レジスタからの
偶数ワード及び奇数ワードを、それぞれ偶数データ・バ
ス３１６上及び奇数データ・バス３１８上に記憶するこ
とを示す。レジスタ３００に記憶されたワードが偶数デ
ータ・バス３１６上と奇数データ・バス３１８上のいず
れかにロードできるようにマルチプレクサ３１２及び３
１４が設けられていることに留意されたい。同様に、し
ジスタ３０２（奇数レジスタ）の内容も、データ・バス
３１６上と３１８上のいずれかにロードできる。
第１１図は、第１ワード（ＷＯＲＤＩ）を偶数位置にロ
ードさせ、第２ワードを奇数位置にロードさせる、桁合
せ済みワード・セットのロードを示す。
第１２図のブロック・ダイヤグラムは、ＷＯＲＤ２及び
ＷＯＲＤ３をそれぞれ奇数境界上及び偶数境界上にロー
ドすることを示す。動作に際しては、最初に偶数レジス
タ３４０の内容が、バス３４６によりマルチプレクサ３
５４を介して奇数データ・バス線３５８上にロードされ
る。その後、奇数レジスタ３４２の内容が、線３４８、
マルチプレクサ３５２を介して偶数データ・バス３５６
上にロードされる。その結果の記憶を第１３図に示すが
、第１ワード（ＷＯＲＤ２）は奇数境界上に、第２ワー
ド（ＷＯＲＤ３）は偶数境界上に記憶される（図の通り
）。
浮動小数点数演算記憶動作実行の制御の流れを、第１４
図及び第１５図に示す。第１４図には、固定小数点ユニ
ットの制御の流れを示す。最初に、ステップ３７２で命
令が復号され、ステップ３７４で実行される。
ステップ−３７６で、アドレスが生成される。ステップ
３７８で、桁合せが判定される。桁合せが偶数である場
合は、ステップ３８０に進んで、メモリ・バスを使用可
能にし、ステップ３８２でダブルワードが書き込まれる
（すなわち、奇数バス及び偶数バスの両方が、それぞれ
、奇数ワード及び偶数ワードをメモリへ書き込むために
使用される）。続いてステップ３９６に進み、完了信号
を供給する。
偶数でない桁合せを実行すべき場合は、ステップ３８４
に進み、バスを使用可能にする。次にステップ３８５で
、入替コマンドが出されて、第１２図に示すように、偶
数記憶レジスタをメモリへの奇数バス上に置く。次にス
テップ３８８で、奇数ハスのメモリへの書込みが実行さ
れる。ステップ３８８で、偶数ワード・アドレスが生成
される。ステップ３９０で再び、バスに使用可能信号が
与えられ、ステップ３９２で、奇数記憶レジスタが、先
に第１２図に関して考察したように偶数データ・バス上
に置かれる。ステップ３９４で、偶数バスのメモリへの
書込みが行なわれる。ステップ３９６に進んで、完了信
号を供給する。
第１５図には、浮動小数点ユニットにおける制御の流れ
を示す。まず、ステップ４００で命令が復号され、次に
ステップ４０２で実行される。この場合も、ステップ４
０４で制御線５９が監視される。ステップ４０６で、バ
スが使用可能になったかどうか判定が行なわれる。使用
可能になっていない場合は、ステップ４０４に戻って、
バスの監視を続ける。バスが使用可能になると、ステッ
プ４０８に進んで、奇数／偶数入替信号が出されている
かどうか判定する。入替信号が出ていない場合は、ステ
ップ４１２に進む。奇数／偶数入替信号が出ている場合
は、ステップ４１０に進んで、マルチプレクサ（たとえ
ば第１２図のマルチプレクサ３５４）に入替を行なうよ
うに指示する信号を送る。ステップ４１２で、完了信号
が受信されたかどうかを判定する。受信されていない場
合は、ステップ４０４に戻る。完了信号が受信されてい
る場合は、プロセスの出発点へ戻る。
第１６図は、固定小数点プロセッサ（ＦＸＵ）及び浮動
小数点プロセッサ（ＦＰＵ）が、桁合せされた偶数ワー
ド境界上でパイプライン方式で浮動小数点数演算記憶を
実行しているときの動作を示すタイミング図である。最
初にサイクル１で、固定小数点プロセッサ及び浮動小数
点プロセッサはともに記憶１　（ＳＴＯＲＥＩ）命令を
復号する。
サイクル２で、固定小数点プロセッサは有効アドレスを
生成してバスを使用可能にし、一方、浮動小数点プロセ
ッサは、記憶１命令の実行を開始する。サイクル３で、
固定小数点ユニットは、偶数ワード及び奇数ワードを記
憶することを指示する信号を出し、一方、浮動小数点ユ
ニットはその信号に応答して、偶数ワードを偶数バス上
に、奇数ワードを奇数バス上に置く。また、完了信号が
転送される。
第１７図は、固定小数点プロセッサ及び浮動小数点プロ
セッサの奇数境界上での演算記憶動作のための動作（す
なわち非偶数桁合せまたは桁外れ）を示すタイミング図
である。サイクル１で、記憶１命令が両方のプロセッサ
によって復号される。
サイクル２で、固定小数点プロセッサは奇数有効アドレ
スを生成してバスを使用可能にし、一方、浮動小数点プ
ロセッサは実行を開始する。固定小数点ユニットは、偶
数／奇数バスへの偶数／奇数レジスタ接続を切替えるた
めの入替コマンドを出す。サイクル３で、固定小数点ユ
ニットは、偶数データ・ワードのための有効アドレスを
生成し、再度バスを使用可能にし、入替コマンドを出し
、実際に奇数バスを記憶する。浮動小数点ユニットは固
定小数点ユニットに応答して、偶数レジスタにある奇数
ワードを奇数バスに置く。サイクル４で、偶数ワードを
記憶することが固定小数点ユニットによって指示され、
奇数レジスタ内の偶数ワードが浮動小数点ユニットによ
って偶数バス上に置かれる。次に、固定小数点ユニット
は動作完了信号を出し、浮動小数点ユニットはこの完了
信号を受信する。
本発明によれば、偶数桁合せまたは奇数桁合せのいずれ
かが、桁合せの調整を行なうのにソフトウェア割込みを
必要としないで実行される。この特徴によって、浮動小
数点数演算の速度が格段に向上する。
【図面の簡単な説明】
第１図は、多重処理システムのブロック図である。 第２図は、偶数メモリ・アドレス境界上にある２ワード
をメモリにロードする動作を示す図である。 第３図は、２つの浮動小数点プロセッサ・レジスタから
２つのワード・データ・バスへの接続を示すブロック図
である。 第４図は、２つのデ７り・ワードを桁外れのまたは奇数
のメモリ・アドレス境界上ヘロードする動作を示す図で
ある。 第５図は、浮動小数点レジスタから２つのワード・デー
タ・バスへの接続を示すブロック図である。 第６図は、浮動小数点ロード動作中の固定小数点プロセ
ッサの制御の流れを示す流れ図である。 第７図は、浮動小数点ロード動作中の浮動小数点プロセ
ッサの制御の流れを示す流れ図である。 第８図は、偶数メモリ・アドレス境界上でロード動作を
実行する固定小数点プロセッサ及び浮動小数点プロセッ
サのパイプライン動作を示すタイミング図である。 第９図は、奇数すなわち桁外れのメモリ・アドレス境界
上で演算ロード動作を実行する固定小数点プロセッサ及
び浮動小数点プロセッサのパイプライン動作を示すタイ
ミング図である。 第１０図は、２つの浮動小数点プロセッサ・レジスタか
ら２つのワード・データ・バスへの接続を示すブロック
図である。 第１１図は、偶数メモリ・アドレス境界上にある２つの
ワードをメモリに記憶する動作を示す図である。 第１２図は、浮動小数点数演算レジスタから２つのワー
ド・データ・バスへの接続を示すブロック図である。 第１３図は、桁外れの、すなわち奇数のメモリ・アドレ
ス境界上に２つのデータ・ワードを記憶する動作を示す
図である。 第１４図は、浮動小数点数演算記憶動作中の固定小数点
ユニットの制御を示す流れ図である。 第１５図は、浮動小数点数演算記憶動作中の浮動小数点
プロセッサの制御の流れを示す流れ図である。 第１６図は、偶数ワード境界上での浮動小数点数演算記
憶演算の実行中の固定小数点プロセッサ及び浮動小数点
プロセッサのパイプライン動作を示すタイミング図であ
る。 第１７図は、奇数のすなわち桁外れのメモリ・アドレス
境界上で浮動小数点数演算記憶動作を実行中の固定小数
点プロセッサ及び浮動小数点プロセッサのパイプライン
動作を示すタイミング図である。 １０・・・・命令キャッシュ、２０．４０・・・・命令
事前取出しバッファ、２１・・・・固定小数点プロセッ
サ、２２．４２・・・・復号回路、２４．４４・・・・
レジスタ・ファイル、２６・・・・演算論理機構（ＡＬ
Ｕ）、２８．４６・・・・入出力回路、３０．５２・・
・・制御回路、４１・・・・浮動小数点プロセッサ、４
８・・・・乗算器、５０・・・・指数回路、５５・・・
・加算器、５Ｂ・・・・丸め回路、８０・・・・メモリ
。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　弁理士　頓　宮　孝　− サイクル 寸イク７ノ ＦＩＧ、　８

Claims (1)

  1. 【特許請求の範囲】 固定小数点数演算を実行するための第１プロセッサ手段
    、 浮動小数点数演算を実行するための第２プロセッサ手段
    、及び 前記第１及び第２プロセッサ手段に接続され、指定され
    た浮動小数点数演算を実行するために前記第２プロセッ
    サ手段が必要とする浮動小数点数演算命令を復号し、前
    記第２プロセッサ手段用の浮動小数点データのメモリ・
    アドレスを計算するための情報を前記第１プロセッサ手
    段に供給し、同時に前記の指定された浮動小数点数演算
    の実行用の情報を前記第２プロセッサ手段に供給するた
    めの制御手段 を含むデータ処理システム。
JP2003661A 1989-01-13 1990-01-12 データ処理システム Pending JPH02227768A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US297782 1989-01-13
US07/297,782 US4961162A (en) 1989-01-13 1989-01-13 Multiprocessing system for performing floating point arithmetic operations

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JPH02227768A true JPH02227768A (ja) 1990-09-10

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JP2003661A Pending JPH02227768A (ja) 1989-01-13 1990-01-12 データ処理システム

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