JPH1084012A - 半導体装置 - Google Patents

半導体装置

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JPH1084012A
JPH1084012A JP8236982A JP23698296A JPH1084012A JP H1084012 A JPH1084012 A JP H1084012A JP 8236982 A JP8236982 A JP 8236982A JP 23698296 A JP23698296 A JP 23698296A JP H1084012 A JPH1084012 A JP H1084012A
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JP
Japan
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semiconductor chip
semiconductor
semiconductor device
pads
pad
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JP8236982A
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English (en)
Inventor
Akihiro Hida
昭博 飛田
Yasuki Tsutsumi
安己 堤
Toshihiro Matsunaga
俊博 松永
Tomohiro Shiraishi
智宏 白石
Minoru Kubosono
実 窪薗
Hiroshi Kuroda
宏 黒田
Masayuki Shirai
優之 白井
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Hitachi Ltd
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Hitachi Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 大幅に半導体チップサイズならびにパッケー
ジサイズを縮小する。 【解決手段】 半導体チップ２における四方の側面にパ
ッド２ａを形成し、そのパッド２ａに直接はんだなどに
よってリード３を電気的に接続し、モールド樹脂のパッ
ケージ４により半導体チップ２およびリード３の一部を
矩形状に封止し、半導体装置１を形成する。パッド２ａ
は、所定の配線層において、半導体ウエハを個々の半導
体チップ２に分割するエリアであるスクライブエリアに
何層か配線を積み重ねることにより通常の配線領域に形
成されている配線よりも厚さを厚くして形成し、半導体
ウエハのダイシング時にスクライブエリアに設けられた
パッド２ａを２分割するようにダイシングすることによ
り、半導体チップ２の側面にパッド２ａを露出させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇ
ｅ）などの半導体装置の小型化に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、た
とえば、半導体チップとほぼ同じ外径寸法のパッケージ
であるＣＳＰにおいて、半導体チップの主面上に形成さ
れた電極部であるパッドと外部引出線であるリードとの
電気的な接続は、ワイヤボンディングまたは球形のはん
だなどからなるバンプにより行われている。
【０００３】なお、半導体チップに設けられたボンディ
ングパッド上にボンディングワイヤを電気的に接続する
ワイヤボンディングについて詳しく述べてある例として
は、日経ＢＰ社、１９９３年５月３１日発行「実践講座
ＶＬＳＩパッケージング技術（下）」香山晋、成瀬邦
彦（監修）、Ｐ２２〜Ｐ３０があり、この文献には、ワ
イヤボンディングの接続法などが記載されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
な半導体チップの主面に形成されたパッドと外部引出線
との電気的な接続では、次のような問題点があることが
本発明者により見い出された。
【０００５】近年、半導体装置の高集積化が進み、半導
体チップの単位面積当たりの集積度も高くなっている。
【０００６】しかし、前述したパッドは、ボンディング
ワイヤまたはバンプを加熱圧着するために半導体素子が
高集積化されても大幅な縮小がされず、半導体チップサ
イズの縮小化のネックとなってしまう恐れが生じてい
る。
【０００７】本発明の目的は、ボンディングパッドを半
導体チップの側面に設けることにより、大幅な半導体チ
ップサイズならびにパッケージサイズの縮小を行うこと
のできる半導体装置を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明の半導体装置は、半導体
チップの側面に外部引出線と接続をする第１の電極を設
けたものである。
【００１１】また、本発明の半導体装置は、半導体チッ
プの主面における外周端部に外部引出線と接続をする第
２の電極を設けたものである。
【００１２】それらにより、半導体チップならびにパッ
ケージのサイズを大幅に縮小することができる。
【００１３】さらに、本発明の半導体装置は、前記第２
の電極が、バンプにより外部引出線と接続される構造よ
りなるものである。
【００１４】それにより、半導体チップの側面に設けら
れた第２の電極と外部引出線とを確実に電気的に接続す
ることができる。
【００１５】また、本発明の半導体装置は、前記第２の
電極の位置する半導体チップの外周端部が、外部引出線
に嵌合する形状よりなる引出線嵌合溝が設けられた構造
よりなるものである。
【００１６】それにより、容易に且つ確実に第２の電極
と外部引出線とを電気的に接続することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１８】（実施の形態１）図１は、本発明の実施の
形態１による半導体装置の説明図、図２は、本発明の実
施の形態１による半導体装置に用いられるリードの説明
図、図３〜５は、本発明の実施の形態１による半導体装
置の工程説明図である。
【００１９】本実施の形態１において、ＣＳＰ形状の半
導体装置１は、半導体素子が形成された半導体チップ２
が設けられており、この半導体チップ２における四方の
側面には、外部引出線である後述するリードを電気的に
接続する電極であるパッド（第１の電極）２ａが形成さ
れている。
【００２０】ここで、このパッド２ａは、たとえば、所
定の配線層において、半導体ウエハを個々の半導体チッ
プ２に分割するエリアであるスクライブエリアに何層か
配線を積み重ねることにより半導体チップにおける通常
の配線領域に形成されている配線よりも厚さを厚くして
形成し、半導体ウエハのダイシング時にスクライブエリ
アに設けられたパッド２ａを２分割するようにダイシン
グすることにより、半導体チップ２の側面にパッド２ａ
を露出させる。
【００２１】また、半導体装置１には、たとえば、４２
アロイ（Ｆｅ−Ｎｉ合金）などからなるリード３が半導
体チップ２の主面に対して垂直に設けられており、パッ
ド２ａとリード３とが、はんだなどによって電気的に接
続されている。
【００２２】さらに、半導体装置１は、たとえば、エポ
キシレジンなどのモールド樹脂により、半導体チップ２
およびリード３の一部を樹脂封止した矩形状のパッケー
ジ４が形成されている。
【００２３】また、リード３は、図２に示すように、半
導体チップ２に設けられたパッド２ａ（図１）と接合す
る一方の端部近傍の部分ならびに半導体装置１を実装す
る実装基板であるプリント配線基板のランドと電気的に
接続固定される部分以外には、たとえば、ポリイミドな
どの絶縁部材Ｚ１（ハッチング部分）が塗布されてお
り、半導体チップ２（図１）の半導体基板となる半導体
ウエハの部分と接触することによるショートを防止する
ようになっている。なお、図２に示すハッチングは、絶
縁部材Ｚ１の塗布領域を示すものであり、断面を示すも
のではない。
【００２４】次に、パッド２ａとリード３との接続を図
３〜図５を用いて説明する。
【００２５】まず、図３に示すように、パッド２ａを前
述したダイシングによって２分割し、半導体チップ２の
側面にパッド２ａを形成する。
【００２６】また、予めリード３のパッド２ａと接合す
る部分には仮はんだを施し、接着テープなどによってリ
ード３を仮止めし、リード３が仮止めされた当該接着テ
ープを半導体チップ２の外周部に巻き付けることによ
り、図４に示すように、パッド２ａとリード３とを接触
させる。
【００２７】その後、この半導体チップ２を加熱炉など
によって加熱し、リード３に施された仮はんだを溶融さ
せて、図５に示すように、パッド２ａとリード３とを電
気的に接続固定させる。
【００２８】さらに、図６（ａ）に示すように、リード
３（図２）に絶縁部材Ｚ１を塗布せず、半導体チップ２
の半導体ウエハの部分と接触する位置の箇所を半円状な
どに折り曲げて外部引出線となるリード３ａを形成し、
図６（ｂ）に示すように、リード３ａと半導体チップ２
の半導体ウエハの部分との接触によるショート防止して
もよい。
【００２９】また、図７に示すように、パッド２ａの位
置する半導体チップ２の側面の箇所に、たとえば、ドリ
ル加工によって半円柱状の溝（引出線嵌合溝）Ｈ２を設
け、その溝Ｈ２にリード３（図２）に嵌合させることに
よって、リード３とパッド２ａとの接続固定をより容易
に行うことができる。
【００３０】そして、パッド２ａとリード３が、電気的
に接続固定されると、前述したモールド樹脂などによっ
てパッケージ４を形成し、樹脂封止を行う。
【００３１】それにより、本実施の形態１によれば、半
導体チップ２の側面にパッド２ａを設けることによって
半導体チップ２のサイズを大幅に縮小でき、且つワイヤ
ボンディングも不要となるので半導体装置１も小型化す
ることができる。
【００３２】また、半導体装置１は、パッケージ４を形
成せずに、図８に示すように、半導体チップ２とパッド
２ａに電気的に接続されたリード３とのみで構成するよ
うにしてもよい。
【００３３】この場合、半導体チップ２を実装基板であ
るプリント配線基板などに直接実装させることにより、
プリント配線板の実装面積をより小さくできる。
【００３４】さらに、本実施の形態１では、パッド２ａ
は、配線を重ね合わせることによって厚みをつけて形成
したが、たとえば、図９（ａ）に示すように、半導体チ
ップ２の主面における周辺端部にパッド（第２の電極）
２ｂが位置するように形成してもよい。
【００３５】この場合、図９（ｂ）に示すように、半導
体チップ２の主面の前述したスクライブエリアにおける
ダイシングライン上の中心部に電極部２ｂ1 を形成し、
その電極部２ｂ1 の上部に、たとえば、はんだなどのバ
ンプ２ｂ2 を設ける。
【００３６】また、電極部２ｂ1 とバンプ２ｂ2 は、半
導体ウエハに形成され、フラックスが塗布された電極部
２ｂ1 上にバンプ２ｂ2 を搭載し、たとえば、リフロー
炉などによって加熱を行い、バンプ２ｂ2 を溶解させる
ことによって電気的に接続を行う。
【００３７】その後、スクライブエリアにおけるダイシ
ングライン上に中心部が位置するように設けられた電極
部２ｂ1 およびバンプ２ｂ2 は、ダイシングによって分
割され、パッド２ｂとして形成され、４２アロイなどか
らなるリード３が設けられることになる。
【００３８】また、パッド２ｂとリード３との接続は、
同様に、接着テープなどによってリード３を仮止めし、
リード３が仮止めされた当該接着テープを半導体チップ
２の外周部に巻き付けることによりパッド２ｂとリード
３とを接触させる。
【００３９】そして、この半導体チップ２を加熱炉など
によって加熱し、パッド２ｂに設けられたバンプ２ｂ2
を溶融させてパッド２ｂとリード３とを電気的に接続固
定させ、モールド樹脂などによって樹脂封止を行い、パ
ッケージを形成する。
【００４０】（実施の形態２）図１０は、本発明の実施
の形態２による積層パッケージ構造からなる半導体装置
の説明図である。
【００４１】本実施の形態１においては、積層パッケー
ジ構造からなる、たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの
半導体装置１ａは、半導体素子が形成された半導体チッ
プ２が積層されて設けられている。
【００４２】また、これら積層された半導体チップ２に
おける四方の側面にも、前記実施の形態１と同様に、電
極であるパッド２ａが形成されており、パッド２ａは、
所定の配線層において、前述したスクライブエリアに何
層か配線を積み重ねることにより素子領域に形成されて
いる配線よりも厚さを厚くして形成する。
【００４３】そして、半導体ウエハのダイシング時にス
クライブエリアに設けられたパッド２ａを２分割するよ
うにダイシングを行い、半導体チップ２の側面にパッド
２ａを露出させて形成する。
【００４４】また、半導体装置１ａには、たとえば、４
２アロイなどからなる外部引出線であるリード３が各々
の半導体チップ２の主面に対して垂直に設けられてお
り、パッド２ａとリード３とが、はんだなどによって電
気的に接続されている。
【００４５】さらに、リード３は、前記実施の形態１と
同様に、それぞれの半導体チップ２に設けられたパッド
２ａと接合する部分および半導体装置１を実装する実装
基板であるプリント配線基板のランドと電気的に接続固
定される部分以外には、ポリイミドなどの絶縁部材Ｚ１
（図２）が塗布されており、半導体チップ２の半導体基
板である半導体ウエハの部分と接触することによるショ
ートを防止するようになっている。
【００４６】また、リード３は、絶縁部材Ｚ１（図２）
を塗布せずに、個々の半導体チップ２の半導体ウエハの
部分と接触する位置の箇所を半円状などに折り曲げて形
成し、接触によるショートを防止してもよい。
【００４７】そして、半導体装置１ａは、たとえば、エ
ポキシレジンなどのモールド樹脂により、半導体チップ
２およびリード３の一部を樹脂封止した矩形状のパッケ
ージ４が形成されている。
【００４８】また、パッド２ａとリード３との接続も前
記実施の形態１と同様に、予めリード３のパッド２ａと
接合する部分に予め仮はんだを施し、接着テープなどに
よってリード３を仮止めし、リード３が仮止めされた当
該接着テープを半導体チップ２の外周部に巻き付けてパ
ッド２ａとリード３とを接触させ、この半導体チップ２
を加熱炉などによって加熱し、リード３に施された仮は
んだを溶融させてパッド２ａとリード３とを電気的に接
続固定させる。
【００４９】そして、パッド２ａとリード３が、電気的
に接続固定されると、前述したモールド樹脂などによっ
てパッケージ４を形成し、樹脂封止を行う。
【００５０】それにより、本実施の形態２によれば、積
層された個々の半導体チップ２の側面にパッド２ａを設
けることによって積層パッケージ構造の半導体装置１ａ
を大幅に縮小、小型化することができる。
【００５１】また、積層パッケージ構造に用いられる多
層リードフレームが不要となるので積層パッケージ構造
の形成を容易に行うことができる。
【００５２】さらに、本実施の形態２では、半導体装置
１ａにパッケージ４を形成したが、図１１に示すよう
に、半導体装置１ａにパッケージ４を形成せず、半導体
チップ２とパッド２ａに電気的に接続されたリード３と
のみで構成するようにしてもよい。
【００５３】この場合、半導体チップ２を実装基板であ
るプリント配線基板などに直接実装させることにより、
プリント配線板の実装面積をより小さくすることができ
る。
【００５４】また、本実施の形態２でも、半導体チップ
２の主面における周辺部にパッド２ｂ（図８）が位置す
るように形成してもよい。
【００５５】この場合も、スクライブエリアにおけるダ
イシングライン上に中心部に電極部２ｂ1 を形成し、そ
の電極部２ｂ1 の上部にはんだなどのバンプ２ｂ2 を溶
解させて電気的に接続し、ダイシングによって２分割を
行い、パッド２ｂとして形成する。
【００５６】さらに、このパッド２ｂを半導体チップ２
の所定の一辺に設け、図１２に示すように、それら所定
の一片のパッド２ｂとリード３とを電気的に接続した積
層パッケージ構造の半導体装置１ｂを形成するようにし
てもよい。
【００５７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５８】たとえば、前記実施の形態１においては、
所定の配線層の位置における半導体チップの側面だけに
パッドを形成したが、たとえば、すべての配線層の位置
における半導体チップ２の側面にパッドを形成し、それ
らのパッドをリードによって一括して電気的に接続する
ようにしてもよい。
【００５９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６０】（１）本発明によれば、半導体チップに設
けた外部引出線と接続をする第１の電極または第２の電
極により、半導体チップを縮小化することができ、且つ
ワイヤボンディングなどが不要となるのでパッケージの
サイズを大幅に小型化することができる。
【００６１】（２）また、本発明では、上記（１）によ
り、ＣＳＰや積層パッケージ構造などの半導体装置を容
易に効率よく、より小型化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置の説明
図である。
【図２】本発明の実施の形態１による半導体装置に用い
られるリードの説明図である。
【図３】本発明の実施の形態１による半導体装置の工程
説明図である。
【図４】本発明の実施の形態１による半導体装置の工程
説明図である。
【図５】本発明の実施の形態１による半導体装置の工程
説明図である。
【図６】（ａ），（ｂ）は、本発明の他の実施の形態に
よる半導体装置に用いられるリードの説明図である。
【図７】本発明の他の実施の形態による半導体装置の半
導体チップに形成されたパッドの説明図である。
【図８】本発明の他の実施の形態による半導体装置の説
明図である。
【図９】（ａ),（ｂ）は、本発明の他の実施の形態によ
る半導体装置に形成されたパッドの構成説明図である。
【図１０】本発明の実施の形態２による積層パッケージ
構造からなる半導体装置の説明図である。
【図１１】本発明の他の実施の形態による積層パッケー
ジ構造からなる半導体装置の説明図である。
【図１２】本発明の他の実施の形態による積層パッケー
ジ構造からなる半導体装置の説明図である。
【符号の説明】
１ 半導体装置 １ａ 半導体装置 １ｂ 半導体装置 ２ 半導体チップ ２ａ パッド（第１の電極） ２ｂ パッド（第２の電極） ２ｂ1 電極部 ２ｂ2 バンプ ３ リード ４ パッケージ Ｚ１ 絶縁部材 Ｈ２ 溝（引出線嵌合溝）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白石 智宏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 窪薗 実 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 黒田 宏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 白井 優之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの側面に外部引出線と接続
    をする第１の電極を設けたことを特徴とする半導体装
    置。
  2. 【請求項２】 半導体チップの主面における外周端部に
    外部引出線と接続をする第２の電極を設けたことを特徴
    とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、前
    記第２の電極が、バンプにより前記外部引出線と接続さ
    れる構造よりなることを特徴とする半導体装置。
  4. 【請求項４】 請求項３記載の半導体装置において、前
    記第２の電極の位置する前記半導体チップの外周端部
    が、前記外部引出線に嵌合する形状よりなる引出線嵌合
    溝が設けられた構造よりなることを特徴とする半導体装
    置。
JP8236982A 1996-09-06 1996-09-06 半導体装置 Pending JPH1084012A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753528B1 (ko) 2006-01-04 2007-08-30 삼성전자주식회사 웨이퍼 레벨 패키지 및 이의 제조 방법
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