JPH1083165A - Ｌｃｄドライバ - Google Patents
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- JPH1083165A JPH1083165A JP8236122A JP23612296A JPH1083165A JP H1083165 A JPH1083165 A JP H1083165A JP 8236122 A JP8236122 A JP 8236122A JP 23612296 A JP23612296 A JP 23612296A JP H1083165 A JPH1083165 A JP H1083165A
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- G09G2330/021—Power management, e.g. power saving
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
(57)【要約】
【目的】 液晶表示パネルの消費電流を削減する。
【構成】 データ入力６、クロック入力端子５より表示
データ、クロックをデータレジスタ１に入力しデータレ
ジスタ１に１ライン分のデータを記憶させ、ストローブ
入力端子７よりストローブ信号を入力して、データレジ
スタ１のデータをラッチ回路２にラッチし、Ｄ／Ａ変換
回路３によりアナログ信号に変換した後、バッファアン
プ４を介してソースバスに表示信号を出力するソースド
ライバにおいて、１水平ラインのデータが前ラインの信
号と一致（全ビットが一致）している場合には、クロッ
クイネーブル回路８ａ、ストローブイネーブル回路８ｂ
により、クロック、ストローブ信号が伝達されないよう
にして、データレジスタ１を動作させないようにする。
データ、クロックをデータレジスタ１に入力しデータレ
ジスタ１に１ライン分のデータを記憶させ、ストローブ
入力端子７よりストローブ信号を入力して、データレジ
スタ１のデータをラッチ回路２にラッチし、Ｄ／Ａ変換
回路３によりアナログ信号に変換した後、バッファアン
プ４を介してソースバスに表示信号を出力するソースド
ライバにおいて、１水平ラインのデータが前ラインの信
号と一致（全ビットが一致）している場合には、クロッ
クイネーブル回路８ａ、ストローブイネーブル回路８ｂ
により、クロック、ストローブ信号が伝達されないよう
にして、データレジスタ１を動作させないようにする。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示パネルを駆
動するＬＣＤドライバに関し、特にアクティブマトリク
ス方式液晶表示パネルに表示データを供給するソースド
ライバに関するものである。
動するＬＣＤドライバに関し、特にアクティブマトリク
ス方式液晶表示パネルに表示データを供給するソースド
ライバに関するものである。
【０００２】
【従来の技術】図５は、アクティブマトリクス方式の液
晶表示装置の等価回路図である。図５に示す回路におい
て、ゲートドライバ２２は横方向に走るｍ本のゲートバ
ス２４を駆動し、ソースドライバ２３は縦方向に走るｎ
本のソースバス２５を駆動する。ゲートバス２４とソー
スバス２５の交点には、ゲートがゲートバス２４に接続
され、ソースがソースバス２５に接続されたＴＦＴ（th
in−film transitor）２６が形成されている。ＴＦＴ２
６のドレインには、付加容量２７と液晶素子２８が接続
される。液晶素子２８の他方の端子は共通電極２９に共
通に接続されている。
晶表示装置の等価回路図である。図５に示す回路におい
て、ゲートドライバ２２は横方向に走るｍ本のゲートバ
ス２４を駆動し、ソースドライバ２３は縦方向に走るｎ
本のソースバス２５を駆動する。ゲートバス２４とソー
スバス２５の交点には、ゲートがゲートバス２４に接続
され、ソースがソースバス２５に接続されたＴＦＴ（th
in−film transitor）２６が形成されている。ＴＦＴ２
６のドレインには、付加容量２７と液晶素子２８が接続
される。液晶素子２８の他方の端子は共通電極２９に共
通に接続されている。
【０００３】ソースドライバ２３からは、表示すべきラ
インの１ライン分のデータが出力され、ソースバス２５
に供給される。その状態でゲートドライバ２２より表示
を行うべきゲートバスに駆動パルスが出力される。図で
はＸ2 のゲートバスにパルスが出力されている。これに
より、Ｘ2 のゲートバスに接続されたＴＦＴ２６は一斉
にオンし、ソースバス２５に供給されていたデータを付
加容量２７と液晶素子２８に書き込む。この書き込みデ
ータはＴＦＴ２６がオフとなった後も付加容量２７と液
晶素子２８に保持される。そして、各液晶素子では書き
込みデータ（電圧）に従った輝度の表示が行われる。ゲ
ートドライバ２２の出力するパルスが低レベルとなった
後に、ソースドライバ２３からは、次ライン（図示した
例ではＸ3 のライン）に表示すべきデータの出力が行わ
れ、次いでゲートドライバからは次ラインのゲートバス
（Ｘ3 ）に駆動パルスが供給される。これにより、Ｘ3
のゲートバスに連なる画素への新データの書き込みが行
われ、この新データに基づいた表示が行われる。以下、
同様にして各ライン毎に表示データの書き換えが行わ
れ、１画面分の表示が行われる。
インの１ライン分のデータが出力され、ソースバス２５
に供給される。その状態でゲートドライバ２２より表示
を行うべきゲートバスに駆動パルスが出力される。図で
はＸ2 のゲートバスにパルスが出力されている。これに
より、Ｘ2 のゲートバスに接続されたＴＦＴ２６は一斉
にオンし、ソースバス２５に供給されていたデータを付
加容量２７と液晶素子２８に書き込む。この書き込みデ
ータはＴＦＴ２６がオフとなった後も付加容量２７と液
晶素子２８に保持される。そして、各液晶素子では書き
込みデータ（電圧）に従った輝度の表示が行われる。ゲ
ートドライバ２２の出力するパルスが低レベルとなった
後に、ソースドライバ２３からは、次ライン（図示した
例ではＸ3 のライン）に表示すべきデータの出力が行わ
れ、次いでゲートドライバからは次ラインのゲートバス
（Ｘ3 ）に駆動パルスが供給される。これにより、Ｘ3
のゲートバスに連なる画素への新データの書き込みが行
われ、この新データに基づいた表示が行われる。以下、
同様にして各ライン毎に表示データの書き換えが行わ
れ、１画面分の表示が行われる。
【０００４】図６は、従来のソースドライバの構成を示
すブロック図である。同図において、３１は、表示すべ
き階調に応じたビット数（ｋビット）を１ライン分（ｎ
段）分一時記憶するデータレジスタであって、ホストＣ
ＰＵ側のグラフィックＲＡＭ等からデータ入力端子３６
を介して入力されるシリアルデータを、クロック入力端
子３５より入力されるクロックにより入力側から順次シ
フトすることで１ライン分の表示データ（ｋ×ｎビット
のデータ）を一時記憶する。データレジスタ３１に記憶
された１ライン分のデータは、その後ラッチ回路３２に
同時に転送されラッチされる。ラッチ回路３２の出力
（ラッチデータ）は、ディジタル／アナログ変換回路
（以下、Ｄ／Ａ変換回路と記す）３３に送出される。
すブロック図である。同図において、３１は、表示すべ
き階調に応じたビット数（ｋビット）を１ライン分（ｎ
段）分一時記憶するデータレジスタであって、ホストＣ
ＰＵ側のグラフィックＲＡＭ等からデータ入力端子３６
を介して入力されるシリアルデータを、クロック入力端
子３５より入力されるクロックにより入力側から順次シ
フトすることで１ライン分の表示データ（ｋ×ｎビット
のデータ）を一時記憶する。データレジスタ３１に記憶
された１ライン分のデータは、その後ラッチ回路３２に
同時に転送されラッチされる。ラッチ回路３２の出力
（ラッチデータ）は、ディジタル／アナログ変換回路
（以下、Ｄ／Ａ変換回路と記す）３３に送出される。
【０００５】Ｄ／Ａ変換回路３３では、送られてきたｋ
ビットをデータをアナログ信号に変換し、階調表示デー
タとしてｎ個のアナログデータをバッファアンプ３４に
出力する。Ｄ／Ａは例えば次のように行われる。ｋビッ
トを上位ｐビットと下位ｑビットに分け（ｋ＝ｐ＋
ｑ）、外部より２p （＝Ｐ）個の階調駆動電圧Ｖ0 〜Ｖ
Pを供給し、その階調駆動電圧Ｖ0 〜ＶP のうち隣り合
う２種の階調表示データを上位ｐビットより選択する。
選択した電圧を、下位ｑビットに対応した２q ステップ
に分割する抵抗回路に印加し、下位ｑビットにより２q
ステップの中の一つの電圧を選択する。このようにして
得られたｎ個のアナログデータは、バッファアンプ３４
を介して図５に示されるように、ソースバスへ出力され
る。なお、この種のＬＣＤドライバ回路は、例えば特開
平４−２３７０９０号公報等により公知となっている。
ビットをデータをアナログ信号に変換し、階調表示デー
タとしてｎ個のアナログデータをバッファアンプ３４に
出力する。Ｄ／Ａは例えば次のように行われる。ｋビッ
トを上位ｐビットと下位ｑビットに分け（ｋ＝ｐ＋
ｑ）、外部より２p （＝Ｐ）個の階調駆動電圧Ｖ0 〜Ｖ
Pを供給し、その階調駆動電圧Ｖ0 〜ＶP のうち隣り合
う２種の階調表示データを上位ｐビットより選択する。
選択した電圧を、下位ｑビットに対応した２q ステップ
に分割する抵抗回路に印加し、下位ｑビットにより２q
ステップの中の一つの電圧を選択する。このようにして
得られたｎ個のアナログデータは、バッファアンプ３４
を介して図５に示されるように、ソースバスへ出力され
る。なお、この種のＬＣＤドライバ回路は、例えば特開
平４−２３７０９０号公報等により公知となっている。
【０００６】
【発明が解決しようとする課題】液晶表示装置、特にノ
ート型パーソナルコンピュータ等のように携帯用に用い
られる機器のディスプレイでは、連続動作時間を長くす
るために消費電流の削減が強く求められている。而し
て、従来のＬＣＤドライバ回路では、データレジスタ２
３に１水平ライン毎に表示データを記憶させるために、
ｋ×ｎビットのデータレジスタを常時動作させておく必
要があり、そのための電流が消費されていたので、十分
な消費電流の削減ができていなかった。
ート型パーソナルコンピュータ等のように携帯用に用い
られる機器のディスプレイでは、連続動作時間を長くす
るために消費電流の削減が強く求められている。而し
て、従来のＬＣＤドライバ回路では、データレジスタ２
３に１水平ライン毎に表示データを記憶させるために、
ｋ×ｎビットのデータレジスタを常時動作させておく必
要があり、そのための電流が消費されていたので、十分
な消費電流の削減ができていなかった。
【０００７】したがって、本発明の解決すべき課題は、
一時記憶のための階調ｋビット×出力数ｎ段のデータレ
ジスタの動作を必要なときのみに行なわせるようにする
ことにより消費電流を可能な限り少なくすることであ
る。
一時記憶のための階調ｋビット×出力数ｎ段のデータレ
ジスタの動作を必要なときのみに行なわせるようにする
ことにより消費電流を可能な限り少なくすることであ
る。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ため、本発明によれば、所定のビット数の階調データを
出力数分記憶するシフトレジスタ回路と、前記シフトレ
ジスタ回路に記憶されたデータをラッチするラッチ回路
と、前記ラッチ回路にラッチされたディジタルデータを
アナログ信号に変換するディジタル／アナログ変換回路
と、前記ディジタル／アナログ変換回路の出力信号に基
づいて液晶素子を駆動する信号を出力するバッファ回路
と、を有し、一水平ライン毎に前ラインのデータと比較
する回路と、一水平ラインのデータが前ラインのデータ
と一致したとき、前記シフトレジスタへのクロックの供
給を停止させるクロックイネーブル回路と、を更に備え
ていることを特徴とするＬＣＤドライバが提供される。
ため、本発明によれば、所定のビット数の階調データを
出力数分記憶するシフトレジスタ回路と、前記シフトレ
ジスタ回路に記憶されたデータをラッチするラッチ回路
と、前記ラッチ回路にラッチされたディジタルデータを
アナログ信号に変換するディジタル／アナログ変換回路
と、前記ディジタル／アナログ変換回路の出力信号に基
づいて液晶素子を駆動する信号を出力するバッファ回路
と、を有し、一水平ライン毎に前ラインのデータと比較
する回路と、一水平ラインのデータが前ラインのデータ
と一致したとき、前記シフトレジスタへのクロックの供
給を停止させるクロックイネーブル回路と、を更に備え
ていることを特徴とするＬＣＤドライバが提供される。
【０００９】
【発明の実施の形態】図１は、本発明の実施の形態を説
明するためのソースドライバのブロック図である。１
は、データ入力端子６より入力される階調ｋビットのデ
ータを１ライン分一時記憶しておくデータレジスタ、２
は、データレジスタ１から転送されてきた１ライン分の
データをラッチするラッチ回路、３は、ラッチ回路２に
ラッチされたディジタルデータをアナログ信号に変換す
るＤ／Ａ変換回路、４はバッファアンプ、５はクロック
入力端子、７はラッチストローブ信号入力端子、８ａ
は、データレジスタ１に入力されるデータが１ライン前
のデータと同じであるときにクロックのデータレジスタ
１への入力を禁止するクロックイネーブル回路、８ｂは
同じくデータレジスタ１に入力されるデータが１ライン
前のデータと同じであるときにストローブ信号のラッチ
回路２への入力を禁止するストローブイネーブル回路で
ある。
明するためのソースドライバのブロック図である。１
は、データ入力端子６より入力される階調ｋビットのデ
ータを１ライン分一時記憶しておくデータレジスタ、２
は、データレジスタ１から転送されてきた１ライン分の
データをラッチするラッチ回路、３は、ラッチ回路２に
ラッチされたディジタルデータをアナログ信号に変換す
るＤ／Ａ変換回路、４はバッファアンプ、５はクロック
入力端子、７はラッチストローブ信号入力端子、８ａ
は、データレジスタ１に入力されるデータが１ライン前
のデータと同じであるときにクロックのデータレジスタ
１への入力を禁止するクロックイネーブル回路、８ｂは
同じくデータレジスタ１に入力されるデータが１ライン
前のデータと同じであるときにストローブ信号のラッチ
回路２への入力を禁止するストローブイネーブル回路で
ある。
【００１０】データ入力端子６より入力されるデータが
１ライン前のデータと異なっているとき、入力されたデ
ータは、図６に示した従来例の場合と同様に、クロック
入力端子５より入力されるクロックによりデータレジス
タ１内を５より入力されるクロックによりデータレジス
タ１内を転送されていく。そして、１ライン分のデータ
が記憶されると、そのデータはラッチストローブ信号入
力端子７から入力されるストローブ信号によりラッチ回
路２にラッチされる。以下、図６に示した従来例の場合
と同様の動作により表示がなされる。
１ライン前のデータと異なっているとき、入力されたデ
ータは、図６に示した従来例の場合と同様に、クロック
入力端子５より入力されるクロックによりデータレジス
タ１内を５より入力されるクロックによりデータレジス
タ１内を転送されていく。そして、１ライン分のデータ
が記憶されると、そのデータはラッチストローブ信号入
力端子７から入力されるストローブ信号によりラッチ回
路２にラッチされる。以下、図６に示した従来例の場合
と同様の動作により表示がなされる。
【００１１】データ入力端子６より入力されるデータが
前ラインのデータと一致しているとき、クロックイネー
ブル回路８ａおよびストローブイネーブル回路８ｂによ
り、クロックおよびストローブ信号のデータレジスタ
１、ラッチ回路２への入力が禁止されるため、データレ
ジスタ１のシフト動作は停止され、またラッチ回路はラ
ッチ動作は行わず前ラインのデータを保持し続ける。よ
って、Ｄ／Ａ変換回路３、バッファアンプ４は、前ライ
ンのデータを出力し続ける。この状態は、１水平ライン
のデータが前ラインのデータと一致し続ける間続く。デ
ータ入力端子６より入力されるデータが前ラインのデー
タと一致しなくなったとき、クロックイネーブル回路８
ａ、ストローブイネーブル回路８ｂの禁止動作は解除さ
れ、データレジスタ１およびラッチ回路２は通常の動作
を開始する。
前ラインのデータと一致しているとき、クロックイネー
ブル回路８ａおよびストローブイネーブル回路８ｂによ
り、クロックおよびストローブ信号のデータレジスタ
１、ラッチ回路２への入力が禁止されるため、データレ
ジスタ１のシフト動作は停止され、またラッチ回路はラ
ッチ動作は行わず前ラインのデータを保持し続ける。よ
って、Ｄ／Ａ変換回路３、バッファアンプ４は、前ライ
ンのデータを出力し続ける。この状態は、１水平ライン
のデータが前ラインのデータと一致し続ける間続く。デ
ータ入力端子６より入力されるデータが前ラインのデー
タと一致しなくなったとき、クロックイネーブル回路８
ａ、ストローブイネーブル回路８ｂの禁止動作は解除さ
れ、データレジスタ１およびラッチ回路２は通常の動作
を開始する。
【００１２】データ入力端子６から入力されるデータが
前ラインのデータと一致するとき、データレジスタ１の
シフト動作を停止させるとともにこのレジスタをリセッ
トする場合には、ストローブイネーブル回路８ｂを設け
て、データレジスタ１の動作を停止させるとともにスト
ローブ信号の入力も禁止しなくてはならない。しかし、
データ入力端子６から入力されるデータが前ラインのデ
ータと一致するとき、単に、データレジスタ１のシフト
動作を中止するのみでデータレジスタ１が前ラインのデ
ータを保持し続けるのであれば、特にストローブイネー
ブル回路８ｂを設けなくてもよい。
前ラインのデータと一致するとき、データレジスタ１の
シフト動作を停止させるとともにこのレジスタをリセッ
トする場合には、ストローブイネーブル回路８ｂを設け
て、データレジスタ１の動作を停止させるとともにスト
ローブ信号の入力も禁止しなくてはならない。しかし、
データ入力端子６から入力されるデータが前ラインのデ
ータと一致するとき、単に、データレジスタ１のシフト
動作を中止するのみでデータレジスタ１が前ラインのデ
ータを保持し続けるのであれば、特にストローブイネー
ブル回路８ｂを設けなくてもよい。
【００１３】［作用］前ラインデータと同一データが次
ラインデータとして、ドライバに供給された場合、階調
ｋビット×出力数ｎ段のシフトレジスタを止めるため、
この停止しているシフトレジスタの消費電力を減らすこ
とができる。
ラインデータとして、ドライバに供給された場合、階調
ｋビット×出力数ｎ段のシフトレジスタを止めるため、
この停止しているシフトレジスタの消費電力を減らすこ
とができる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図２、図３は、本発明の第１の実施例を示
すグラフィックＲＡＭ周辺の回路とソースドライバのブ
ロック図である。図２に示す回路において、ホストＣＰ
Ｕ９にて生成された表示データはグラフィック回路１２
内のグラフィックＲＡＭ１３に書き込まれる。このとき
ホストＣＰＵ９の出力するデータは、一致判別回路（Ｅ
ＸＯＲ等により構成される）１０において１ビットずつ
基準ライン指定レジスタ１４の指定するラインのグラフ
ィックＲＡＭ１３の記憶内容と比較される。
て説明する。図２、図３は、本発明の第１の実施例を示
すグラフィックＲＡＭ周辺の回路とソースドライバのブ
ロック図である。図２に示す回路において、ホストＣＰ
Ｕ９にて生成された表示データはグラフィック回路１２
内のグラフィックＲＡＭ１３に書き込まれる。このとき
ホストＣＰＵ９の出力するデータは、一致判別回路（Ｅ
ＸＯＲ等により構成される）１０において１ビットずつ
基準ライン指定レジスタ１４の指定するラインのグラフ
ィックＲＡＭ１３の記憶内容と比較される。
【００１５】ホストＣＰＵ９の発生するデータが前ライ
ンの該当するビットのデータと一致しているとき、一致
判別回路１０から一致信号が発生され、カウンタ１１は
カウントアップされる。ホストＣＰＵ９より１ライン分
のデータが送出され終わったときのカウンタ１１のカウ
ント値が所定の値、すなわち１ライン分のビット数（階
調ｋビット×出力数ｎ）に達しているときには、カウン
タ１１から一致信号がホストＣＰＵ９とグラフィックＲ
ＡＭ１３に送出され、グラフィックＲＡＭのいま書き込
みの行われたライン（前ラインと全ビットが一致してい
たライン）のデータがすべて０にクリアされる。ホスト
ＣＰＵ９はカウンタ１１からの一致信号を受けたとき、
基準ライン指定レジスタ１４の値を先の指定値のままと
する。
ンの該当するビットのデータと一致しているとき、一致
判別回路１０から一致信号が発生され、カウンタ１１は
カウントアップされる。ホストＣＰＵ９より１ライン分
のデータが送出され終わったときのカウンタ１１のカウ
ント値が所定の値、すなわち１ライン分のビット数（階
調ｋビット×出力数ｎ）に達しているときには、カウン
タ１１から一致信号がホストＣＰＵ９とグラフィックＲ
ＡＭ１３に送出され、グラフィックＲＡＭのいま書き込
みの行われたライン（前ラインと全ビットが一致してい
たライン）のデータがすべて０にクリアされる。ホスト
ＣＰＵ９はカウンタ１１からの一致信号を受けたとき、
基準ライン指定レジスタ１４の値を先の指定値のままと
する。
【００１６】ホストＣＰＵ９より１ライン分のデータが
送出された後のカウンタ１１のカウント値が所定の値に
達していないときには、そのラインのデータは前ライン
のデータとは一致していないので、グラフィックＲＡＭ
１３にいま書き込まれたデータは０クリアされずそのま
ま残され、そして基準ライン指定レジスタ１４の内容は
そのライン（いま書き込みを行ったライン）を指定する
値に書き換えられる。ＣＰＵ９から１ライン分のデータ
の送出が終了するとカウンタ１１はリセットされる。
送出された後のカウンタ１１のカウント値が所定の値に
達していないときには、そのラインのデータは前ライン
のデータとは一致していないので、グラフィックＲＡＭ
１３にいま書き込まれたデータは０クリアされずそのま
ま残され、そして基準ライン指定レジスタ１４の内容は
そのライン（いま書き込みを行ったライン）を指定する
値に書き換えられる。ＣＰＵ９から１ライン分のデータ
の送出が終了するとカウンタ１１はリセットされる。
【００１７】このようにして１画面分のデータの書き込
みが行われた後には、グラフィックＲＡＭ１３のデータ
は前ラインと一致したデータの場合にはそのライン全体
が０となるデータに書き込まれ、それ以外の場合には本
来の表示データが格納された状態となる。このデータ
は、シリアルデータとしてソースドライバ１５に送出さ
れ（書き込みとは非同期）、後述するように表示データ
として用いられる。ここで、本来の表示データが１ライ
ンに渡って０である場合と、前ラインのデータと一致し
ているために０になされた場合とを区別する必要がある
場合には、前者のデータについて、そのラインの最初ま
たは最後の表示点のＬＳＢデータを“１”とする変更を
加える。
みが行われた後には、グラフィックＲＡＭ１３のデータ
は前ラインと一致したデータの場合にはそのライン全体
が０となるデータに書き込まれ、それ以外の場合には本
来の表示データが格納された状態となる。このデータ
は、シリアルデータとしてソースドライバ１５に送出さ
れ（書き込みとは非同期）、後述するように表示データ
として用いられる。ここで、本来の表示データが１ライ
ンに渡って０である場合と、前ラインのデータと一致し
ているために０になされた場合とを区別する必要がある
場合には、前者のデータについて、そのラインの最初ま
たは最後の表示点のＬＳＢデータを“１”とする変更を
加える。
【００１８】図３は、図２に示したソースドライバ１５
の詳細を示すブロック図である。図３において、図６の
従来例の部分と同等の部分には同一の参照番号が付せら
れているので、重複する説明は省略する。図３におい
て、１６はＥＸＯＲゲート、１７はＲＳラッチ回路（Ｒ
Ｓフリップフロップ）、１８はディレイ回路、１９ａ、
１９ｂはＡＮＤゲート、２０はインバータである。グラ
フィックＲＡＭ１３からの信号はデータ入力端子６を介
して、データレジスタ１とＥＸＯＲゲート１６に入力さ
れる。ＥＸＯＲゲート１６は入力データが“０”である
とき“０”を出力し、入力データが“１”であるとき
“１”を出力する。ＲＳラッチ回路１８は、１ライン分
のデータの入力が終了した後に、ラッチストローブ信号
入力端子７、ディレイ回路１８を介して入力されるスト
ローブ信号によりリセットされる。
の詳細を示すブロック図である。図３において、図６の
従来例の部分と同等の部分には同一の参照番号が付せら
れているので、重複する説明は省略する。図３におい
て、１６はＥＸＯＲゲート、１７はＲＳラッチ回路（Ｒ
Ｓフリップフロップ）、１８はディレイ回路、１９ａ、
１９ｂはＡＮＤゲート、２０はインバータである。グラ
フィックＲＡＭ１３からの信号はデータ入力端子６を介
して、データレジスタ１とＥＸＯＲゲート１６に入力さ
れる。ＥＸＯＲゲート１６は入力データが“０”である
とき“０”を出力し、入力データが“１”であるとき
“１”を出力する。ＲＳラッチ回路１８は、１ライン分
のデータの入力が終了した後に、ラッチストローブ信号
入力端子７、ディレイ回路１８を介して入力されるスト
ローブ信号によりリセットされる。
【００１９】データ入力端子５よりデータ入力中のライ
ンのデータとして初めて“１”が入力されると、ＲＳラ
ッチ回路１７が“１”にセットされ、ＡＮＤゲート１９
ａ、１９ｂは、クロック入力端子６より入力されるクロ
ックとラッチストローブ信号入力端子７より入力される
ストローブ信号を通過させる。これにより、これ以降デ
ータ入力端子５より入力されるデータは直前に入力され
た“１”データを含めてデータレジスタ１に記憶され
る。１ライン分のデータの入力が終了すると、ストロー
ブ信号の入力により、データレジスタ１に入力されたデ
ータはラッチ回路２にラッチされる。ストローブ信号は
ディレイ回路１８を介してＲＳラッチ回路１８にも入力
され、これをリセットする。これによりインバータ２０
を介してデータレジスタ１はリセットされ、またＡＮＤ
ゲート１９ａ、１９ｂはクロックおよびストローブ信号
の出力を禁止する。
ンのデータとして初めて“１”が入力されると、ＲＳラ
ッチ回路１７が“１”にセットされ、ＡＮＤゲート１９
ａ、１９ｂは、クロック入力端子６より入力されるクロ
ックとラッチストローブ信号入力端子７より入力される
ストローブ信号を通過させる。これにより、これ以降デ
ータ入力端子５より入力されるデータは直前に入力され
た“１”データを含めてデータレジスタ１に記憶され
る。１ライン分のデータの入力が終了すると、ストロー
ブ信号の入力により、データレジスタ１に入力されたデ
ータはラッチ回路２にラッチされる。ストローブ信号は
ディレイ回路１８を介してＲＳラッチ回路１８にも入力
され、これをリセットする。これによりインバータ２０
を介してデータレジスタ１はリセットされ、またＡＮＤ
ゲート１９ａ、１９ｂはクロックおよびストローブ信号
の出力を禁止する。
【００２０】１ラインのデータがすべて“０”であるデ
ータが入力されたとき、すなわち１ラインのデータが前
ラインのデータと完全に一致していることを示すデータ
が入力されたとき、データレジスタ１はリセットされた
状態にとどまり、また１ライン分の入力が完了してもラ
ッチ回路２のデータが更新されることはない。
ータが入力されたとき、すなわち１ラインのデータが前
ラインのデータと完全に一致していることを示すデータ
が入力されたとき、データレジスタ１はリセットされた
状態にとどまり、また１ライン分の入力が完了してもラ
ッチ回路２のデータが更新されることはない。
【００２１】図４は、本発明の第２の実施例でのグラフ
ィックＲＡＭ周辺回路のブロック図である。同図におい
て、図２に示した第１の実施例での回路と同等の部分に
は同一の参照番号が付されているので重複する説明は省
略する。本実施例では、第１の実施例において用いられ
ていた基準ライン指定レジスタが除去され、代わってホ
ストＣＰＵ９の出力するデータを１ライン分記憶する１
ラインメモリ２１が用いられている。
ィックＲＡＭ周辺回路のブロック図である。同図におい
て、図２に示した第１の実施例での回路と同等の部分に
は同一の参照番号が付されているので重複する説明は省
略する。本実施例では、第１の実施例において用いられ
ていた基準ライン指定レジスタが除去され、代わってホ
ストＣＰＵ９の出力するデータを１ライン分記憶する１
ラインメモリ２１が用いられている。
【００２２】図４に示す回路において、１ライン分のデ
ータの出力が終了するとカウンタ１１がリセットされ
る。ホストＣＰＵ９より出力されたデータはグラフィッ
クＲＡＭ１３に書き込まれるとともに一致判別回路１０
に入力されて１ライン前のデータと比較され、一致した
場合はカウンタ１１をカウントアップさせる。１ライン
分のデータの出力が終了し、そのラインのすべてのデー
タが前ラインのデータと一致しているとき、カウンタ１
１のカウント値は所定の値（すなわち、ｋ×ｎ）に達
し、これによりカウンタ１１は書き込みが終了したライ
ンのデータをすべて“０”にする。ＣＰＵ９より出力さ
れた１ラインのデータが前ラインのデータと一致してい
ない場合は、カウンタ１１のカウント値は所定の値に達
しないため、グラフィックＲＡＭ１３に書き込まれたそ
のラインのデータはそのまま残される。第２の実施例に
おけるソースドライバの回路は図３に示した第１の実施
例の場合と同様である。
ータの出力が終了するとカウンタ１１がリセットされ
る。ホストＣＰＵ９より出力されたデータはグラフィッ
クＲＡＭ１３に書き込まれるとともに一致判別回路１０
に入力されて１ライン前のデータと比較され、一致した
場合はカウンタ１１をカウントアップさせる。１ライン
分のデータの出力が終了し、そのラインのすべてのデー
タが前ラインのデータと一致しているとき、カウンタ１
１のカウント値は所定の値（すなわち、ｋ×ｎ）に達
し、これによりカウンタ１１は書き込みが終了したライ
ンのデータをすべて“０”にする。ＣＰＵ９より出力さ
れた１ラインのデータが前ラインのデータと一致してい
ない場合は、カウンタ１１のカウント値は所定の値に達
しないため、グラフィックＲＡＭ１３に書き込まれたそ
のラインのデータはそのまま残される。第２の実施例に
おけるソースドライバの回路は図３に示した第１の実施
例の場合と同様である。
【００２３】
【発明の効果】以上説明したように、本発明によるＬＣ
Ｄドライバは、前ラインでの表示データとデータが一致
している場合には、そのラインでのデータレジスタのシ
フト動作を中止するものであるので、液晶表示装置での
消費電流を削減することができる。特にソースドライバ
のトランジスタは高耐圧素子として形成されることが多
いため、その消費電流は大きく、これを動作させないよ
うにすることによる電力削減効果は大きい。したがっ
て、本発明によれば、携帯用機器における電池での連続
使用時間を長期化することが可能になる。
Ｄドライバは、前ラインでの表示データとデータが一致
している場合には、そのラインでのデータレジスタのシ
フト動作を中止するものであるので、液晶表示装置での
消費電流を削減することができる。特にソースドライバ
のトランジスタは高耐圧素子として形成されることが多
いため、その消費電流は大きく、これを動作させないよ
うにすることによる電力削減効果は大きい。したがっ
て、本発明によれば、携帯用機器における電池での連続
使用時間を長期化することが可能になる。
【図１】本発明の実施の形態を説明するためのブロック
図。
図。
【図２】本発明の第１の実施例でのグラフィックＲＡＭ
周辺部の回路のブロック図。
周辺部の回路のブロック図。
【図３】本発明の第１の実施例でのソースドライバのブ
ロック図。
ロック図。
【図４】本発明の第２の実施例でのグラフィックＲＡＭ
周辺部の回路のブロック図。
周辺部の回路のブロック図。
【図５】アクティブマトリクス方式液晶表示装置の回路
図。
図。
【図６】従来のソースドライバのブロック図。
１、３１ データレジスタ ２、３２ ラッチ回路 ３、３３ ディジタル／アナログ変換回路（Ｄ／Ａ変換
回路） ４、３４ バッファアンプ ５、３５ クロック入力端子 ６、３６ データ入力端子 ７ ラッチストローブ信号入力端子 ８ａ クロックイネーブル回路 ８ｂ ストローブイネーブル回路 ９ ホストＣＰＵ １０ 一致判別回路 １１ カウンタ １２ グラフィック回路 １３ グラフィックＲＡＭ １４ 基準ライン指定レジスタ １５ ソースドライバ １６ ＥＸＯＲゲート １７ ＲＳラッチ回路（ＲＳフリップフロップ） １８ ディレイ回路 １９ａ、１９ｂ ＡＮＤゲート ２０ インバータ ２１ １ラインメモリ ２２ ゲートドライバ ２３ ソースドライバ ２４ ゲートバス ２５ ソースバス ２６ ＴＦＴ ２７ 付加容量 ２８ 液晶素子 ２９ 共通電極
回路） ４、３４ バッファアンプ ５、３５ クロック入力端子 ６、３６ データ入力端子 ７ ラッチストローブ信号入力端子 ８ａ クロックイネーブル回路 ８ｂ ストローブイネーブル回路 ９ ホストＣＰＵ １０ 一致判別回路 １１ カウンタ １２ グラフィック回路 １３ グラフィックＲＡＭ １４ 基準ライン指定レジスタ １５ ソースドライバ １６ ＥＸＯＲゲート １７ ＲＳラッチ回路（ＲＳフリップフロップ） １８ ディレイ回路 １９ａ、１９ｂ ＡＮＤゲート ２０ インバータ ２１ １ラインメモリ ２２ ゲートドライバ ２３ ソースドライバ ２４ ゲートバス ２５ ソースバス ２６ ＴＦＴ ２７ 付加容量 ２８ 液晶素子 ２９ 共通電極
Claims (4)
- 【請求項１】 所定のビット数の階調データを出力数分
記憶するシフトレジスタ回路と、前記シフトレジスタ回
路に記憶されたデータをラッチするラッチ回路と、前記
ラッチ回路にラッチされたディジタルデータをアナログ
信号に変換するディジタル／アナログ変換回路と、前記
ディジタル／アナログ変換回路の出力信号に基づいて液
晶素子を駆動する信号を出力するバッファ回路と、を有
するＬＣＤドライバにおいて、一水平ライン毎に前ライ
ンのデータと比較する回路を備え、一水平ラインのデー
タが前ラインのデータと一致したとき、前記シフトレジ
スタへのクロックの供給を停止させるクロックイネーブ
ル回路を備えていることを特徴とするＬＣＤドライバ。 - 【請求項２】 一水平ラインのデータが前ラインのデー
タと一致したとき、前記ラッチ回路へのストローブ信号
の供給を停止させるストローブイネーブル回路を備えて
いることを特徴とする請求項１記載のＬＣＤドライバ。 - 【請求項３】 液晶表示パネルに表示すべき１画面のデ
ィジタルデータを記憶するグラフィックＲＡＭを備え、
前ラインのデータとデータが完全に一致しているライン
については、グラフィックＲＡＭに１ライン分すべて
“０”を記憶させ、この記憶データを用いることによ
り、クロックイネーブル回路またはストローブイネーブ
ル回路の信号を形成することを特徴とする請求項１また
は２記載のＬＣＤドライバ。 - 【請求項４】 前記クロックイネーブル回路または前記
ストローブイネーブル回路は、前記グラフィックＲＡＭ
の出力データを“０”を一方の入力とする排他的ＯＲゲ
ートで比較し、該排他的ＯＲゲートのラッチデータによ
り、クロックまたはストローブ信号が入力されるＡＮＤ
ゲートを制御する回路であることを特徴とする請求項３
記載のＬＣＤドライバ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236122A JP2853764B2 (ja) | 1996-09-06 | 1996-09-06 | Ｌｃｄドライバ |
| KR1019970046082A KR100237128B1 (ko) | 1996-09-06 | 1997-09-06 | 액정 디스플레이 구동기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236122A JP2853764B2 (ja) | 1996-09-06 | 1996-09-06 | Ｌｃｄドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1083165A true JPH1083165A (ja) | 1998-03-31 |
| JP2853764B2 JP2853764B2 (ja) | 1999-02-03 |
Family
ID=16996084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236122A Expired - Fee Related JP2853764B2 (ja) | 1996-09-06 | 1996-09-06 | Ｌｃｄドライバ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2853764B2 (ja) |
| KR (1) | KR100237128B1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002229518A (ja) * | 2001-01-30 | 2002-08-16 | Fujitsu Ltd | 液晶表示装置とその製造方法 |
| KR100373347B1 (ko) * | 2000-12-26 | 2003-02-25 | 주식회사 하이닉스반도체 | 박막트랜지스터-엘시디의 소오스 드라이버 |
| JP2006350304A (ja) * | 2005-05-20 | 2006-12-28 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
| JP2007179032A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US8847861B2 (en) | 2005-05-20 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device, method for driving the same, and electronic device |
| JP2014215486A (ja) * | 2013-04-26 | 2014-11-17 | 三菱電機株式会社 | データ伝送装置およびデータ伝送方法 |
| JP2015026076A (ja) * | 2013-07-25 | 2015-02-05 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | ディスプレイドライバｉｃ、該ディスプレイドライバｉｃを含む装置、及びその動作方法 |
| CN104658492A (zh) * | 2013-11-21 | 2015-05-27 | 拉碧斯半导体株式会社 | 显示设备的驱动装置 |
| US9922600B2 (en) | 2005-12-02 | 2018-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002229525A (ja) | 2001-02-02 | 2002-08-16 | Nec Corp | 液晶表示装置の信号線駆動回路及び信号線駆動方法 |
| KR100551735B1 (ko) * | 2003-08-01 | 2006-02-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치 구동회로 |
| KR100585105B1 (ko) | 2003-11-05 | 2006-06-01 | 삼성전자주식회사 | 메모리 갱신 동작 전류를 감소시킬 수 있는 타이밍컨트롤러, 이를 구비하는 ｌｃｄ 드라이버 및 디스플레이데이터 출력방법 |
-
1996
- 1996-09-06 JP JP8236122A patent/JP2853764B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-06 KR KR1019970046082A patent/KR100237128B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100373347B1 (ko) * | 2000-12-26 | 2003-02-25 | 주식회사 하이닉스반도체 | 박막트랜지스터-엘시디의 소오스 드라이버 |
| JP2002229518A (ja) * | 2001-01-30 | 2002-08-16 | Fujitsu Ltd | 液晶表示装置とその製造方法 |
| JP2006350304A (ja) * | 2005-05-20 | 2006-12-28 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
| US8847861B2 (en) | 2005-05-20 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device, method for driving the same, and electronic device |
| JP2007179032A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US9922600B2 (en) | 2005-12-02 | 2018-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2014215486A (ja) * | 2013-04-26 | 2014-11-17 | 三菱電機株式会社 | データ伝送装置およびデータ伝送方法 |
| JP2015026076A (ja) * | 2013-07-25 | 2015-02-05 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | ディスプレイドライバｉｃ、該ディスプレイドライバｉｃを含む装置、及びその動作方法 |
| CN104658492A (zh) * | 2013-11-21 | 2015-05-27 | 拉碧斯半导体株式会社 | 显示设备的驱动装置 |
| JP2015102596A (ja) * | 2013-11-21 | 2015-06-04 | ラピスセミコンダクタ株式会社 | 表示デバイスの駆動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2853764B2 (ja) | 1999-02-03 |
| KR100237128B1 (ko) | 2000-01-15 |
| KR19980024406A (ko) | 1998-07-06 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |