JPH1083165A - Lcdドライバ - Google Patents
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- JPH1083165A JPH1083165A JP8236122A JP23612296A JPH1083165A JP H1083165 A JPH1083165 A JP H1083165A JP 8236122 A JP8236122 A JP 8236122A JP 23612296 A JP23612296 A JP 23612296A JP H1083165 A JPH1083165 A JP H1083165A
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- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
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- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【目的】 液晶表示パネルの消費電流を削減する。
【構成】 データ入力6、クロック入力端子5より表示
データ、クロックをデータレジスタ1に入力しデータレ
ジスタ1に1ライン分のデータを記憶させ、ストローブ
入力端子7よりストローブ信号を入力して、データレジ
スタ1のデータをラッチ回路2にラッチし、D/A変換
回路3によりアナログ信号に変換した後、バッファアン
プ4を介してソースバスに表示信号を出力するソースド
ライバにおいて、1水平ラインのデータが前ラインの信
号と一致(全ビットが一致)している場合には、クロッ
クイネーブル回路8a、ストローブイネーブル回路8b
により、クロック、ストローブ信号が伝達されないよう
にして、データレジスタ1を動作させないようにする。
データ、クロックをデータレジスタ1に入力しデータレ
ジスタ1に1ライン分のデータを記憶させ、ストローブ
入力端子7よりストローブ信号を入力して、データレジ
スタ1のデータをラッチ回路2にラッチし、D/A変換
回路3によりアナログ信号に変換した後、バッファアン
プ4を介してソースバスに表示信号を出力するソースド
ライバにおいて、1水平ラインのデータが前ラインの信
号と一致(全ビットが一致)している場合には、クロッ
クイネーブル回路8a、ストローブイネーブル回路8b
により、クロック、ストローブ信号が伝達されないよう
にして、データレジスタ1を動作させないようにする。
Description
【0001】
【発明の属する技術分野】本発明は液晶表示パネルを駆
動するLCDドライバに関し、特にアクティブマトリク
ス方式液晶表示パネルに表示データを供給するソースド
ライバに関するものである。
動するLCDドライバに関し、特にアクティブマトリク
ス方式液晶表示パネルに表示データを供給するソースド
ライバに関するものである。
【0002】
【従来の技術】図5は、アクティブマトリクス方式の液
晶表示装置の等価回路図である。図5に示す回路におい
て、ゲートドライバ22は横方向に走るm本のゲートバ
ス24を駆動し、ソースドライバ23は縦方向に走るn
本のソースバス25を駆動する。ゲートバス24とソー
スバス25の交点には、ゲートがゲートバス24に接続
され、ソースがソースバス25に接続されたTFT(th
in−film transitor)26が形成されている。TFT2
6のドレインには、付加容量27と液晶素子28が接続
される。液晶素子28の他方の端子は共通電極29に共
通に接続されている。
晶表示装置の等価回路図である。図5に示す回路におい
て、ゲートドライバ22は横方向に走るm本のゲートバ
ス24を駆動し、ソースドライバ23は縦方向に走るn
本のソースバス25を駆動する。ゲートバス24とソー
スバス25の交点には、ゲートがゲートバス24に接続
され、ソースがソースバス25に接続されたTFT(th
in−film transitor)26が形成されている。TFT2
6のドレインには、付加容量27と液晶素子28が接続
される。液晶素子28の他方の端子は共通電極29に共
通に接続されている。
【0003】ソースドライバ23からは、表示すべきラ
インの1ライン分のデータが出力され、ソースバス25
に供給される。その状態でゲートドライバ22より表示
を行うべきゲートバスに駆動パルスが出力される。図で
はX2 のゲートバスにパルスが出力されている。これに
より、X2 のゲートバスに接続されたTFT26は一斉
にオンし、ソースバス25に供給されていたデータを付
加容量27と液晶素子28に書き込む。この書き込みデ
ータはTFT26がオフとなった後も付加容量27と液
晶素子28に保持される。そして、各液晶素子では書き
込みデータ(電圧)に従った輝度の表示が行われる。ゲ
ートドライバ22の出力するパルスが低レベルとなった
後に、ソースドライバ23からは、次ライン(図示した
例ではX3 のライン)に表示すべきデータの出力が行わ
れ、次いでゲートドライバからは次ラインのゲートバス
(X3 )に駆動パルスが供給される。これにより、X3
のゲートバスに連なる画素への新データの書き込みが行
われ、この新データに基づいた表示が行われる。以下、
同様にして各ライン毎に表示データの書き換えが行わ
れ、1画面分の表示が行われる。
インの1ライン分のデータが出力され、ソースバス25
に供給される。その状態でゲートドライバ22より表示
を行うべきゲートバスに駆動パルスが出力される。図で
はX2 のゲートバスにパルスが出力されている。これに
より、X2 のゲートバスに接続されたTFT26は一斉
にオンし、ソースバス25に供給されていたデータを付
加容量27と液晶素子28に書き込む。この書き込みデ
ータはTFT26がオフとなった後も付加容量27と液
晶素子28に保持される。そして、各液晶素子では書き
込みデータ(電圧)に従った輝度の表示が行われる。ゲ
ートドライバ22の出力するパルスが低レベルとなった
後に、ソースドライバ23からは、次ライン(図示した
例ではX3 のライン)に表示すべきデータの出力が行わ
れ、次いでゲートドライバからは次ラインのゲートバス
(X3 )に駆動パルスが供給される。これにより、X3
のゲートバスに連なる画素への新データの書き込みが行
われ、この新データに基づいた表示が行われる。以下、
同様にして各ライン毎に表示データの書き換えが行わ
れ、1画面分の表示が行われる。
【0004】図6は、従来のソースドライバの構成を示
すブロック図である。同図において、31は、表示すべ
き階調に応じたビット数(kビット)を1ライン分(n
段)分一時記憶するデータレジスタであって、ホストC
PU側のグラフィックRAM等からデータ入力端子36
を介して入力されるシリアルデータを、クロック入力端
子35より入力されるクロックにより入力側から順次シ
フトすることで1ライン分の表示データ(k×nビット
のデータ)を一時記憶する。データレジスタ31に記憶
された1ライン分のデータは、その後ラッチ回路32に
同時に転送されラッチされる。ラッチ回路32の出力
(ラッチデータ)は、ディジタル/アナログ変換回路
(以下、D/A変換回路と記す)33に送出される。
すブロック図である。同図において、31は、表示すべ
き階調に応じたビット数(kビット)を1ライン分(n
段)分一時記憶するデータレジスタであって、ホストC
PU側のグラフィックRAM等からデータ入力端子36
を介して入力されるシリアルデータを、クロック入力端
子35より入力されるクロックにより入力側から順次シ
フトすることで1ライン分の表示データ(k×nビット
のデータ)を一時記憶する。データレジスタ31に記憶
された1ライン分のデータは、その後ラッチ回路32に
同時に転送されラッチされる。ラッチ回路32の出力
(ラッチデータ)は、ディジタル/アナログ変換回路
(以下、D/A変換回路と記す)33に送出される。
【0005】D/A変換回路33では、送られてきたk
ビットをデータをアナログ信号に変換し、階調表示デー
タとしてn個のアナログデータをバッファアンプ34に
出力する。D/Aは例えば次のように行われる。kビッ
トを上位pビットと下位qビットに分け(k=p+
q)、外部より2p (=P)個の階調駆動電圧V0 〜V
Pを供給し、その階調駆動電圧V0 〜VP のうち隣り合
う2種の階調表示データを上位pビットより選択する。
選択した電圧を、下位qビットに対応した2q ステップ
に分割する抵抗回路に印加し、下位qビットにより2q
ステップの中の一つの電圧を選択する。このようにして
得られたn個のアナログデータは、バッファアンプ34
を介して図5に示されるように、ソースバスへ出力され
る。なお、この種のLCDドライバ回路は、例えば特開
平4−237090号公報等により公知となっている。
ビットをデータをアナログ信号に変換し、階調表示デー
タとしてn個のアナログデータをバッファアンプ34に
出力する。D/Aは例えば次のように行われる。kビッ
トを上位pビットと下位qビットに分け(k=p+
q)、外部より2p (=P)個の階調駆動電圧V0 〜V
Pを供給し、その階調駆動電圧V0 〜VP のうち隣り合
う2種の階調表示データを上位pビットより選択する。
選択した電圧を、下位qビットに対応した2q ステップ
に分割する抵抗回路に印加し、下位qビットにより2q
ステップの中の一つの電圧を選択する。このようにして
得られたn個のアナログデータは、バッファアンプ34
を介して図5に示されるように、ソースバスへ出力され
る。なお、この種のLCDドライバ回路は、例えば特開
平4−237090号公報等により公知となっている。
【0006】
【発明が解決しようとする課題】液晶表示装置、特にノ
ート型パーソナルコンピュータ等のように携帯用に用い
られる機器のディスプレイでは、連続動作時間を長くす
るために消費電流の削減が強く求められている。而し
て、従来のLCDドライバ回路では、データレジスタ2
3に1水平ライン毎に表示データを記憶させるために、
k×nビットのデータレジスタを常時動作させておく必
要があり、そのための電流が消費されていたので、十分
な消費電流の削減ができていなかった。
ート型パーソナルコンピュータ等のように携帯用に用い
られる機器のディスプレイでは、連続動作時間を長くす
るために消費電流の削減が強く求められている。而し
て、従来のLCDドライバ回路では、データレジスタ2
3に1水平ライン毎に表示データを記憶させるために、
k×nビットのデータレジスタを常時動作させておく必
要があり、そのための電流が消費されていたので、十分
な消費電流の削減ができていなかった。
【0007】したがって、本発明の解決すべき課題は、
一時記憶のための階調kビット×出力数n段のデータレ
ジスタの動作を必要なときのみに行なわせるようにする
ことにより消費電流を可能な限り少なくすることであ
る。
一時記憶のための階調kビット×出力数n段のデータレ
ジスタの動作を必要なときのみに行なわせるようにする
ことにより消費電流を可能な限り少なくすることであ
る。
【0008】
【課題を解決するための手段】上述した課題を解決する
ため、本発明によれば、所定のビット数の階調データを
出力数分記憶するシフトレジスタ回路と、前記シフトレ
ジスタ回路に記憶されたデータをラッチするラッチ回路
と、前記ラッチ回路にラッチされたディジタルデータを
アナログ信号に変換するディジタル/アナログ変換回路
と、前記ディジタル/アナログ変換回路の出力信号に基
づいて液晶素子を駆動する信号を出力するバッファ回路
と、を有し、一水平ライン毎に前ラインのデータと比較
する回路と、一水平ラインのデータが前ラインのデータ
と一致したとき、前記シフトレジスタへのクロックの供
給を停止させるクロックイネーブル回路と、を更に備え
ていることを特徴とするLCDドライバが提供される。
ため、本発明によれば、所定のビット数の階調データを
出力数分記憶するシフトレジスタ回路と、前記シフトレ
ジスタ回路に記憶されたデータをラッチするラッチ回路
と、前記ラッチ回路にラッチされたディジタルデータを
アナログ信号に変換するディジタル/アナログ変換回路
と、前記ディジタル/アナログ変換回路の出力信号に基
づいて液晶素子を駆動する信号を出力するバッファ回路
と、を有し、一水平ライン毎に前ラインのデータと比較
する回路と、一水平ラインのデータが前ラインのデータ
と一致したとき、前記シフトレジスタへのクロックの供
給を停止させるクロックイネーブル回路と、を更に備え
ていることを特徴とするLCDドライバが提供される。
【0009】
【発明の実施の形態】図1は、本発明の実施の形態を説
明するためのソースドライバのブロック図である。1
は、データ入力端子6より入力される階調kビットのデ
ータを1ライン分一時記憶しておくデータレジスタ、2
は、データレジスタ1から転送されてきた1ライン分の
データをラッチするラッチ回路、3は、ラッチ回路2に
ラッチされたディジタルデータをアナログ信号に変換す
るD/A変換回路、4はバッファアンプ、5はクロック
入力端子、7はラッチストローブ信号入力端子、8a
は、データレジスタ1に入力されるデータが1ライン前
のデータと同じであるときにクロックのデータレジスタ
1への入力を禁止するクロックイネーブル回路、8bは
同じくデータレジスタ1に入力されるデータが1ライン
前のデータと同じであるときにストローブ信号のラッチ
回路2への入力を禁止するストローブイネーブル回路で
ある。
明するためのソースドライバのブロック図である。1
は、データ入力端子6より入力される階調kビットのデ
ータを1ライン分一時記憶しておくデータレジスタ、2
は、データレジスタ1から転送されてきた1ライン分の
データをラッチするラッチ回路、3は、ラッチ回路2に
ラッチされたディジタルデータをアナログ信号に変換す
るD/A変換回路、4はバッファアンプ、5はクロック
入力端子、7はラッチストローブ信号入力端子、8a
は、データレジスタ1に入力されるデータが1ライン前
のデータと同じであるときにクロックのデータレジスタ
1への入力を禁止するクロックイネーブル回路、8bは
同じくデータレジスタ1に入力されるデータが1ライン
前のデータと同じであるときにストローブ信号のラッチ
回路2への入力を禁止するストローブイネーブル回路で
ある。
【0010】データ入力端子6より入力されるデータが
1ライン前のデータと異なっているとき、入力されたデ
ータは、図6に示した従来例の場合と同様に、クロック
入力端子5より入力されるクロックによりデータレジス
タ1内を5より入力されるクロックによりデータレジス
タ1内を転送されていく。そして、1ライン分のデータ
が記憶されると、そのデータはラッチストローブ信号入
力端子7から入力されるストローブ信号によりラッチ回
路2にラッチされる。以下、図6に示した従来例の場合
と同様の動作により表示がなされる。
1ライン前のデータと異なっているとき、入力されたデ
ータは、図6に示した従来例の場合と同様に、クロック
入力端子5より入力されるクロックによりデータレジス
タ1内を5より入力されるクロックによりデータレジス
タ1内を転送されていく。そして、1ライン分のデータ
が記憶されると、そのデータはラッチストローブ信号入
力端子7から入力されるストローブ信号によりラッチ回
路2にラッチされる。以下、図6に示した従来例の場合
と同様の動作により表示がなされる。
【0011】データ入力端子6より入力されるデータが
前ラインのデータと一致しているとき、クロックイネー
ブル回路8aおよびストローブイネーブル回路8bによ
り、クロックおよびストローブ信号のデータレジスタ
1、ラッチ回路2への入力が禁止されるため、データレ
ジスタ1のシフト動作は停止され、またラッチ回路はラ
ッチ動作は行わず前ラインのデータを保持し続ける。よ
って、D/A変換回路3、バッファアンプ4は、前ライ
ンのデータを出力し続ける。この状態は、1水平ライン
のデータが前ラインのデータと一致し続ける間続く。デ
ータ入力端子6より入力されるデータが前ラインのデー
タと一致しなくなったとき、クロックイネーブル回路8
a、ストローブイネーブル回路8bの禁止動作は解除さ
れ、データレジスタ1およびラッチ回路2は通常の動作
を開始する。
前ラインのデータと一致しているとき、クロックイネー
ブル回路8aおよびストローブイネーブル回路8bによ
り、クロックおよびストローブ信号のデータレジスタ
1、ラッチ回路2への入力が禁止されるため、データレ
ジスタ1のシフト動作は停止され、またラッチ回路はラ
ッチ動作は行わず前ラインのデータを保持し続ける。よ
って、D/A変換回路3、バッファアンプ4は、前ライ
ンのデータを出力し続ける。この状態は、1水平ライン
のデータが前ラインのデータと一致し続ける間続く。デ
ータ入力端子6より入力されるデータが前ラインのデー
タと一致しなくなったとき、クロックイネーブル回路8
a、ストローブイネーブル回路8bの禁止動作は解除さ
れ、データレジスタ1およびラッチ回路2は通常の動作
を開始する。
【0012】データ入力端子6から入力されるデータが
前ラインのデータと一致するとき、データレジスタ1の
シフト動作を停止させるとともにこのレジスタをリセッ
トする場合には、ストローブイネーブル回路8bを設け
て、データレジスタ1の動作を停止させるとともにスト
ローブ信号の入力も禁止しなくてはならない。しかし、
データ入力端子6から入力されるデータが前ラインのデ
ータと一致するとき、単に、データレジスタ1のシフト
動作を中止するのみでデータレジスタ1が前ラインのデ
ータを保持し続けるのであれば、特にストローブイネー
ブル回路8bを設けなくてもよい。
前ラインのデータと一致するとき、データレジスタ1の
シフト動作を停止させるとともにこのレジスタをリセッ
トする場合には、ストローブイネーブル回路8bを設け
て、データレジスタ1の動作を停止させるとともにスト
ローブ信号の入力も禁止しなくてはならない。しかし、
データ入力端子6から入力されるデータが前ラインのデ
ータと一致するとき、単に、データレジスタ1のシフト
動作を中止するのみでデータレジスタ1が前ラインのデ
ータを保持し続けるのであれば、特にストローブイネー
ブル回路8bを設けなくてもよい。
【0013】[作用]前ラインデータと同一データが次
ラインデータとして、ドライバに供給された場合、階調
kビット×出力数n段のシフトレジスタを止めるため、
この停止しているシフトレジスタの消費電力を減らすこ
とができる。
ラインデータとして、ドライバに供給された場合、階調
kビット×出力数n段のシフトレジスタを止めるため、
この停止しているシフトレジスタの消費電力を減らすこ
とができる。
【0014】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図2、図3は、本発明の第1の実施例を示
すグラフィックRAM周辺の回路とソースドライバのブ
ロック図である。図2に示す回路において、ホストCP
U9にて生成された表示データはグラフィック回路12
内のグラフィックRAM13に書き込まれる。このとき
ホストCPU9の出力するデータは、一致判別回路(E
XOR等により構成される)10において1ビットずつ
基準ライン指定レジスタ14の指定するラインのグラフ
ィックRAM13の記憶内容と比較される。
て説明する。図2、図3は、本発明の第1の実施例を示
すグラフィックRAM周辺の回路とソースドライバのブ
ロック図である。図2に示す回路において、ホストCP
U9にて生成された表示データはグラフィック回路12
内のグラフィックRAM13に書き込まれる。このとき
ホストCPU9の出力するデータは、一致判別回路(E
XOR等により構成される)10において1ビットずつ
基準ライン指定レジスタ14の指定するラインのグラフ
ィックRAM13の記憶内容と比較される。
【0015】ホストCPU9の発生するデータが前ライ
ンの該当するビットのデータと一致しているとき、一致
判別回路10から一致信号が発生され、カウンタ11は
カウントアップされる。ホストCPU9より1ライン分
のデータが送出され終わったときのカウンタ11のカウ
ント値が所定の値、すなわち1ライン分のビット数(階
調kビット×出力数n)に達しているときには、カウン
タ11から一致信号がホストCPU9とグラフィックR
AM13に送出され、グラフィックRAMのいま書き込
みの行われたライン(前ラインと全ビットが一致してい
たライン)のデータがすべて0にクリアされる。ホスト
CPU9はカウンタ11からの一致信号を受けたとき、
基準ライン指定レジスタ14の値を先の指定値のままと
する。
ンの該当するビットのデータと一致しているとき、一致
判別回路10から一致信号が発生され、カウンタ11は
カウントアップされる。ホストCPU9より1ライン分
のデータが送出され終わったときのカウンタ11のカウ
ント値が所定の値、すなわち1ライン分のビット数(階
調kビット×出力数n)に達しているときには、カウン
タ11から一致信号がホストCPU9とグラフィックR
AM13に送出され、グラフィックRAMのいま書き込
みの行われたライン(前ラインと全ビットが一致してい
たライン)のデータがすべて0にクリアされる。ホスト
CPU9はカウンタ11からの一致信号を受けたとき、
基準ライン指定レジスタ14の値を先の指定値のままと
する。
【0016】ホストCPU9より1ライン分のデータが
送出された後のカウンタ11のカウント値が所定の値に
達していないときには、そのラインのデータは前ライン
のデータとは一致していないので、グラフィックRAM
13にいま書き込まれたデータは0クリアされずそのま
ま残され、そして基準ライン指定レジスタ14の内容は
そのライン(いま書き込みを行ったライン)を指定する
値に書き換えられる。CPU9から1ライン分のデータ
の送出が終了するとカウンタ11はリセットされる。
送出された後のカウンタ11のカウント値が所定の値に
達していないときには、そのラインのデータは前ライン
のデータとは一致していないので、グラフィックRAM
13にいま書き込まれたデータは0クリアされずそのま
ま残され、そして基準ライン指定レジスタ14の内容は
そのライン(いま書き込みを行ったライン)を指定する
値に書き換えられる。CPU9から1ライン分のデータ
の送出が終了するとカウンタ11はリセットされる。
【0017】このようにして1画面分のデータの書き込
みが行われた後には、グラフィックRAM13のデータ
は前ラインと一致したデータの場合にはそのライン全体
が0となるデータに書き込まれ、それ以外の場合には本
来の表示データが格納された状態となる。このデータ
は、シリアルデータとしてソースドライバ15に送出さ
れ(書き込みとは非同期)、後述するように表示データ
として用いられる。ここで、本来の表示データが1ライ
ンに渡って0である場合と、前ラインのデータと一致し
ているために0になされた場合とを区別する必要がある
場合には、前者のデータについて、そのラインの最初ま
たは最後の表示点のLSBデータを“1”とする変更を
加える。
みが行われた後には、グラフィックRAM13のデータ
は前ラインと一致したデータの場合にはそのライン全体
が0となるデータに書き込まれ、それ以外の場合には本
来の表示データが格納された状態となる。このデータ
は、シリアルデータとしてソースドライバ15に送出さ
れ(書き込みとは非同期)、後述するように表示データ
として用いられる。ここで、本来の表示データが1ライ
ンに渡って0である場合と、前ラインのデータと一致し
ているために0になされた場合とを区別する必要がある
場合には、前者のデータについて、そのラインの最初ま
たは最後の表示点のLSBデータを“1”とする変更を
加える。
【0018】図3は、図2に示したソースドライバ15
の詳細を示すブロック図である。図3において、図6の
従来例の部分と同等の部分には同一の参照番号が付せら
れているので、重複する説明は省略する。図3におい
て、16はEXORゲート、17はRSラッチ回路(R
Sフリップフロップ)、18はディレイ回路、19a、
19bはANDゲート、20はインバータである。グラ
フィックRAM13からの信号はデータ入力端子6を介
して、データレジスタ1とEXORゲート16に入力さ
れる。EXORゲート16は入力データが“0”である
とき“0”を出力し、入力データが“1”であるとき
“1”を出力する。RSラッチ回路18は、1ライン分
のデータの入力が終了した後に、ラッチストローブ信号
入力端子7、ディレイ回路18を介して入力されるスト
ローブ信号によりリセットされる。
の詳細を示すブロック図である。図3において、図6の
従来例の部分と同等の部分には同一の参照番号が付せら
れているので、重複する説明は省略する。図3におい
て、16はEXORゲート、17はRSラッチ回路(R
Sフリップフロップ)、18はディレイ回路、19a、
19bはANDゲート、20はインバータである。グラ
フィックRAM13からの信号はデータ入力端子6を介
して、データレジスタ1とEXORゲート16に入力さ
れる。EXORゲート16は入力データが“0”である
とき“0”を出力し、入力データが“1”であるとき
“1”を出力する。RSラッチ回路18は、1ライン分
のデータの入力が終了した後に、ラッチストローブ信号
入力端子7、ディレイ回路18を介して入力されるスト
ローブ信号によりリセットされる。
【0019】データ入力端子5よりデータ入力中のライ
ンのデータとして初めて“1”が入力されると、RSラ
ッチ回路17が“1”にセットされ、ANDゲート19
a、19bは、クロック入力端子6より入力されるクロ
ックとラッチストローブ信号入力端子7より入力される
ストローブ信号を通過させる。これにより、これ以降デ
ータ入力端子5より入力されるデータは直前に入力され
た“1”データを含めてデータレジスタ1に記憶され
る。1ライン分のデータの入力が終了すると、ストロー
ブ信号の入力により、データレジスタ1に入力されたデ
ータはラッチ回路2にラッチされる。ストローブ信号は
ディレイ回路18を介してRSラッチ回路18にも入力
され、これをリセットする。これによりインバータ20
を介してデータレジスタ1はリセットされ、またAND
ゲート19a、19bはクロックおよびストローブ信号
の出力を禁止する。
ンのデータとして初めて“1”が入力されると、RSラ
ッチ回路17が“1”にセットされ、ANDゲート19
a、19bは、クロック入力端子6より入力されるクロ
ックとラッチストローブ信号入力端子7より入力される
ストローブ信号を通過させる。これにより、これ以降デ
ータ入力端子5より入力されるデータは直前に入力され
た“1”データを含めてデータレジスタ1に記憶され
る。1ライン分のデータの入力が終了すると、ストロー
ブ信号の入力により、データレジスタ1に入力されたデ
ータはラッチ回路2にラッチされる。ストローブ信号は
ディレイ回路18を介してRSラッチ回路18にも入力
され、これをリセットする。これによりインバータ20
を介してデータレジスタ1はリセットされ、またAND
ゲート19a、19bはクロックおよびストローブ信号
の出力を禁止する。
【0020】1ラインのデータがすべて“0”であるデ
ータが入力されたとき、すなわち1ラインのデータが前
ラインのデータと完全に一致していることを示すデータ
が入力されたとき、データレジスタ1はリセットされた
状態にとどまり、また1ライン分の入力が完了してもラ
ッチ回路2のデータが更新されることはない。
ータが入力されたとき、すなわち1ラインのデータが前
ラインのデータと完全に一致していることを示すデータ
が入力されたとき、データレジスタ1はリセットされた
状態にとどまり、また1ライン分の入力が完了してもラ
ッチ回路2のデータが更新されることはない。
【0021】図4は、本発明の第2の実施例でのグラフ
ィックRAM周辺回路のブロック図である。同図におい
て、図2に示した第1の実施例での回路と同等の部分に
は同一の参照番号が付されているので重複する説明は省
略する。本実施例では、第1の実施例において用いられ
ていた基準ライン指定レジスタが除去され、代わってホ
ストCPU9の出力するデータを1ライン分記憶する1
ラインメモリ21が用いられている。
ィックRAM周辺回路のブロック図である。同図におい
て、図2に示した第1の実施例での回路と同等の部分に
は同一の参照番号が付されているので重複する説明は省
略する。本実施例では、第1の実施例において用いられ
ていた基準ライン指定レジスタが除去され、代わってホ
ストCPU9の出力するデータを1ライン分記憶する1
ラインメモリ21が用いられている。
【0022】図4に示す回路において、1ライン分のデ
ータの出力が終了するとカウンタ11がリセットされ
る。ホストCPU9より出力されたデータはグラフィッ
クRAM13に書き込まれるとともに一致判別回路10
に入力されて1ライン前のデータと比較され、一致した
場合はカウンタ11をカウントアップさせる。1ライン
分のデータの出力が終了し、そのラインのすべてのデー
タが前ラインのデータと一致しているとき、カウンタ1
1のカウント値は所定の値(すなわち、k×n)に達
し、これによりカウンタ11は書き込みが終了したライ
ンのデータをすべて“0”にする。CPU9より出力さ
れた1ラインのデータが前ラインのデータと一致してい
ない場合は、カウンタ11のカウント値は所定の値に達
しないため、グラフィックRAM13に書き込まれたそ
のラインのデータはそのまま残される。第2の実施例に
おけるソースドライバの回路は図3に示した第1の実施
例の場合と同様である。
ータの出力が終了するとカウンタ11がリセットされ
る。ホストCPU9より出力されたデータはグラフィッ
クRAM13に書き込まれるとともに一致判別回路10
に入力されて1ライン前のデータと比較され、一致した
場合はカウンタ11をカウントアップさせる。1ライン
分のデータの出力が終了し、そのラインのすべてのデー
タが前ラインのデータと一致しているとき、カウンタ1
1のカウント値は所定の値(すなわち、k×n)に達
し、これによりカウンタ11は書き込みが終了したライ
ンのデータをすべて“0”にする。CPU9より出力さ
れた1ラインのデータが前ラインのデータと一致してい
ない場合は、カウンタ11のカウント値は所定の値に達
しないため、グラフィックRAM13に書き込まれたそ
のラインのデータはそのまま残される。第2の実施例に
おけるソースドライバの回路は図3に示した第1の実施
例の場合と同様である。
【0023】
【発明の効果】以上説明したように、本発明によるLC
Dドライバは、前ラインでの表示データとデータが一致
している場合には、そのラインでのデータレジスタのシ
フト動作を中止するものであるので、液晶表示装置での
消費電流を削減することができる。特にソースドライバ
のトランジスタは高耐圧素子として形成されることが多
いため、その消費電流は大きく、これを動作させないよ
うにすることによる電力削減効果は大きい。したがっ
て、本発明によれば、携帯用機器における電池での連続
使用時間を長期化することが可能になる。
Dドライバは、前ラインでの表示データとデータが一致
している場合には、そのラインでのデータレジスタのシ
フト動作を中止するものであるので、液晶表示装置での
消費電流を削減することができる。特にソースドライバ
のトランジスタは高耐圧素子として形成されることが多
いため、その消費電流は大きく、これを動作させないよ
うにすることによる電力削減効果は大きい。したがっ
て、本発明によれば、携帯用機器における電池での連続
使用時間を長期化することが可能になる。
【図1】本発明の実施の形態を説明するためのブロック
図。
図。
【図2】本発明の第1の実施例でのグラフィックRAM
周辺部の回路のブロック図。
周辺部の回路のブロック図。
【図3】本発明の第1の実施例でのソースドライバのブ
ロック図。
ロック図。
【図4】本発明の第2の実施例でのグラフィックRAM
周辺部の回路のブロック図。
周辺部の回路のブロック図。
【図5】アクティブマトリクス方式液晶表示装置の回路
図。
図。
【図6】従来のソースドライバのブロック図。
1、31 データレジスタ 2、32 ラッチ回路 3、33 ディジタル/アナログ変換回路(D/A変換
回路) 4、34 バッファアンプ 5、35 クロック入力端子 6、36 データ入力端子 7 ラッチストローブ信号入力端子 8a クロックイネーブル回路 8b ストローブイネーブル回路 9 ホストCPU 10 一致判別回路 11 カウンタ 12 グラフィック回路 13 グラフィックRAM 14 基準ライン指定レジスタ 15 ソースドライバ 16 EXORゲート 17 RSラッチ回路(RSフリップフロップ) 18 ディレイ回路 19a、19b ANDゲート 20 インバータ 21 1ラインメモリ 22 ゲートドライバ 23 ソースドライバ 24 ゲートバス 25 ソースバス 26 TFT 27 付加容量 28 液晶素子 29 共通電極
回路) 4、34 バッファアンプ 5、35 クロック入力端子 6、36 データ入力端子 7 ラッチストローブ信号入力端子 8a クロックイネーブル回路 8b ストローブイネーブル回路 9 ホストCPU 10 一致判別回路 11 カウンタ 12 グラフィック回路 13 グラフィックRAM 14 基準ライン指定レジスタ 15 ソースドライバ 16 EXORゲート 17 RSラッチ回路(RSフリップフロップ) 18 ディレイ回路 19a、19b ANDゲート 20 インバータ 21 1ラインメモリ 22 ゲートドライバ 23 ソースドライバ 24 ゲートバス 25 ソースバス 26 TFT 27 付加容量 28 液晶素子 29 共通電極
Claims (4)
- 【請求項1】 所定のビット数の階調データを出力数分
記憶するシフトレジスタ回路と、前記シフトレジスタ回
路に記憶されたデータをラッチするラッチ回路と、前記
ラッチ回路にラッチされたディジタルデータをアナログ
信号に変換するディジタル/アナログ変換回路と、前記
ディジタル/アナログ変換回路の出力信号に基づいて液
晶素子を駆動する信号を出力するバッファ回路と、を有
するLCDドライバにおいて、一水平ライン毎に前ライ
ンのデータと比較する回路を備え、一水平ラインのデー
タが前ラインのデータと一致したとき、前記シフトレジ
スタへのクロックの供給を停止させるクロックイネーブ
ル回路を備えていることを特徴とするLCDドライバ。 - 【請求項2】 一水平ラインのデータが前ラインのデー
タと一致したとき、前記ラッチ回路へのストローブ信号
の供給を停止させるストローブイネーブル回路を備えて
いることを特徴とする請求項1記載のLCDドライバ。 - 【請求項3】 液晶表示パネルに表示すべき1画面のデ
ィジタルデータを記憶するグラフィックRAMを備え、
前ラインのデータとデータが完全に一致しているライン
については、グラフィックRAMに1ライン分すべて
“0”を記憶させ、この記憶データを用いることによ
り、クロックイネーブル回路またはストローブイネーブ
ル回路の信号を形成することを特徴とする請求項1また
は2記載のLCDドライバ。 - 【請求項4】 前記クロックイネーブル回路または前記
ストローブイネーブル回路は、前記グラフィックRAM
の出力データを“0”を一方の入力とする排他的ORゲ
ートで比較し、該排他的ORゲートのラッチデータによ
り、クロックまたはストローブ信号が入力されるAND
ゲートを制御する回路であることを特徴とする請求項3
記載のLCDドライバ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8236122A JP2853764B2 (ja) | 1996-09-06 | 1996-09-06 | Lcdドライバ |
KR1019970046082A KR100237128B1 (ko) | 1996-09-06 | 1997-09-06 | 액정 디스플레이 구동기 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8236122A JP2853764B2 (ja) | 1996-09-06 | 1996-09-06 | Lcdドライバ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1083165A true JPH1083165A (ja) | 1998-03-31 |
JP2853764B2 JP2853764B2 (ja) | 1999-02-03 |
Family
ID=16996084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8236122A Expired - Fee Related JP2853764B2 (ja) | 1996-09-06 | 1996-09-06 | Lcdドライバ |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2853764B2 (ja) |
KR (1) | KR100237128B1 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002229518A (ja) * | 2001-01-30 | 2002-08-16 | Fujitsu Ltd | 液晶表示装置とその製造方法 |
KR100373347B1 (ko) * | 2000-12-26 | 2003-02-25 | 주식회사 하이닉스반도체 | 박막트랜지스터-엘시디의 소오스 드라이버 |
JP2006350304A (ja) * | 2005-05-20 | 2006-12-28 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
JP2007179032A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 表示装置 |
US8847861B2 (en) | 2005-05-20 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device, method for driving the same, and electronic device |
JP2014215486A (ja) * | 2013-04-26 | 2014-11-17 | 三菱電機株式会社 | データ伝送装置およびデータ伝送方法 |
JP2015026076A (ja) * | 2013-07-25 | 2015-02-05 | 三星電子株式会社Samsung Electronics Co.,Ltd. | ディスプレイドライバic、該ディスプレイドライバicを含む装置、及びその動作方法 |
CN104658492A (zh) * | 2013-11-21 | 2015-05-27 | 拉碧斯半导体株式会社 | 显示设备的驱动装置 |
US9922600B2 (en) | 2005-12-02 | 2018-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002229525A (ja) | 2001-02-02 | 2002-08-16 | Nec Corp | 液晶表示装置の信号線駆動回路及び信号線駆動方法 |
KR100551735B1 (ko) * | 2003-08-01 | 2006-02-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치 구동회로 |
KR100585105B1 (ko) | 2003-11-05 | 2006-06-01 | 삼성전자주식회사 | 메모리 갱신 동작 전류를 감소시킬 수 있는 타이밍컨트롤러, 이를 구비하는 lcd 드라이버 및 디스플레이데이터 출력방법 |
-
1996
- 1996-09-06 JP JP8236122A patent/JP2853764B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-06 KR KR1019970046082A patent/KR100237128B1/ko not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100373347B1 (ko) * | 2000-12-26 | 2003-02-25 | 주식회사 하이닉스반도체 | 박막트랜지스터-엘시디의 소오스 드라이버 |
JP2002229518A (ja) * | 2001-01-30 | 2002-08-16 | Fujitsu Ltd | 液晶表示装置とその製造方法 |
JP2006350304A (ja) * | 2005-05-20 | 2006-12-28 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
US8847861B2 (en) | 2005-05-20 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device, method for driving the same, and electronic device |
JP2007179032A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 表示装置 |
US9922600B2 (en) | 2005-12-02 | 2018-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP2014215486A (ja) * | 2013-04-26 | 2014-11-17 | 三菱電機株式会社 | データ伝送装置およびデータ伝送方法 |
JP2015026076A (ja) * | 2013-07-25 | 2015-02-05 | 三星電子株式会社Samsung Electronics Co.,Ltd. | ディスプレイドライバic、該ディスプレイドライバicを含む装置、及びその動作方法 |
CN104658492A (zh) * | 2013-11-21 | 2015-05-27 | 拉碧斯半导体株式会社 | 显示设备的驱动装置 |
JP2015102596A (ja) * | 2013-11-21 | 2015-06-04 | ラピスセミコンダクタ株式会社 | 表示デバイスの駆動装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2853764B2 (ja) | 1999-02-03 |
KR100237128B1 (ko) | 2000-01-15 |
KR19980024406A (ko) | 1998-07-06 |
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