JPH1080155A - Formation apparatus for positive and negative pulses - Google Patents
Formation apparatus for positive and negative pulsesInfo
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- JPH1080155A JPH1080155A JP8248626A JP24862696A JPH1080155A JP H1080155 A JPH1080155 A JP H1080155A JP 8248626 A JP8248626 A JP 8248626A JP 24862696 A JP24862696 A JP 24862696A JP H1080155 A JPH1080155 A JP H1080155A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、シングルパルスか
らデッドタイムを有する正負パルスを形成する正負パル
ス形成装置に関する。The present invention relates to a positive / negative pulse forming apparatus for forming a positive / negative pulse having a dead time from a single pulse.
【０００２】[0002]
【従来の技術】近年、溶接機、充電器、無停電電源装
置、モータコントロール装置等において、これらの装置
の小型・軽量化を図るために、その電源部にインバータ
回路を採用するものが多くなっている。このインバータ
回路を用いた電源部の回路図の一例を図３に示す。2. Description of the Related Art In recent years, many welding machines, chargers, uninterruptible power supply devices, motor control devices, and the like have adopted an inverter circuit in a power supply portion thereof in order to reduce the size and weight of these devices. ing. FIG. 3 shows an example of a circuit diagram of a power supply unit using this inverter circuit.
【０００３】同図において、１は交流電源で、この交流
電源１から例えば５０又は６０Ｈｚの商用交流電圧がこ
の電源部に供給される。この電源部に供給された商用交
流電圧は入力整流器２によって整流され、さらにコンデ
ンサ３ａ，３ｂの直列回路３により平滑されて直流電圧
に変換された後、インバータ回路４に入力される。In FIG. 1, reference numeral 1 denotes an AC power supply from which a commercial AC voltage of, for example, 50 or 60 Hz is supplied to the power supply unit. The commercial AC voltage supplied to the power supply unit is rectified by the input rectifier 2, further smoothed by the series circuit 3 of the capacitors 3a and 3b, converted into a DC voltage, and then input to the inverter circuit 4.
【０００４】インバータ回路４は、スイッチング素子４
ａ，４ｂの直列回路と各スイッチング素子４ａ，４ｂに
逆並列接続されたフリーホイリングダイオード４ｃ，４
ｄとによって構成されており、入力された上記直流電圧
を例えば２０ないし５０ｋＨｚの高周波電圧に変換す
る。なお、上記スイッチング素子４ａ，４ｂは、例えば
ＩＧＢＴ，ＭＯＳＦＥＴ，バイポーラトランジスタ等に
より形成されており、これらスイッチング動作はＰＷＭ
制御部の１０からのＰＷＭ制御信号により制御される。The inverter circuit 4 includes a switching element 4
a, 4b and a free-wheeling diode 4c, 4 connected in anti-parallel to each of the switching elements 4a, 4b.
and converts the input DC voltage into a high-frequency voltage of, for example, 20 to 50 kHz. The switching elements 4a and 4b are formed of, for example, IGBTs, MOSFETs, bipolar transistors, and the like. These switching operations are performed by PWM.
It is controlled by a PWM control signal from the control unit 10.
【０００５】上記インバータ４の出力は、高周波変圧器
６によって絶縁されるとともに、負荷に必要な電圧レベ
ルまで変圧される。そして、出力ダイオード７ａ，７ｂ
からなる出力整流回路７によって整流され、更にリアク
トル８によって平滑され、すなわち再度直流電圧に変換
されて、負荷に供給される。The output of the inverter 4 is insulated by a high-frequency transformer 6 and is transformed to a voltage level required for a load. And output diodes 7a, 7b
Rectified by an output rectifier circuit 7 and smoothed by a reactor 8, that is, converted into a DC voltage again and supplied to a load.
【０００６】１１はＰＷＭ制御部１０のＰＷＭ制御信号
を入力とし、インバータ４のスイッチング素子４ａ，４
ｂに正負パルスを出力する正負パルス形成装置であり、
図４にその一例を示している。すなわち、５１はＰＷＭ
制御部１０からのＰＷＭ制御信号を入力するＰＷＭ制御
信号の入力端子、５２，５３はそれぞれ抵抗、コンデン
サで、積分回路を構成する。５４はフィルタされた信号
を基準値と比較する比較器、５５はＰＷＭ制御信号を反
転させる反転器、５６は比較器５４の出力信号を反転さ
せる反転器である。５７はＰＷＭ制御信号と比較器５４
の出力信号とを論理積するアンド回路、５８は反転器５
５の出力信号と反転器５６の出力信号とを論理積するア
ンド回路である。これら両アンド回路５７，５８の出力
信号がインバータ４のスイッチング素子４ａ，４ｂに出
力される。Reference numeral 11 designates a PWM control signal from the PWM control unit 10 as an input, and the switching elements 4a, 4
a positive / negative pulse forming device for outputting a positive / negative pulse to b,
FIG. 4 shows an example. That is, 51 is PWM
An input terminal of a PWM control signal for inputting a PWM control signal from the control unit 10, and 52 and 53 are resistors and capacitors, respectively, forming an integrating circuit. 54 is a comparator for comparing the filtered signal with a reference value, 55 is an inverter for inverting the PWM control signal, and 56 is an inverter for inverting the output signal of the comparator 54. 57 is a PWM control signal and a comparator 54
AND circuit for ANDing with the output signal of the inverter 58;
5 is an AND circuit for ANDing the output signal of the inverter 5 and the output signal of the inverter 56. The output signals of these AND circuits 57 and 58 are output to the switching elements 4a and 4b of the inverter 4.
【０００７】今、ＰＷＭ制御器１０から図５（ａ）に示
すようにＰＷＭ制御信号が入力端子５１に入力したとす
る。反転器５５の出力には、図５（ｂ）に示すようにＰ
ＷＭ制御信号に対し、反転した出力信号が出力する。ま
た、ＰＷＭ制御信号は抵抗５２とコンデンサ５３によっ
て構成される積分回路によって図５（ｃ）に示すように
積分された信号が出力する。積分された信号は、比較器
５４により図５（ｄ）に示すように０レベルを越える信
号で立ち上がり期間Ｔ１、立ち下がり時期間Ｔ２遅れた
信号を入力する。比較器５４の出力信号と、ＰＷＭ制御
信号とがアンド回路５７により論理積され、図５（ｅ）
に示すようにＰＷＭ制御信号の立ち上がり時から期間Ｔ
１遅れた出力信号が出力される。また、比較器５４の出
力信号が反転器５６により反転され、この反転された信
号と反転器５５により反転された信号とがアンド回路５
８により論理積され、図５（ｆ）に示すようにＰＷＭ制
御信号の立ち下がり時から期間Ｔ２遅れた出力信号が出
力される。Now, it is assumed that a PWM control signal is input from the PWM controller 10 to an input terminal 51 as shown in FIG. The output of the inverter 55 has P as shown in FIG.
An inverted output signal is output in response to the WM control signal. In addition, the PWM control signal is output as a signal integrated as shown in FIG. 5C by an integrating circuit including the resistor 52 and the capacitor 53. As the integrated signal, the comparator 54 inputs a signal exceeding the 0 level and delayed by a rising period T1 and a falling period T2 as shown in FIG. 5D. The output signal of the comparator 54 and the PWM control signal are ANDed by the AND circuit 57, and FIG.
As shown in the figure, the period T starts from the rising of the PWM control signal.
An output signal delayed by one is output. Further, the output signal of the comparator 54 is inverted by an inverter 56, and the inverted signal and the signal inverted by the inverter 55 are
8 and an output signal delayed by a period T2 from the fall of the PWM control signal is output as shown in FIG.
【０００８】インバータ４のスイッチング素子４ａ，４
ｂには、それぞれ図５（ｅ），（ｆ）に示す信号が入力
し、期間Ｔ１とＴ２がデッドタイムとなって、直列接続
されるスイッチング素子４ａ，４ｂに同時に信号が入力
されることがなく、直流電圧間が短絡されることなく、
インバータは正常に動作するこてができる。The switching elements 4a, 4 of the inverter 4
b, the signals shown in FIGS. 5 (e) and 5 (f) are input, respectively, and the periods T1 and T2 become dead times, and the signals are input simultaneously to the switching elements 4a and 4b connected in series. Without short circuit between DC voltage
The inverter can operate normally.
【０００９】[0009]
【発明が解決しようとする課題】ところで、デッドタイ
ムを設定する抵抗５２、コンデンサ５３でデッドタイム
を規制する場合、精度のよいデッドタイムを得ることが
できず、インバータのスイッチング素子が短絡しないた
めに、余裕をもって大きく設計する必要があった。When the dead time is regulated by the resistor 52 and the capacitor 53 for setting the dead time, an accurate dead time cannot be obtained and the switching element of the inverter is not short-circuited. Therefore, it was necessary to design the device large enough.
【００１０】[0010]
【課題を解決するための手段】本発明の正負パルス形成
装置は、入力するシングルのＰＷＭ制御信号を反転する
第１及び第２の反転器と、上記第１の反転器の出力信号
と、上記ＰＷＭ制御信号がそれぞれ一方の入力端子に入
力する第１及び第２のナンド回路と、それぞれ上記第１
及び第２のナンド回路の出力信号と高周波のクロックパ
ルスとが入力しそれぞれの出力が上記第２及び第１ナン
ド回路の他方の入力端子に出力する第１及び第２のフリ
ップフロップと、それぞれ上記第１及び第２のフリップ
フロップの出力信号と、それぞれ相互の出力信号を反転
した反転信号と、上記ＰＷＭ制御信号又は上記第２の反
転器の出力信号とを入力する第１及び第２のアンド回路
とを備えたものである。According to the present invention, there is provided a positive / negative pulse forming apparatus comprising: a first and a second inverter for inverting a single PWM control signal to be inputted; an output signal of the first inverter; A first and a second NAND circuit, each of which receives a PWM control signal at one input terminal;
A first and a second flip-flop to which an output signal of the second NAND circuit and a high-frequency clock pulse are inputted and whose respective outputs are outputted to the other input terminals of the second and the first NAND circuits; First and second AND inputs for inputting output signals of the first and second flip-flops, inverted signals obtained by inverting the respective output signals, and the PWM control signal or the output signal of the second inverter. And a circuit.
【００１１】すなわち、ＰＷＭ制御信号が入力すると、
第１の反転器により反転され、第１のナンド回路に入力
し、第１のナンド回路の出力信号は第１のフリップフロ
ツプの入力信号となる。一方、ＰＷＭ制御信号は第２の
ナンド回路に入力し、その出力信号は第２のフリップフ
ロップに入力する。第１及び第２フリップフロップは高
周波クロックパルスが入力され、このクロックパルが入
力されると、出力が変化し、第１及び第２のフリップフ
ロップのそれぞれの出力信号がそれぞれ上記の第２およ
び第１のナンド回路の入力となっている。That is, when the PWM control signal is input,
The signal is inverted by the first inverter and input to the first NAND circuit, and the output signal of the first NAND circuit becomes the input signal of the first flip-flop. On the other hand, the PWM control signal is input to the second NAND circuit, and the output signal is input to the second flip-flop. The first and second flip-flops receive a high-frequency clock pulse, and when this clock pulse is input, the output changes, and the output signals of the first and second flip-flops respectively change to the second and second flip-flops. 1 is the input of the NAND circuit.
【００１２】従って、ＰＷＭ制御信号が入力し、その後
第１番目のクロックパルスが入力すると、まず、第２の
フリップフロップは上記第１番目のクロックパルスによ
って“Ｌ”を出力し、第１のナンド回路が“Ｈ”を出力
する。その後第２番目のクロックパルスによって第１の
フリップフロップは“Ｈ”を出力する。Therefore, when the PWM control signal is input and then the first clock pulse is input, first, the second flip-flop outputs "L" by the first clock pulse, and outputs the first NAND. The circuit outputs "H". After that, the first flip-flop outputs “H” by the second clock pulse.
【００１３】そして、第１のアンド回路は上記第１番目
のクロックパルスによって“Ｈ”を出力する。一方、第
２のアンド回路は上記ＰＷＭ制御信号が入力したとき、
第２の反転器により反転した信号によって“Ｌ”を出力
する。この２つの出力信号にはデットタイムが生じ、イ
ンバータに用いられる直列接続されたスイッチング素子
は同時にオンすることなく正常に制御される。Then, the first AND circuit outputs "H" in response to the first clock pulse. On the other hand, when the PWM control signal is input, the second AND circuit
"L" is output by the signal inverted by the second inverter. A dead time occurs between these two output signals, and the switching elements connected in series used in the inverter are controlled normally without being simultaneously turned on.
【００１４】[0014]
【発明の実施の形態】本発明に係わる正負パルス形成装
置の一実施の形態について、図１及び図２を参照して説
明する。２１はＰＷＭ制御部１０からＰＷＭ制御信号が
入力する入力端子、２２は高周波のクロックパルスが入
力する入力端子、２３，２４はＰＷＭ制御信号を反転さ
せる第１及び第２の反転器、２５，２６はそれぞれ反転
器２３からのＰＷＭ制御信号の反転信号とＰＷＭ制御信
号が入力するナンド回路、２７，２８はそれぞれナンド
回路２５，２６の出力信号と上記クロックパルスを入力
とする第１及び第２のフリップフロップで、フリップフ
ロップ２７，２８の出力はそれぞれ上記第２及び第１の
ナンド回路２６，２５に入力している。２９，３０は第
１及び第２のアンド回路、３１，３２はアンド回路の出
力を反転させる第３及び第４の反転器である。第１のア
ンド回路２９にはＰＷＭ制御信号と、第１のフリップフ
ロック２７の出力信号と第２のアンド回路３０の出力が
反転された第３の反転器３１の出力信号とが入力され、
第２のアンド回路３０には第２のフリップフロップ２８
の出力信号と、第１のアンド回路２９の出力が反転され
た第４の反転器３２の出力信号とが入力される。３３，
３４は出力端子でアンド回路２９，３０の出力信号がイ
ンバータ４のスイッチング素子４ａ，４ｂに出力され
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a positive / negative pulse forming apparatus according to the present invention will be described with reference to FIGS. 21 is an input terminal to which a PWM control signal is input from the PWM control unit 10, 22 is an input terminal to which a high-frequency clock pulse is input, 23 and 24 are first and second inverters for inverting the PWM control signal, and 25 and 26. Is a NAND circuit to which the inverted signal of the PWM control signal from the inverter 23 and the PWM control signal are input, respectively, and 27 and 28 are the first and second input circuits which receive the output signals of the NAND circuits 25 and 26 and the clock pulse, respectively. The outputs of the flip-flops 27 and 28 are input to the second and first NAND circuits 26 and 25, respectively. 29 and 30 are first and second AND circuits, and 31 and 32 are third and fourth inverters for inverting the output of the AND circuit. A PWM control signal, an output signal of the first flip-flop 27, and an output signal of a third inverter 31 in which the output of the second AND circuit 30 is inverted are input to the first AND circuit 29,
The second AND circuit 30 has a second flip-flop 28
And the output signal of the fourth inverter 32 in which the output of the first AND circuit 29 is inverted. 33,
An output terminal 34 outputs the output signals of the AND circuits 29 and 30 to the switching elements 4a and 4b of the inverter 4.
【００１５】今、ＰＷＭ制御部１０から時刻Ｔｏで図２
（ａ）に示すように“Ｈ”のＰＷＭ制御信号が入力端子
２１に入力したとする。第１の反転器２３により図２
（ｂ）に示すようにＰＷＭ制御信号が反転され、第１の
ナンド回路２５に“Ｌ”が入力する。第１のアンド回路
２５の出力信号は第１のフリップフロップ２７の入力信
号となる。このフリップフロップ２７には、図２（ｅ）
に示すように高周波、例えば１ＭＨｚのクロックパルス
が入力される。一方ＰＷＭ制御信号は第２のナンド回路
２６に“Ｈ”が入力されており、ナンド回路２６の出力
は図２（ｄ）に示すように“Ｌ”を出力して、第２のフ
リップフロップ２８に入力している。時刻ｔ１でこのフ
リップフロップ２８に図２（ｅ）に示すようにクロック
パルスの“Ｈ”が入力されると、第２のフリップフロッ
プ２８の出力は図２（ｇ）に示すように“Ｈ”から
“Ｌ”に変化する。At time To from the PWM control unit 10, FIG.
It is assumed that an “H” PWM control signal is input to the input terminal 21 as shown in FIG. FIG.
As shown in (b), the PWM control signal is inverted, and “L” is input to the first NAND circuit 25. The output signal of the first AND circuit 25 becomes the input signal of the first flip-flop 27. This flip-flop 27 has the configuration shown in FIG.
As shown in (1), a clock pulse of a high frequency, for example, 1 MHz is input. On the other hand, as the PWM control signal, "H" is input to the second NAND circuit 26, and the output of the NAND circuit 26 outputs "L" as shown in FIG. Is being entered. When the clock pulse “H” is input to the flip-flop 28 at time t1 as shown in FIG. 2E, the output of the second flip-flop 28 becomes “H” as shown in FIG. From “L” to “L”.
【００１６】第２のフリップフロップ２８の出力“Ｌ”
が第１のナンド回路２５に入力されて、ナンド回路２５
の出力は図２（ｃ）に示すように“Ｌ”から“Ｈ”に変
化する。しかし、第１のフリップフロップ２７は次のク
ロックパルスが入力されるまで図２（ｆ）に示すように
“Ｌ”を継続する。第２のフリップフロップ２８の出力
が“Ｌ”のため、アンド回路３０出力は“Ｌ”となって
いる。両フリップフロツプ２７と２８の出力が“Ｌ”の
ため、アンド回路２９と３０はともに“Ｌ”を出力し、
インバータ４のスイッチング素子４ａと４ｂには駆動信
号が入力されない。The output "L" of the second flip-flop 28
Is input to the first NAND circuit 25, and the NAND circuit 25
Changes from "L" to "H" as shown in FIG. However, the first flip-flop 27 keeps "L" as shown in FIG. 2 (f) until the next clock pulse is input. Since the output of the second flip-flop 28 is "L", the output of the AND circuit 30 is "L". Since the outputs of both flip-flops 27 and 28 are "L", both AND circuits 29 and 30 output "L".
No drive signal is input to the switching elements 4a and 4b of the inverter 4.
【００１７】時刻ｔ２で図２（ｅ）に示すようにクロッ
クパルスが入力すると、第１のフリップフロップ２７が
図２（ｆ）に示すように“Ｌ”から“Ｈ”に変化する。
第１のフリップフロップ２７の出力は第２のナンド回路
２６に“Ｈ”を入力し、ナンド回路２６の出力は“Ｌ”
を継続し、第２のフリップフロップ２８の出力は図２
（ｇ）に示すように“Ｌ”を継続し、さらに第２のアン
ド回路３０の出力は図２（ｉ）に示すように“Ｌ”を出
力してインバータのスイッチング素子４ｂには信号が入
力されない。When a clock pulse is input at time t2 as shown in FIG. 2 (e), the first flip-flop 27 changes from "L" to "H" as shown in FIG. 2 (f).
The output of the first flip-flop 27 inputs "H" to the second NAND circuit 26, and the output of the NAND circuit 26 is "L".
And the output of the second flip-flop 28 is
2 (g), the output of the second AND circuit 30 outputs "L" as shown in FIG. 2 (i), and a signal is input to the switching element 4b of the inverter. Not done.
【００１８】一方、第２のアンド回路３０の出力が、第
８の反転器３１により反転され、“Ｈ”を出力し、第１
のアンド回路２９に入力する。また、この第１のアンド
回路２９には、ＰＷＭ制御信号と第１のフリップフロッ
プ２７との“Ｈ”の信号が入力されて、第１のアンド回
路２９の出力には図２（ｈ）に示すように時刻ｔ２で
“Ｌ”から“Ｈ”となってインバータ４のスイッチング
素子４ａには駆動信号が入力される。On the other hand, the output of the second AND circuit 30 is inverted by an eighth inverter 31 to output "H",
To the AND circuit 29. Further, the PWM control signal and the "H" signal of the first flip-flop 27 are input to the first AND circuit 29, and the output of the first AND circuit 29 is as shown in FIG. As shown, at time t2, the signal changes from "L" to "H", and a drive signal is input to the switching element 4a of the inverter 4.
【００１９】これにより、スイッチング素子４ａ，４ｂ
が時刻ｔ１からｔ２までの期間デッドタイムを持ち、時
刻ｔ２で一方のスイッチング素子４ａのみがオンするス
イッチング動作を行う。Thus, the switching elements 4a, 4b
Has a dead time during a period from time t1 to t2, and performs a switching operation in which only one switching element 4a is turned on at time t2.
【００２０】そして、時刻ｔ３までの間、この状態を続
ける。時刻ｔ３において、ＰＷＭ制御信号が図２（ａ）
に示すように“Ｈ”から“Ｌ”に変化すると、第１の反
転器２３の出力は図２（ｂ）に示すように“Ｌ”から
“Ｈ”に変化する。このため、第１のナンド回路２５の
出力は、図２（ｃ）に示すように“Ｈ”から“Ｌ”に変
化する。一方、ＰＷＭ制御信号が“Ｈ”から“Ｌ”に変
化することにより、第１のアンド回路２９の出力は、図
２（ｈ）に示すように“Ｈ”から“Ｌ”に変化する。This state is maintained until time t3. At time t3, the PWM control signal changes to the state shown in FIG.
As shown in FIG. 2, when the signal changes from "H" to "L", the output of the first inverter 23 changes from "L" to "H" as shown in FIG. Therefore, the output of the first NAND circuit 25 changes from “H” to “L” as shown in FIG. On the other hand, when the PWM control signal changes from “H” to “L”, the output of the first AND circuit 29 changes from “H” to “L” as shown in FIG.
【００２１】また、第１のフリップフロップ２７の出力
は、クロックパルスが入力されるまで図２（ｆ）に示す
ように“Ｈ”を継続している。このため、第２のナンド
回路２６の一方の入力端子には“Ｈ”が入力され、ナン
ド回路２６の出力は“Ｌ”を継続している。第２のフリ
ップフロップ２８の出力は、図２（ｇ）に示すように
“Ｌ”で第２のアンド回路３０の出力は図２（ｉ）に示
すように“Ｌ”を継続する。従って、両アンド回路２９
と３０の出力は“Ｌ”でインバータ４のスイッチング素
子４ａと４ｂには駆動信号が入力されずオフしている。The output of the first flip-flop 27 keeps "H" as shown in FIG. 2F until a clock pulse is input. Therefore, “H” is input to one input terminal of the second NAND circuit 26, and the output of the NAND circuit 26 continues to be “L”. The output of the second flip-flop 28 keeps "L" as shown in FIG. 2 (g), and the output of the second AND circuit 30 keeps "L" as shown in FIG. 2 (i). Therefore, both AND circuits 29
The output of the inverter 30 and the output of the inverter 30 are "L", and no drive signal is input to the switching elements 4a and 4b of the inverter 4, so that the switching elements are turned off.
【００２２】次に時刻ｔ４で図２（ｅ）に示すようにク
ロックパルスが入力すると、第１のフリップフロップ２
７は図２（ｆ）で示すように“Ｈ”から“Ｌ”に変化
し、第２のナンド回路２６には“Ｌ”が入力される。こ
のため、第２のナンド回路２６にはＰＷＭ制御信号及び
第１のフリップフロップ２７の出力信号がともに“Ｌ”
で出力が図２（ｄ）に示すように“Ｌ”から“Ｈ”に変
化する。この後、次のクロックパルスが入力されるま
で、第２のフリップフロップ２８は“Ｌ”を継続する。
そして、アンド回路３０の出力は“Ｌ”を継続し、イン
バータ４のスイッチング素子４ａと４ｂには駆動信号が
入力されずオフしている。Next, at time t4, when a clock pulse is input as shown in FIG.
7 changes from “H” to “L” as shown in FIG. 2 (f), and “L” is input to the second NAND circuit 26. Therefore, both the PWM control signal and the output signal of the first flip-flop 27 are “L” in the second NAND circuit 26.
As a result, the output changes from "L" to "H" as shown in FIG. Thereafter, the second flip-flop 28 keeps “L” until the next clock pulse is input.
Then, the output of the AND circuit 30 continues to be "L", and the switching elements 4a and 4b of the inverter 4 are turned off because no drive signal is input.
【００２３】時刻ｔ５で図２（ｅ）に示すように次のク
ロックパルスが入力すると、第２のフリップフロップ２
８の出力は“Ｌ”から“Ｈ”に変化し、第２のフリップ
フロップ２８の出力から“Ｈ”の信号がアンド回路３０
に入力する。一方、第１のアンド回路２９のの出力は０
であり、第４の反転器３２の出力は“Ｈ”となって、第
２のアンド回路３０に入力する。さらにＰＷＭ制御信号
は第２の反転器２４により反転された“Ｈ”信号が図２
（ｂ）に示すように、第２のアンド回路３０に入力して
第２のアンド回路３０の出力は“Ｌ”から“Ｈ”に変化
する。これによりインバータ４のスイッチング素子４ｂ
に駆動信号が入力する。以下同じ動作が順次繰り返さ
れ、インバータ４のスイッチング素子４ａと４ｂが駆動
される。At time t5, when the next clock pulse is input as shown in FIG. 2 (e), the second flip-flop 2
8 changes from “L” to “H”, and an “H” signal is output from the output of the second flip-flop 28 to the AND circuit 30.
To enter. On the other hand, the output of the first AND circuit 29 is 0
The output of the fourth inverter 32 becomes “H” and is input to the second AND circuit 30. Further, the PWM control signal is an "H" signal inverted by the second inverter 24 in FIG.
As shown in (b), the input to the second AND circuit 30 changes the output of the second AND circuit 30 from “L” to “H”. Thereby, the switching element 4b of the inverter 4
The drive signal is input to the. Hereinafter, the same operation is sequentially repeated, and the switching elements 4a and 4b of the inverter 4 are driven.
【００２４】[0024]
【発明の効果】本発明によれば、シングルパルスのＰＷ
Ｍ制御信号からデッドタイムを有する正負パルスを動作
することができ、このデッドタイムによりインバータの
入力の直流電圧間が短縮されることもなく、インバータ
を正常に動作させることができる。According to the present invention, a single pulse PW
A positive / negative pulse having a dead time can be operated from the M control signal, and the inverter can be operated normally without the dead time shortening the interval between the input DC voltages of the inverter.
【図１】本発明の正負パルス形成装置の一実施の形態を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a positive / negative pulse forming apparatus according to the present invention.
【図２】図１の各部のタイムチャート図である。FIG. 2 is a time chart of each part in FIG. 1;
【図３】図１の正負パルス形成装置が使用される一例の
電源部のブロック図である。FIG. 3 is a block diagram of an example of a power supply unit in which the positive / negative pulse forming device of FIG. 1 is used.
【図４】従来の正負パルス形成装置のブロック図であ
る。FIG. 4 is a block diagram of a conventional positive / negative pulse forming device.
【図５】図４の各部のタイムチャート図である。FIG. 5 is a time chart of each unit in FIG. 4;
１ 交流電源 ２ 入力整流器 ３ コンデンサ ４ インバータ ４ａ，４ｂ スイッチング素子 ６ 高周波変圧器 ７ 出力整流回路 ８ リアクトル １０ ＰＷＭ制御部 １１ 正負パルス形成装置 ２１ （ＰＷＭ制御信号が入力する）入力端子 ２２ （クロックパルスが入力する）入力端子 ２３ （第１の）反転器 ２４ （第２の）反転器 ２５ （第１の）ナンド回路 ２６ （第２の）ナンド回路 ２７ （第１の）フリップフロップ ２８ （第２の）フリップロップ ２９ （第１の）アンド回路 ３０ （第２の）アンド回路 ３１ （第３の）反転器 ３２ （第４の）反転器 DESCRIPTION OF SYMBOLS 1 AC power supply 2 Input rectifier 3 Capacitor 4 Inverter 4a, 4b Switching element 6 High frequency transformer 7 Output rectifier circuit 8 Reactor 10 PWM control unit 11 Positive / negative pulse formation device 21 Input terminal (input of PWM control signal) 22 (Input) input terminal 23 (first) inverter 24 (second) inverter 25 (first) NAND circuit 26 (second) NAND circuit 27 (first) flip-flop 28 (second) ) Flip-flop 29 (first) AND circuit 30 (second) AND circuit 31 (third) inverter 32 (fourth) inverter
Claims (1)
する第１及び第２の反転器と、上記第１の反転器の出力
信号と、上記ＰＷＭ制御信号がそれぞれ一方の入力端子
に入力する第１及び第２のナンド回路と、それぞれ上記
第１及び第２のナンド回路の出力信号と高周波のクロッ
クパルスとが入力しそれぞれの出力が上記第２及び第１
ナンド回路の他方の入力端子に出力する第１及び第２の
フリップフロップと、それぞれ上記第１及び第２のフリ
ップフロップの出力信号と、それぞれ相互の出力信号を
反転した反転信号と、上記ＰＷＭ制御信号又は上記第２
の反転器の出力信号とを入力する第１及び第２のアンド
回路とを備えた正負パルス形成装置。A first inverter for inverting an input single PWM control signal; a first inverter for outputting an output signal of the first inverter and a first input for receiving the PWM control signal at one input terminal; And the second NAND circuit, and the output signals of the first and second NAND circuits and the high-frequency clock pulse are input, and the respective outputs are the second and first NAND circuits.
First and second flip-flops that output to the other input terminal of the NAND circuit, output signals of the first and second flip-flops, inverted signals obtained by inverting mutual output signals, and the PWM control, respectively. Signal or the second
And a first and second AND circuit for receiving the output signal of the inverter of (1) and (2).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248626A JPH1080155A (en) | 1996-08-30 | 1996-08-30 | Formation apparatus for positive and negative pulses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248626A JPH1080155A (en) | 1996-08-30 | 1996-08-30 | Formation apparatus for positive and negative pulses |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1080155A true JPH1080155A (en) | 1998-03-24 |
Family
ID=17180920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8248626A Pending JPH1080155A (en) | 1996-08-30 | 1996-08-30 | Formation apparatus for positive and negative pulses |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1080155A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002119053A (en) * | 2000-10-10 | 2002-04-19 | Onkyo Corp | Switching regulator |
| JP2005304226A (en) * | 2004-04-14 | 2005-10-27 | Renesas Technology Corp | Power supply driver circuit and switching power supply device |
-
1996
- 1996-08-30 JP JP8248626A patent/JPH1080155A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002119053A (en) * | 2000-10-10 | 2002-04-19 | Onkyo Corp | Switching regulator |
| JP2005304226A (en) * | 2004-04-14 | 2005-10-27 | Renesas Technology Corp | Power supply driver circuit and switching power supply device |
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