JP2832606B2 - Power circuit control device - Google Patents
Power circuit control deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複写機,プリンタ等の画像形成装置の制御
に好適な電源回路の制御装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control device for a power supply circuit suitable for controlling an image forming apparatus such as a copying machine and a printer.
従来、複写機,プリンタ等の画像形成装置において
は、プロセスのシーケンス制御手段としてマイクロコン
ピュータを用いている。2. Description of the Related Art Conventionally, in an image forming apparatus such as a copying machine or a printer, a microcomputer is used as a process sequence control unit.
このマイクロコンピュータは、各プロセスのタイミン
グに従い、モータや露光用のランプ制御回路や帯電・現
像用の各高圧電源等の各負荷に所定の出力に対応した信
号を送っている。各負荷の中でも、高圧電源等では、CP
Uの信号に応じて高圧電源内の制御回路で出力を決定し
ており、露光用のランプ制御回路もランプのオン・オフ
や所定光量に制御する為に独立した制御回路を持ち合わ
せている。The microcomputer sends a signal corresponding to a predetermined output to each load, such as a motor, a lamp control circuit for exposure, and a high-voltage power supply for charging and developing, in accordance with the timing of each process. Among the loads, the CP
The control circuit in the high voltage power supply determines the output according to the signal of U, and the lamp control circuit for exposure also has an independent control circuit for turning on / off the lamp and controlling the light amount to a predetermined value.
しかしながら、上述の従来例では、各負荷に独立した
制御回路を要する為、システムの構成が複雑になり、シ
ステムの信頼性を向上させるのも難しく、システムの小
型化,低コスト化への対応も難しいという問題点があっ
た。However, in the above-described conventional example, since an independent control circuit is required for each load, the configuration of the system is complicated, it is difficult to improve the reliability of the system, and it is also necessary to cope with miniaturization and cost reduction of the system. There was a problem that it was difficult.
また、近年CPUで外部の負荷をも制御しようとする手
法も提案されてきてはいるが、CPU内でのソフトウェア
制御となる為にCPUの処理スピード等の影響を受け、プ
ロセス制御と負荷制御との両者の制御の為にCPU内のソ
フトウェアの負担が大きくなり、システム全体での処理
時間が長くなるので、システム構成には十分の検討を要
していた。In recent years, a method of controlling an external load by a CPU has also been proposed.However, since software control is performed in the CPU, processing control and load control are affected by the processing speed of the CPU. Because the control of both controls the load on the software in the CPU and increases the processing time of the entire system, the system configuration must be fully examined.
本発明は、このような問題点に着目してなされたもの
で、CPU内のソフトウェアの負担が比較的小さくて、処
理時間が短くてすみ、システムの小型化,低コストへの
対応が容易な電源回路の制御装置を提供することを目的
としている。The present invention has been made in view of such problems, and the software load on the CPU is relatively small, the processing time is short, and it is easy to cope with system miniaturization and low cost. It is an object to provide a control device for a power supply circuit.
本発明の電源回路の制御装置は、次のように構成した
ものである。The power supply circuit control device of the present invention is configured as follows.
(1)電源回路の制御装置において、 上記電源回路に接続される負荷への出力を含む複数の
信号を入力し、各信号を選択して出力する入力回路と、 基準電圧を発生する基準電圧発生手段と、 上記入力回路からの信号をオンオフする第1のスイッ
チと、上記基準電圧発生手段からの基準電圧をオンオフ
する第2のスイッチと、上記第1のスイッチ及び第2の
スイッチにそれぞれ直列に接続されるコンデンサと、上
記コンデンサに直列に接続されるインバータと、上記イ
ンバータの両端に接続される第3のスイッチとを有し、
上記第1のスイッチ、上記第2のスイッチ、上記第3の
スイッチを所定のタイミングでオンオフすることにより
上記入力回路からの信号と上記基準電圧発生回路からの
基準電圧とを比較し、2値の信号を出力するチョッパ型
のコンパレータと、 上記コンパレータからの出力を保持するラッチ回路
と、 を有し、上記ラッチ回路の出力を制御用信号として所定
のタイミングで上記電源回路へ供給するようにした。(1) In a control device for a power supply circuit, an input circuit that inputs a plurality of signals including an output to a load connected to the power supply circuit, selects and outputs each signal, and a reference voltage generator that generates a reference voltage Means, a first switch for turning on and off a signal from the input circuit, a second switch for turning on and off a reference voltage from the reference voltage generating means, and a serial switch respectively connected to the first switch and the second switch. A capacitor connected thereto, an inverter connected in series to the capacitor, and a third switch connected to both ends of the inverter.
By turning on and off the first switch, the second switch, and the third switch at a predetermined timing, a signal from the input circuit is compared with a reference voltage from the reference voltage generation circuit, and a binary value is obtained. A chopper-type comparator that outputs a signal; and a latch circuit that holds an output from the comparator, wherein the output of the latch circuit is supplied to the power supply circuit at a predetermined timing as a control signal.
(2)上記コンパレータと上記ラッチ回路は、CPU,ROM,
RAM,タイマ,システムクロックジェネレータと共に同一
チップ上に形成されるようにした。(2) The comparator and the latch circuit include a CPU, a ROM,
RAM, timer, and system clock generator are formed on the same chip.
(3)上記入力回路は上記電源装置の接続される複数の
負荷への出力を入力し、所定のタイミング毎に複数の出
力の1つを上記コンパレータへ供給するようにした。(3) The input circuit inputs outputs to a plurality of loads connected to the power supply device, and supplies one of the plurality of outputs to the comparator at a predetermined timing.
本発明の電源回路の制御装置においては、繰り返し周
期でコンパレータの結果を保持しているラッチ回路から
制御装置に入力パルスに与えられるので、CPUの負荷が
軽くなる。In the control device of the power supply circuit according to the present invention, since the input pulse is given to the control device from the latch circuit holding the result of the comparator in the repetition cycle, the load on the CPU is reduced.
第1図は本発明の第1実施例を示す図で、第1図
(a)は回路構成、第1図(b)はコンパレータの回路
例を示している。FIG. 1 shows a first embodiment of the present invention. FIG. 1 (a) shows a circuit configuration, and FIG. 1 (b) shows a circuit example of a comparator.
図において、1は複写機の電源など各制御装置の出力
検出値をCPUの制御信号により切換えるマルチプレクス
(MPX)回路、2は基準電圧発生手段、3はマルチプレ
クス回路1で選択された入力値と基準電圧発生手段2か
らの基準電圧値とを比較するコンパレータ、4はこのコ
ンパレータ3の比較結果である出力値を2値化データと
して所定の周期で保持するラッチ回路で、このラッチ回
路4から上記各制御装置に出力パルス(A〜E)が供給
され、各制御装置はその入力パルスのパルス幅に応じて
出力が変化する。5はマルチプレクス回路1、コンパレ
ータ3及びラッチ回路4の各タイミングをつかさどるタ
イミング・ジェネレータで、クロック(CLK)により各
タイミング信号が作られる。6はタイミング・ジェネレ
ータ5にタイミング切換などの情報を与えるレジスタ、
7はCPUとタイミング・ジェネレータ5及びレジスタ6
を結ぶCPUバス(BUS)である。In the figure, 1 is a multiplex (MPX) circuit for switching the output detection value of each control device such as a power supply of a copying machine by a control signal of a CPU, 2 is a reference voltage generating means, 3 is an input value selected by the multiplex circuit 1 And a reference voltage value from the reference voltage generating means 2. A comparator 4 is a latch circuit for holding an output value as a comparison result of the comparator 3 as binarized data at a predetermined cycle. Output pulses (A to E) are supplied to the respective control devices, and the outputs of the respective control devices change according to the pulse widths of the input pulses. Reference numeral 5 denotes a timing generator that controls each timing of the multiplex circuit 1, the comparator 3, and the latch circuit 4. Each timing signal is generated by a clock (CLK). 6 is a register for giving information such as timing switching to the timing generator 5;
7 is a CPU, a timing generator 5 and a register 6
Is a CPU bus (BUS).
また、第1図(b)中、SW1〜SW3はスイッチ、Cはコ
ンデンサ、Qはインバータを示している。Further, in FIG. 1 (b), SW 1 ~SW 3 switches, C represents the capacitor, Q is shows an inverter.
なお、上記コンパレータ3とラッチ回路4を、CPU,RO
M,RAM,タイマ,システムクロック・ジェネレヘタ等と共
に同一チップ上形成し、ROMにあらかじめ記憶されたデ
ータあるいはCPUの演算処理の結果RAMに記憶されたデー
タを基準値としてコンパレータ3に入力しても良い。The comparator 3 and the latch circuit 4 are connected to the CPU, RO
M, RAM, a timer, a system clock generator, and the like may be formed on the same chip, and data stored in the ROM in advance or data stored in the RAM as a result of arithmetic processing of the CPU may be input to the comparator 3 as a reference value. .
次に、第2図のタイミングチャートを用いて動作を説
明する。Next, the operation will be described with reference to the timing chart of FIG.
コンパレータ3には、基準電圧発生手段2から出力さ
れた所定の電圧信号と、複数の外部入力を選択する為の
入力切換手段であるマルチプレクス回路1により選択さ
れた外部信号とが入力されており、コンパレータ3で比
較された結果は、次段のラッチ回路4により保持されて
いる。このラッチ回路4は、コンパレータ3の結果をデ
ィジタル的にH(高レベル)あるいはL(低レベル)の
2値化信号としてとらえており、そのラッチタイミング
は、CPUの制御信号により所定のタイミング信号を発生
されるタイミング・ジェネレータ5により決定され、タ
イミング信号は任意の一定周期で発生する。The comparator 3 receives a predetermined voltage signal output from the reference voltage generating means 2 and an external signal selected by the multiplex circuit 1 as input switching means for selecting a plurality of external inputs. The result of comparison by the comparator 3 is held by the next-stage latch circuit 4. The latch circuit 4 digitally recognizes the result of the comparator 3 as a binary signal of H (high level) or L (low level), and the latch timing thereof is determined based on a predetermined timing signal by a CPU control signal. Determined by the generated timing generator 5, the timing signal is generated at an arbitrary fixed period.
ここで、例えば上記コンパレータ3の外部入力切換手
段であるマルチプレクス回路1は5入力の構成となって
おり、これらの入力に対する全ての比較結果をラッチ回
路4で保持している。すなわち、ラッチ回路4は1bit×
5の構成の複数のラッチを有しており、マルチプレクス
回路1と同期してラッチも切替り、それぞれの状態を保
持すると共に、出力A〜出力Eとしてラッチ結果をそれ
ぞれ出力するようになっている。尚、ラッチ回路として
は、5回路構成に限るものではない。ディジタル的に取
扱うには2n回路の方が取扱いが容易である。Here, for example, the multiplex circuit 1 as the external input switching means of the comparator 3 has a configuration of five inputs, and all the comparison results for these inputs are held in the latch circuit 4. That is, the latch circuit 4 is 1 bit ×
5, and the latches are switched in synchronization with the multiplexing circuit 1 to maintain their respective states and output latch results as outputs A to E, respectively. I have. The latch circuit is not limited to the five-circuit configuration. 2n circuits are easier to handle digitally.
また、第1図(b)に示すように、コンパレータ3に
おけるコンデンサCのインバータQ側は、スイッチSW3
がオンすることにより一定の電圧にバイアスされるが、
スイッチSW1がSW3と同時にオンしているので、コンデン
サCのインバータQ側は一定の電圧にバイアスされ、他
端はマルチプレクス回路1からの入力電圧があるので、
コンデンサCは充電される。次にスイッチSW1とSW3をOP
EN(オフ)にしてスイッチSW2をオンすることで、上記
外部入力と基準電圧とが比較され、その結果が増幅器を
介して次段のラッチ回路4に出力される。Further, as shown in FIG. 1B, the inverter Q side of the capacitor C in the comparator 3 is connected to the switch SW3.
Is biased to a certain voltage by turning on,
Since the switch SW1 is turned on at the same time as the switch SW3, the inverter Q side of the capacitor C is biased to a constant voltage, and the other end has an input voltage from the multiplex circuit 1.
The capacitor C is charged. Next, the switch SW 1 and SW 3 OP
In the EN (off) by turning on the switch SW 2, the external input and the reference voltage and is compared, the result is output through the amplifier to the next-stage latch circuit 4.
このように、ラッチ回路4により繰り返し周期でコン
パレータ3の結果を保持し、このラッチ回路4から各制
御装置に制御パルスを出力するようにしているので、CP
Uの制御とレジスタ6にデータをセットするのみで出力
の制御が可能となる。従って、CPUの制御に関する負担
が非常に軽くてすみ、マイクロコンピュータを複写機や
プリンタのシーケンス制御に同時に使用する際にも、処
理時間等を気にせず自由に設計ができ、非常に効率の良
い処理が可能となる。As described above, the latch circuit 4 holds the result of the comparator 3 in a repetitive cycle and outputs a control pulse from the latch circuit 4 to each control device.
The output can be controlled only by controlling U and setting data in the register 6. Therefore, the burden on the control of the CPU is very light, and when the microcomputer is used simultaneously for the sequence control of the copying machine and the printer, the design can be freely performed without concern for the processing time and the like, and the efficiency is very high. Processing becomes possible.
第3図は第1図の装置を用いて複写機やプリンタ等の
高圧電源を制御する応用例を示したもので、点線内が第
1図の装置である。図中、8はトランスT1の一次側を駆
動するための発振回路を含むドライバで、他のQ1〜Q3は
スイッチング素子であるトランジスタ、R1〜R9は抵抗、
C1〜C8はコンデンサ、D1〜D3はダイオードである。FIG. 3 shows an application example in which a high-voltage power supply for a copying machine, a printer, or the like is controlled by using the apparatus shown in FIG. 1, and the dotted line shows the apparatus shown in FIG. Figure 8 is a driver including an oscillation circuit for driving the primary side of the transformer T 1, the other Q 1 to Q 3 is a switching element transistor, R 1 to R 9 are resistors,
C 1 -C 8 capacitors, D 1 to D 3 are diodes.
上記の回路においては、トランスT1がトランジスタQ1
のオン,オフによりスイッチング駆動され、トランスT1
の二次側に所定周波数の交流出力が発生する。図の例で
は二つの出力I,IIが得られるようになっているが、それ
ぞれダイオードD1,D2及びコンデンサC4,C7で整流,平滑
され、更にラッチ回路4の出力により定電圧制御され
る。In the above circuit, the transformer T 1 is connected to the transistor Q 1
The switching is driven by turning on and off the transformer T 1
, An AC output of a predetermined frequency is generated on the secondary side. In the example shown in the figure, two outputs I and II are obtained, but they are rectified and smoothed by diodes D 1 and D 2 and capacitors C 4 and C 7 , respectively, and furthermore, the constant voltage control is performed by the output of the latch circuit 4. Is done.
出力Iを例にとって説明すると、ここではトランスT1
の出力をダイオードD1とコンデンサC4とで整流,平滑を
行い、コンデンサC2,C3と抵抗R6,R7のフィルタ回路を介
し、トランジスタQ2をラッチ回路4の出力Aの信号で直
接スイッチすることにより、出力Iを制御している。こ
の出力制御の検出は、出力Iの電圧を抵抗R2とR3で分圧
した電圧を検出してマルチプレクス回路1の外部入力端
子へ入力することにより行われる。そして、前述のよう
に、外部入力された値をコンパレータ3を用いて基準電
圧発生手段2の値と比較し、その結果をラッチ回路4に
保持させて、各出力として取出している。Taking the output I as an example, here the transformer T 1
The output of the rectifier in the diode D 1 and capacitor C 4, performs smoothing, via a filter circuit of the capacitor C 2, C 3 resistors R 6, R 7, the transistor Q 2 in the signal of the output A of the latch circuit 4 The output I is controlled by directly switching. The detection of the output control is performed by inputting to detect the resistance R 2 and the voltage divided by R 3 voltage output I to the external input terminal of the multiplex circuit 1. Then, as described above, the value input from the outside is compared with the value of the reference voltage generating means 2 using the comparator 3, and the result is held in the latch circuit 4 and taken out as each output.
第4図は本発明の第2実施例を示す図である。この実
施例は、レジスタ10及びD/A変換器11を使用し、前述のR
OMに記憶されたデータあるいはCPUの演算処理の結果RAM
に記憶されたデータをこのレジスタ10,D/A変換機11を通
してコンパレータ3に基準値として入力するようにした
ものである。FIG. 4 is a view showing a second embodiment of the present invention. This embodiment uses a register 10 and a D / A converter 11, and uses the R
Data stored in OM or result RAM of CPU processing
Is input to the comparator 3 through the register 10 and the D / A converter 11 as a reference value.
このような構成とすることにより、基準値を固定する
ことなく所望の制御値にすることができる。この場合、
D/A変換器11をCPUバス7を介してCPUによりコントロー
ルすることが可能であり、コンパレータ3の出力はH,L
の2値化信号でありながら上記基準値を変化させること
で、検出出力の出力レベルを測定することが可能とな
る。第5図は上記コンパレータ3の動作を示すタイミン
グチャートである。With such a configuration, a desired control value can be obtained without fixing the reference value. in this case,
The D / A converter 11 can be controlled by the CPU via the CPU bus 7, and the output of the comparator 3 is H, L
It is possible to measure the output level of the detection output by changing the reference value while being a binarized signal. FIG. 5 is a timing chart showing the operation of the comparator 3.
なお、第4図では1入力の場合を示しているが、マル
チプレクス回路を用いて入力切換を行うことは当然可能
である。Although FIG. 4 shows a case of one input, it is naturally possible to perform input switching using a multiplex circuit.
第6図は第4図の装置を用いて複写機等のハロゲンラ
ンプを制御する応用例を示したもので、点線内が第4図
の装置である。図中、12はライン入力電源、13はフォト
トライアック14と接続されたハロゲンランプ、T2は変換
トランス、D4はダイオード、C9はコンデンサ、R10〜R12
は抵抗である。FIG. 6 shows an application example in which a halogen lamp of a copying machine or the like is controlled by using the apparatus of FIG. 4, and the dotted line is the apparatus of FIG. In the figure, 12 is a line input power, the halogen lamp is connected to the photo-triac 14 13, T 2 is conversion transformer, D 4 are diodes, C 9 are capacitors, R 10 to R 12
Is resistance.
ラッチ回路4の出力Aはフォトトライアック14のフォ
トダイオードに接続されており、この出力Aによってハ
ロゲンランプ13の点灯が制御される。このハロゲンラン
プ13の端子電圧は、変換トランスT2を介して実効値検出
の為絶縁且つ電圧変換される。そして、この変換トラン
スT2の二次側出力は、ダイオードD4,抵抗R11,R12及びコ
ンデンサC9で擬似的に実効値に変換され、マルチプレク
ス回路1の外部入力1にエラー信号として入力される。
このエラー信号は、コンパレータ3でD/A変換器11の出
力と比較され、その結果ハロゲンランプ13の点灯比率が
変化し、点灯電圧が安定化する。その際、D/A変換器11
への入力データを変える事によって、点灯の開始,停止
の制御、並びにソフトスタート動作を行うことができ
る。The output A of the latch circuit 4 is connected to the photodiode of the phototriac 14, and the lighting of the halogen lamp 13 is controlled by the output A. Terminal voltage of the halogen lamp 13 is insulated and a voltage converter for the effective value detected by the conversion transformer T 2. Then, the secondary output of the conversion transformer T 2 is pseudo-converted into an effective value by a diode D 4 , resistors R 11 and R 12 and a capacitor C 9 , and is sent to an external input 1 of the multiplex circuit 1 as an error signal. Is entered.
This error signal is compared with the output of the D / A converter 11 by the comparator 3, and as a result, the lighting ratio of the halogen lamp 13 changes, and the lighting voltage is stabilized. At that time, the D / A converter 11
By changing the input data to, it is possible to control the start and stop of lighting and to perform a soft start operation.
以上説明したように、本発明によれば、繰り返し周期
でコンパレータの結果を保持しているラッチ回路から制
御装置にパルスを入力しているので、CPUの負担が軽く
なると共に、処理時間が短くなり、システムの小型化,
低コストを図ることが可能になるという効果が得られ
る。As described above, according to the present invention, the pulse is input to the control device from the latch circuit that holds the result of the comparator at the repetition period, so that the load on the CPU is reduced and the processing time is shortened. , System miniaturization,
The effect that low cost can be achieved is obtained.
また、コンパレータ及びラッチ回路をCPU,ROM,RAM等
と共に同一チップ上に形成し、シーケンス制御と電源等
の負荷制御を1つのCPUで行うことができるので、シス
テムの小型化,低コスト化を更に推進することができ
る。In addition, since the comparator and the latch circuit are formed on the same chip together with the CPU, ROM, RAM, and the like, and the sequence control and the load control such as the power supply can be performed by one CPU, the system size and cost can be further reduced. Can be promoted.
第1図(a),(b)は本発明の第1実施例の回路構成
を示すブロック図及びコンパレータの回路図、第2図は
その動作タイミングチャート、第3図は第1図の装置の
応用例を示す回路構成図、第4図は本発明の第2実施例
の回路構成を示すブロック図、第5図はその動作を示す
タイミングチャート、第6図は第4図の装置の応用例を
示す回路構成図である。 1……マルチプレクス回路 2……基準電圧発生手段 3……コンパレータ 4……ラッチ回路 5……タイミング・ジェネレータ 6……レジスタ 7……CPUバス 10……レジスタ 11……D/A変換器1 (a) and 1 (b) are a block diagram showing a circuit configuration and a circuit diagram of a comparator according to a first embodiment of the present invention, FIG. 2 is an operation timing chart thereof, and FIG. FIG. 4 is a block diagram showing a circuit configuration of a second embodiment of the present invention, FIG. 5 is a timing chart showing its operation, and FIG. 6 is an application example of the apparatus shown in FIG. FIG. 3 is a circuit configuration diagram showing 1 Multiplex circuit 2 Reference voltage generating means 3 Comparator 4 Latch circuit 5 Timing generator 6 Register 7 CPU bus 10 Register 11 D / A converter
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G05B 15/02 B41J 29/38 H03K 17/30Continuation of the front page (58) Field surveyed (Int.Cl. 6 , DB name) G05B 15/02 B41J 29/38 H03K 17/30
Claims (3)
号を入力し、各信号を選択して出力する入力回路と、 基準電圧を発生する基準電圧発生手段と、 上記入力回路からの信号をオンオフする第1のスイッチ
と、上記基準電圧発生手段からの基準電圧をオンオフす
る第1のスイッチと、上記第1のスイッチ及び第2のス
イッチにそれぞれ直列に接続されるコンデンサと、上記
コンデンサに直列に接続されるインバータと、上記イン
バータの両端に接続される第3のスイッチとを有し、上
記第1のスイッチ、上記第2のスイッチ、上記第3のス
イッチを所定のタイミングでオンオフすることにより上
記入力回路からの信号と上記基準電圧発生回路からの基
準電圧とを比較し、2値の信号を出力するチョッパ型の
コンパレータと、 上記コンパレータからの出力を保持するラッチ回路と、 を有し、上記ラッチ回路の出力を制御用信号として所定
のタイミングで上記電源回路へ供給することを特徴とす
る電源回路の制御装置。An input circuit for receiving a plurality of signals including an output to a load connected to the power supply circuit, selecting and outputting each signal, and a reference for generating a reference voltage. Voltage generating means, a first switch for turning on and off a signal from the input circuit, a first switch for turning on and off a reference voltage from the reference voltage generating means, and a first switch and a second switch, respectively. A capacitor connected in series, an inverter connected in series with the capacitor, and a third switch connected to both ends of the inverter; the first switch, the second switch, and the By turning on and off the switch 3 at a predetermined timing, a signal from the input circuit is compared with a reference voltage from the reference voltage generation circuit, and a binary signal is output. And a latch circuit that holds an output from the comparator, and supplies the output of the latch circuit as a control signal to the power supply circuit at a predetermined timing. Control device.
U,ROM,RAM,タイマ,システムクロックジェネレータと共
に同一チップ上に形成されることを特徴とする請求項1
記載の電源回路の制御装置。2. The method according to claim 1, wherein the comparator and the latch circuit are connected to a CP.
2. The device according to claim 1, wherein the U, ROM, RAM, timer, and system clock generator are formed on the same chip.
A control device for the power supply circuit according to the above.
複数の負荷への出力を入力し、所定のタイミング毎に複
数の出力の1つを上記コンパレータへ供給することを特
徴とする請求項1記載の電源回路の制御装置。3. The input circuit according to claim 1, wherein outputs to a plurality of loads connected to the power supply device are input, and one of the plurality of outputs is supplied to the comparator at a predetermined timing. 2. The control device for a power supply circuit according to claim 1.
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS5557902A (en) * | 1978-10-26 | 1980-04-30 | Omron Tateisi Electronics Co | Multichannel controller |
-
1988
- 1988-10-06 JP JP63250778A patent/JP2832606B2/en not_active Expired - Fee Related
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JPH0298703A (en) | 1990-04-11 |
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