JPH1079661A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH1079661A JPH1079661A JP8232665A JP23266596A JPH1079661A JP H1079661 A JPH1079661 A JP H1079661A JP 8232665 A JP8232665 A JP 8232665A JP 23266596 A JP23266596 A JP 23266596A JP H1079661 A JPH1079661 A JP H1079661A
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Abstract
(57)【要約】
【課題】 レベルシフト後の最終段出力信号の電圧立ち
上がり時間の遅れと出力デューティ比のずれを抑制する
レベルシフト回路を提供する。 【解決手段】 直列に接続する３段のＣＭＯＳインバー
タ集積回路を構成し、第２段目のＣＭＯＳインバータの
Ｎ型トランジスタのゲート幅を狭チャネル効果による特
性劣化が生じない程度に小さくし、第２段目のＰ型トラ
ンジスタのゲート幅を第２段目のＰ型トランジスタがオ
ン状態にあるとき、第２段目のＣＭＯＳインバータの出
力が中間電位にならないように設定する。
上がり時間の遅れと出力デューティ比のずれを抑制する
レベルシフト回路を提供する。 【解決手段】 直列に接続する３段のＣＭＯＳインバー
タ集積回路を構成し、第２段目のＣＭＯＳインバータの
Ｎ型トランジスタのゲート幅を狭チャネル効果による特
性劣化が生じない程度に小さくし、第２段目のＰ型トラ
ンジスタのゲート幅を第２段目のＰ型トランジスタがオ
ン状態にあるとき、第２段目のＣＭＯＳインバータの出
力が中間電位にならないように設定する。
Description
【０００１】
【発明の属する技術分野】本発明は入力する矩形波電圧
信号に対して出力矩形波電圧信号を増幅するレベルシフ
ト回路に関するものである。
信号に対して出力矩形波電圧信号を増幅するレベルシフ
ト回路に関するものである。
【０００２】
【従来の技術】一般に、消費電力を抑える目的で電源電
圧が低くても駆動可能な回路では、その前段にレギュレ
ータ回路を用いて電源電圧を一旦降圧し駆動させ、その
出力段の負荷に応じてレベルシフト回路を用いて信号電
圧を再度電源電圧まで増幅させる手法をとっている。
圧が低くても駆動可能な回路では、その前段にレギュレ
ータ回路を用いて電源電圧を一旦降圧し駆動させ、その
出力段の負荷に応じてレベルシフト回路を用いて信号電
圧を再度電源電圧まで増幅させる手法をとっている。
【０００３】図７は、従来技術のレベルシフト回路の構
成を示す回路図である。Ｐ型トランジスタとＮ型トラン
ジスタとが電源間に直列に接続する第１段目のＣＭＯＳ
インバータ１と第３段目のＣＭＯＳインバータ３とＰ型
トランジスタと抵抗とが直列に接続する、第２段目の抵
抗負荷型インバータ２とで構成する。
成を示す回路図である。Ｐ型トランジスタとＮ型トラン
ジスタとが電源間に直列に接続する第１段目のＣＭＯＳ
インバータ１と第３段目のＣＭＯＳインバータ３とＰ型
トランジスタと抵抗とが直列に接続する、第２段目の抵
抗負荷型インバータ２とで構成する。
【０００４】図７に示すように、Ｐ型トランジスタ１１
とＮ型トランジスタ２１とで構成する第１段目のＣＭＯ
Ｓインバータ１の出力は、第２段目の抵抗負荷型インバ
ータ２を構成するＰ型トランジスタ１２のゲート電極に
入力する。
とＮ型トランジスタ２１とで構成する第１段目のＣＭＯ
Ｓインバータ１の出力は、第２段目の抵抗負荷型インバ
ータ２を構成するＰ型トランジスタ１２のゲート電極に
入力する。
【０００５】そして、第２段目の抵抗負荷型インバータ
２を構成するＰ型トランジスタ１２のドレイン電極側に
抵抗２２の一方の端子が直列に接続している。さらに、
第２段目のＰ型トランジスタ１２のドレイン電極側は、
Ｐ型トランジスタ１３とＮ型トランジスタ２３とで構成
する第３段目のＣＭＯＳインバータの入力に接続されて
いる。
２を構成するＰ型トランジスタ１２のドレイン電極側に
抵抗２２の一方の端子が直列に接続している。さらに、
第２段目のＰ型トランジスタ１２のドレイン電極側は、
Ｐ型トランジスタ１３とＮ型トランジスタ２３とで構成
する第３段目のＣＭＯＳインバータの入力に接続されて
いる。
【０００６】第１段目のＣＭＯＳインバータ１のＮ型ト
ランジスタ２１側に設ける第１の電源電圧１０は、入力
信号と同じ電圧を印加し、第２段目のＰ型トランジスタ
１２に接続している抵抗２２の他方の端子と第３段目の
Ｎ型トランジスタ２３のソース電極側とに設ける第２の
電源電圧は入力に対して増幅する電圧を印加する。
ランジスタ２１側に設ける第１の電源電圧１０は、入力
信号と同じ電圧を印加し、第２段目のＰ型トランジスタ
１２に接続している抵抗２２の他方の端子と第３段目の
Ｎ型トランジスタ２３のソース電極側とに設ける第２の
電源電圧は入力に対して増幅する電圧を印加する。
【０００７】具体的な値を用いて、従来技術のレベルシ
フト回路の動作を説明する。入力信号は周波数、数十Ｍ
Ｈｚで振幅ゼロからマイナス２Ｖの矩形波とする。ま
た、第１の電源電圧１０をマイナス２Ｖ、第２の電源電
圧２０をマイナス５Ｖとする。
フト回路の動作を説明する。入力信号は周波数、数十Ｍ
Ｈｚで振幅ゼロからマイナス２Ｖの矩形波とする。ま
た、第１の電源電圧１０をマイナス２Ｖ、第２の電源電
圧２０をマイナス５Ｖとする。
【０００８】レベルシフト回路の入力信号に、電圧値の
低い信号マイナス２Ｖが入力させると、第１段目のＣＭ
ＯＳインバータ１を構成するＰ型トランジスタ１１がオ
ン状態になり、第１段目のＣＭＯＳインバータ１の出力
信号は電圧値の高い信号ゼロＶが出力される。以後、電
圧値の低い信号をローレベル、電圧値の高い信号をハイ
レベルと呼ぶ。
低い信号マイナス２Ｖが入力させると、第１段目のＣＭ
ＯＳインバータ１を構成するＰ型トランジスタ１１がオ
ン状態になり、第１段目のＣＭＯＳインバータ１の出力
信号は電圧値の高い信号ゼロＶが出力される。以後、電
圧値の低い信号をローレベル、電圧値の高い信号をハイ
レベルと呼ぶ。
【０００９】第１段目のＣＭＯＳインバータ１の出力が
ハイレベルであると、第２段目の抵抗負荷型インバータ
２を構成するＰ型トランジスタ１２はオフ状態で、抵抗
２２を介して第２の電源電圧２０の電圧レベルが第３段
目のＣＭＯＳインバータ３の入力信号レベルになる。そ
して、第３段目のＣＭＯＳインバータ３にローレベルが
入力し、Ｐ型トランジスタ１３がオン状態になり、ゼロ
Ｖを出力しレベルシフト回路の出力信号はハイレベルに
なる。
ハイレベルであると、第２段目の抵抗負荷型インバータ
２を構成するＰ型トランジスタ１２はオフ状態で、抵抗
２２を介して第２の電源電圧２０の電圧レベルが第３段
目のＣＭＯＳインバータ３の入力信号レベルになる。そ
して、第３段目のＣＭＯＳインバータ３にローレベルが
入力し、Ｐ型トランジスタ１３がオン状態になり、ゼロ
Ｖを出力しレベルシフト回路の出力信号はハイレベルに
なる。
【００１０】これにたいして、レベルシフト回路の入力
信号にハイレベルが入力されると、第１段目のＣＭＯＳ
インバータ１のＮ型トランジスタ２１がオン状態にな
り、第１段目のＣＭＯＳインバータ１の出力信号はロー
レベルとなる。
信号にハイレベルが入力されると、第１段目のＣＭＯＳ
インバータ１のＮ型トランジスタ２１がオン状態にな
り、第１段目のＣＭＯＳインバータ１の出力信号はロー
レベルとなる。
【００１１】続いて、第２段目の抵抗負荷型インバータ
２を構成するＰ型トランジスタ１２のゲート電極にロー
レベルが入力するとＰ型トランジスタ１２がオン状態に
なって、ゼロＶを出力して第３段目のＣＭＯＳインバー
タ３の入力はハイレベルの信号が入力される。
２を構成するＰ型トランジスタ１２のゲート電極にロー
レベルが入力するとＰ型トランジスタ１２がオン状態に
なって、ゼロＶを出力して第３段目のＣＭＯＳインバー
タ３の入力はハイレベルの信号が入力される。
【００１２】第３段目のＣＭＯＳインバータ３の入力に
ハイレベルが入力すると、Ｎ型トランジスタ２３がオン
状態になり、第２の電源電圧であるマイナス５Ｖを出力
してレベルシフト回路の出力信号はローレベルになる。
この動作が連続して、ゼロＶからマイナス２Ｖの大きさ
の入力信号がゼロＶからマイナス５Ｖに増幅されレベル
シフトされる。
ハイレベルが入力すると、Ｎ型トランジスタ２３がオン
状態になり、第２の電源電圧であるマイナス５Ｖを出力
してレベルシフト回路の出力信号はローレベルになる。
この動作が連続して、ゼロＶからマイナス２Ｖの大きさ
の入力信号がゼロＶからマイナス５Ｖに増幅されレベル
シフトされる。
【００１３】この回路では、第２段目の抵抗付加型イン
バータを構成するＰ型トランジスタ１２のオン抵抗と抵
抗２２の値によって第２段目の出力が決まる。
バータを構成するＰ型トランジスタ１２のオン抵抗と抵
抗２２の値によって第２段目の出力が決まる。
【００１４】消費電流を考えた場合は、第２段目の抵抗
２２はできるだけ大きくしたいが、入力周波数が高くな
ると、この抵抗２２による信号遅延の影響でローレベル
からハイレベルまでの大きさが電源電圧分にならない。
つまり、第２の電源電圧にレベルシフトできないという
状態になる。
２２はできるだけ大きくしたいが、入力周波数が高くな
ると、この抵抗２２による信号遅延の影響でローレベル
からハイレベルまでの大きさが電源電圧分にならない。
つまり、第２の電源電圧にレベルシフトできないという
状態になる。
【００１５】図７のレベルシフト回路において、第１段
目のＰ型トランジスタ１１と第２段目のＰ型トランジス
タ２２と第３段目のＰ型トランジスタ２３のゲート幅を
各々１２μｍとして、第１段目のＮ型トランジスタ２１
と第３段目のＮ型トランジスタ２３のゲート幅を各々４
μｍとし、各々のトランジスタのゲート長を２μｍとす
る。
目のＰ型トランジスタ１１と第２段目のＰ型トランジス
タ２２と第３段目のＰ型トランジスタ２３のゲート幅を
各々１２μｍとして、第１段目のＮ型トランジスタ２１
と第３段目のＮ型トランジスタ２３のゲート幅を各々４
μｍとし、各々のトランジスタのゲート長を２μｍとす
る。
【００１６】図８は、第２段目の抵抗２２に対する第３
段目のＣＭＯＳインバータ３の出力信号の電圧立ち上が
り時間を入力周波数１０ＭＨｚ、３０ＭＨｚ、５０ＭＨ
ｚについてプロットしたものである。この時の第１の電
源電圧１０はマイナス２Ｖ、第２の電源電圧２０はマイ
ナス５Ｖとする。ここで、電圧立ち上がり時間を図５の
波形図に示すように定義する。図５に示すように、電圧
信号の絶対値の上下部各々８０％と２０％のときの信号
時間差を電圧立ち上がり時間５０と電圧立ち下がり時間
５１とする。
段目のＣＭＯＳインバータ３の出力信号の電圧立ち上が
り時間を入力周波数１０ＭＨｚ、３０ＭＨｚ、５０ＭＨ
ｚについてプロットしたものである。この時の第１の電
源電圧１０はマイナス２Ｖ、第２の電源電圧２０はマイ
ナス５Ｖとする。ここで、電圧立ち上がり時間を図５の
波形図に示すように定義する。図５に示すように、電圧
信号の絶対値の上下部各々８０％と２０％のときの信号
時間差を電圧立ち上がり時間５０と電圧立ち下がり時間
５１とする。
【００１７】図８のグラフに示すように、入力信号に対
する電圧立ち上がり時間５０は、第２段目の抵抗２２の
時定数で決定されるので、抵抗値が高いほど出力の電圧
立ち上がり時間５０は遅れることになる。
する電圧立ち上がり時間５０は、第２段目の抵抗２２の
時定数で決定されるので、抵抗値が高いほど出力の電圧
立ち上がり時間５０は遅れることになる。
【００１８】また、入力信号の周波数が５０ＭＨｚの場
合は、信号の半周期分よりも遅延時間の方が長いために
最終段出力に第２の電源電圧分が出力されない。そのた
め、入力信号の周波数が高くなると信号に追従させるた
め第２段目の抵抗２２の値を低くする必要がある。
合は、信号の半周期分よりも遅延時間の方が長いために
最終段出力に第２の電源電圧分が出力されない。そのた
め、入力信号の周波数が高くなると信号に追従させるた
め第２段目の抵抗２２の値を低くする必要がある。
【００１９】図６の波形図は、出力デューティ比を示し
たもので一般に、信号の半周期分５２を信号の１周期分
５３で割った数値に１００を乗じて％で表す。通常は、
出力の負荷に関係なくほぼ５０％になるように設定す
る。
たもので一般に、信号の半周期分５２を信号の１周期分
５３で割った数値に１００を乗じて％で表す。通常は、
出力の負荷に関係なくほぼ５０％になるように設定す
る。
【００２０】図９のグラフは、従来技術の回路と前述し
た各パラメータにおいて、第２段目の抵抗２２に対する
第３段目のＣＭＯＳインバータ３の出力デューティ比を
入力周波数１０ＭＨｚ、３０ＭＨｚ、５０ＭＨｚについ
て、それぞれプロットとしたものである。第２段目の抵
抗２２の増加にしたって、出力デューティ比が低下す
る。この出力デューティ比のずれは、信号の電圧立ち上
がり時間５０の遅れによるもので第２段目の抵抗２２に
起因するものである。
た各パラメータにおいて、第２段目の抵抗２２に対する
第３段目のＣＭＯＳインバータ３の出力デューティ比を
入力周波数１０ＭＨｚ、３０ＭＨｚ、５０ＭＨｚについ
て、それぞれプロットとしたものである。第２段目の抵
抗２２の増加にしたって、出力デューティ比が低下す
る。この出力デューティ比のずれは、信号の電圧立ち上
がり時間５０の遅れによるもので第２段目の抵抗２２に
起因するものである。
【００２１】第２段目のＣＭＯＳインバータ２の出力を
考えた場合、ハイレベルからローレベルへ信号が変化す
るとき、つまり電圧立ち下がり時間５１が抵抗２２によ
って遅れるので、第３段目のＣＭＯＳインバータ３の出
力では、電圧立ち上がり時間が遅れデューティ比が抵抗
２２の増加によって減少するのである。
考えた場合、ハイレベルからローレベルへ信号が変化す
るとき、つまり電圧立ち下がり時間５１が抵抗２２によ
って遅れるので、第３段目のＣＭＯＳインバータ３の出
力では、電圧立ち上がり時間が遅れデューティ比が抵抗
２２の増加によって減少するのである。
【００２２】
【発明が解決しようとする課題】抵抗２２の値を小さく
すると消費電流は大きくなるし、また、出力電圧の信号
切り替わり時間の遅れや出力デューティ比のずれが問題
になるような回路では、レベルシフトさせる回路に時定
数をもつ素子を使用する限りこの問題を解決することは
できない。
すると消費電流は大きくなるし、また、出力電圧の信号
切り替わり時間の遅れや出力デューティ比のずれが問題
になるような回路では、レベルシフトさせる回路に時定
数をもつ素子を使用する限りこの問題を解決することは
できない。
【００２３】本発明の目的は、上記課題を解決して、入
力信号に対するレベルシフト後の出力信号の電圧立ち上
がり時間の遅れと出力デューティ比のずれを低減するた
めのレベルシフト回路を提供することにある。
力信号に対するレベルシフト後の出力信号の電圧立ち上
がり時間の遅れと出力デューティ比のずれを低減するた
めのレベルシフト回路を提供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するため
本発明のレベルシフト回路は、下記記載の回路構成を採
用する。
本発明のレベルシフト回路は、下記記載の回路構成を採
用する。
【００２５】本発明のレベルシフト回路は、直列に接続
する３段のＣＭＯＳインバータで構成し、入力側からみ
た第１段目のＣＭＯＳインバータの電源電圧は、入力信
号と同じである第１の電源電圧で、第２段目と第３段目
のＣＭＯＳインバータの電源電圧は、出力側に増幅する
第２の電源電圧を印加することを特徴とするものであ
る。
する３段のＣＭＯＳインバータで構成し、入力側からみ
た第１段目のＣＭＯＳインバータの電源電圧は、入力信
号と同じである第１の電源電圧で、第２段目と第３段目
のＣＭＯＳインバータの電源電圧は、出力側に増幅する
第２の電源電圧を印加することを特徴とするものであ
る。
【００２６】本発明のレベルシフト回路の第２段目のＣ
ＭＯＳインバータを構成するＮ型トランジスタのゲート
幅は、特性劣化が生じない大きさまで小さくし、第２段
目のＣＭＯＳインバータのＰ型トランジスタのゲート幅
は、第２段目のＣＭＯＳインバータのＰ型トランジスタ
がオン状態にあるとき、第２段目のＣＭＯＳインバータ
の出力にハイレベルが出力できる大きさであることを特
徴とするものである。
ＭＯＳインバータを構成するＮ型トランジスタのゲート
幅は、特性劣化が生じない大きさまで小さくし、第２段
目のＣＭＯＳインバータのＰ型トランジスタのゲート幅
は、第２段目のＣＭＯＳインバータのＰ型トランジスタ
がオン状態にあるとき、第２段目のＣＭＯＳインバータ
の出力にハイレベルが出力できる大きさであることを特
徴とするものである。
【００２７】本発明のレベルシフト回路によれば、回路
構成に大きな時定数をもつ素子を含まず、３段から構成
するＣＭＯＳインバータ集積回路を用いている。その結
果、入力信号に対するレベルシフト後の最終段出力電圧
の立ち上がり時間の遅れと出力デューティ比のずれを抑
制することができる。
構成に大きな時定数をもつ素子を含まず、３段から構成
するＣＭＯＳインバータ集積回路を用いている。その結
果、入力信号に対するレベルシフト後の最終段出力電圧
の立ち上がり時間の遅れと出力デューティ比のずれを抑
制することができる。
【００２８】
【発明の実施の形態】以下に本発明のレベルシフト回路
を実施するための最良のの実施形態を、図１から図４を
用いて具体的に説明する。
を実施するための最良のの実施形態を、図１から図４を
用いて具体的に説明する。
【００２９】まずはじめに、本発明のレベルシフト回路
を図１に示す。図１に示すように、入力側からＰ型トラ
ンジスタ１１とＮ型トランジスタ２１とから構成される
第１段目のＣＭＯＳインバータと、Ｐ型トランジスタ１
２とＮ型トランジスタ４２とから構成される第２段目の
ＣＭＯＳインバータと、Ｐ型トランジスタ１３とＮ型ト
ランジスタ２３とから構成される第３段目のＣＭＯＳイ
ンバータとの合計３段のＣＭＯＳインバータ構成からな
る。そして、第１段目のＣＭＯＳインバータの出力が第
２段目のＣＭＯＳインバータの入力に接続され、第２段
目のＣＭＯＳインバータの出力が第３段目のＣＭＯＳイ
ンバータの入力に接続されている。
を図１に示す。図１に示すように、入力側からＰ型トラ
ンジスタ１１とＮ型トランジスタ２１とから構成される
第１段目のＣＭＯＳインバータと、Ｐ型トランジスタ１
２とＮ型トランジスタ４２とから構成される第２段目の
ＣＭＯＳインバータと、Ｐ型トランジスタ１３とＮ型ト
ランジスタ２３とから構成される第３段目のＣＭＯＳイ
ンバータとの合計３段のＣＭＯＳインバータ構成からな
る。そして、第１段目のＣＭＯＳインバータの出力が第
２段目のＣＭＯＳインバータの入力に接続され、第２段
目のＣＭＯＳインバータの出力が第３段目のＣＭＯＳイ
ンバータの入力に接続されている。
【００３０】第１段目のＮ型トランジスタ２１側に接続
する第１の電源電圧１０は、入力信号と同じ電圧値で、
第２段目のＮ型トランジスタ４２と第３段目のＮ型トラ
ンジスタ２３側に接続する第２の電源電圧２０は、入力
信号に対して増幅する電圧値を印加する。ここでは、Ｐ
型トランジスタのソース側をグランド（Ｇｒｄ）レベル
としＮ型トランジスタのソース側を電源電圧側とする。
する第１の電源電圧１０は、入力信号と同じ電圧値で、
第２段目のＮ型トランジスタ４２と第３段目のＮ型トラ
ンジスタ２３側に接続する第２の電源電圧２０は、入力
信号に対して増幅する電圧値を印加する。ここでは、Ｐ
型トランジスタのソース側をグランド（Ｇｒｄ）レベル
としＮ型トランジスタのソース側を電源電圧側とする。
【００３１】従来技術では、第２段目の構成がＰ型トラ
ンジスタ１２と抵抗２２であるのに対して、本発明では
第２段目がＰ型トランジスタ１２とＮ型トランジスタ４
２とのＣＭＯＳインバータ構成になっている。
ンジスタ１２と抵抗２２であるのに対して、本発明では
第２段目がＰ型トランジスタ１２とＮ型トランジスタ４
２とのＣＭＯＳインバータ構成になっている。
【００３２】この回路では、入力側にローレベルが入力
されると第１段目のＰ型トランジスタ１１がオン状態に
なり、第１段目のＣＭＯＳインバータの出力はゼロＶを
出力しハイレベルとなる。続いて、第２段目のＣＭＯＳ
インバータの入力にハイレベルが入力されるとＮ型トラ
ンジスタ４２がオン状態になり、第２の電源電圧２０の
電圧値を出力し、第２の電源電圧２０にレベルシフトす
る。
されると第１段目のＰ型トランジスタ１１がオン状態に
なり、第１段目のＣＭＯＳインバータの出力はゼロＶを
出力しハイレベルとなる。続いて、第２段目のＣＭＯＳ
インバータの入力にハイレベルが入力されるとＮ型トラ
ンジスタ４２がオン状態になり、第２の電源電圧２０の
電圧値を出力し、第２の電源電圧２０にレベルシフトす
る。
【００３３】一方、入力側にハイレベルが入力されると
第１段目のＮ型トランジスタ１１がオン状態になり、第
１段目のＣＭＯＳインバータの出力はローレベルとな
る。続いて、第２段目のＣＭＯＳインバータの入力にロ
ーレベルが入力されると第２段目のＰ型トランジスタ１
２がオン状態になって、第２段目のＣＭＯＳインバータ
の出力はゼロＶが出力されハイレベルになる。
第１段目のＮ型トランジスタ１１がオン状態になり、第
１段目のＣＭＯＳインバータの出力はローレベルとな
る。続いて、第２段目のＣＭＯＳインバータの入力にロ
ーレベルが入力されると第２段目のＰ型トランジスタ１
２がオン状態になって、第２段目のＣＭＯＳインバータ
の出力はゼロＶが出力されハイレベルになる。
【００３４】ただし第２段目のＣＭＯＳインバータの入
力信号がローレベルであっても、入力信号電圧と第２の
電源電圧とに電位差がある場合は、第２段目のＮ型トラ
ンジスタ４２が完全にオフしない。
力信号がローレベルであっても、入力信号電圧と第２の
電源電圧とに電位差がある場合は、第２段目のＮ型トラ
ンジスタ４２が完全にオフしない。
【００３５】たとえば本発明の実施形態では、第１の電
源電圧１０がマイナス２Ｖ、第２の電源電圧がマイナス
５Ｖのときは、第２段目のＮ型トランジスタ４２の電源
電圧側に３Ｖの電位差ができることになり、第２段目の
ＣＭＯＳインバータの入力にローレベルが入ってもＮ型
トランジスタ４２は完全にオフせず、常にオン状態にあ
る。つまり、第２段目のＣＭＯＳインバータのＰ型トラ
ンジスタ１２とＮ型トランジスタ４２の間を流れる電流
は、Ｐ型トランジスタ１２がオン状態になっている時が
最大でこれが貫通電流になる。
源電圧１０がマイナス２Ｖ、第２の電源電圧がマイナス
５Ｖのときは、第２段目のＮ型トランジスタ４２の電源
電圧側に３Ｖの電位差ができることになり、第２段目の
ＣＭＯＳインバータの入力にローレベルが入ってもＮ型
トランジスタ４２は完全にオフせず、常にオン状態にあ
る。つまり、第２段目のＣＭＯＳインバータのＰ型トラ
ンジスタ１２とＮ型トランジスタ４２の間を流れる電流
は、Ｐ型トランジスタ１２がオン状態になっている時が
最大でこれが貫通電流になる。
【００３６】そのために、第２段目のＰ型トランジスタ
１２がオン状態のとき、第２段目のＣＭＯＳインバータ
の出力をハイレベルに出力し、レベルシフトさせるに
は、第２段目のＣＭＯＳインバータの出力が中間電位
（ローレベルでもハイレベルでもない状態）にならない
ように、第２段目のＮ型トランジスタ４２に流れる電流
よりも多くの電流をＰ型トランジスタ１２に流す必要が
ある。
１２がオン状態のとき、第２段目のＣＭＯＳインバータ
の出力をハイレベルに出力し、レベルシフトさせるに
は、第２段目のＣＭＯＳインバータの出力が中間電位
（ローレベルでもハイレベルでもない状態）にならない
ように、第２段目のＮ型トランジスタ４２に流れる電流
よりも多くの電流をＰ型トランジスタ１２に流す必要が
ある。
【００３７】そこで、第２段目のＣＭＯＳインバータの
Ｎ型トランジスタ４２のゲート幅を特性劣化が起こらな
い程度に小さくして、Ｎ型トランジスタ４２に流れる電
流を抑制し、逆にＰ型トランジスタ１２に流れる電流を
大きくするためにＰ型トランジスタ１２のゲート幅を大
きくする。
Ｎ型トランジスタ４２のゲート幅を特性劣化が起こらな
い程度に小さくして、Ｎ型トランジスタ４２に流れる電
流を抑制し、逆にＰ型トランジスタ１２に流れる電流を
大きくするためにＰ型トランジスタ１２のゲート幅を大
きくする。
【００３８】図２は、第２段目のＣＭＯＳインバータの
Ｎ型トランジスタ４２のゲート幅寸法を２μｍとし、第
２段目のＰ型トランジスタ１２のゲート幅を３０μｍに
した場合の入力信号周波数に対するレベルシフト後の出
力の電圧立ち上がり時間について示したものである。
Ｎ型トランジスタ４２のゲート幅寸法を２μｍとし、第
２段目のＰ型トランジスタ１２のゲート幅を３０μｍに
した場合の入力信号周波数に対するレベルシフト後の出
力の電圧立ち上がり時間について示したものである。
【００３９】一般にトランジスタのゲート幅を小さくし
ていくと、閾値電圧が増大するいわゆる狭チャネル効果
と呼ばれる現象が顕著になるため、Ｎ型トランジスタ４
２のゲート幅を極端に小さくすることができない。しか
し、図２で示したように第２段目のＮ型トランジスタ４
２のゲート幅寸法を２μｍ程度にすれば、Ｐ型トランジ
スタ１２のゲート幅を大きくするだけで対応できる。
ていくと、閾値電圧が増大するいわゆる狭チャネル効果
と呼ばれる現象が顕著になるため、Ｎ型トランジスタ４
２のゲート幅を極端に小さくすることができない。しか
し、図２で示したように第２段目のＮ型トランジスタ４
２のゲート幅寸法を２μｍ程度にすれば、Ｐ型トランジ
スタ１２のゲート幅を大きくするだけで対応できる。
【００４０】ただし、第２段目のＰ型トランジスタ１２
のゲート幅は、前述したようにＰ型トランジスタ１２が
オン状態にあるとき第２段目のＣＭＯＳインバータの出
力位置が中間電位にならないように設定する必要があ
る。
のゲート幅は、前述したようにＰ型トランジスタ１２が
オン状態にあるとき第２段目のＣＭＯＳインバータの出
力位置が中間電位にならないように設定する必要があ
る。
【００４１】また、第２段目のＣＭＯＳインバータの出
力位置が中間電位にならないように第２段目のＰ型トラ
ンジスタ１２のゲート幅を決定すればよいので、必要以
上に第２段目のＰ型トランジスタ１２のゲート幅を大き
くしても消費電流が大きくなるだけである。
力位置が中間電位にならないように第２段目のＰ型トラ
ンジスタ１２のゲート幅を決定すればよいので、必要以
上に第２段目のＰ型トランジスタ１２のゲート幅を大き
くしても消費電流が大きくなるだけである。
【００４２】本発明の実施形態では、第１段目から第３
段目までのＣＭＯＳインバータのＰ型トランジスタのソ
ース側をＧｒｄレベルとしたが、ＩＣとしては第１段目
から第３段目までのＣＭＯＳインバータのソース側を５
Ｖ、第１の電源電圧を２Ｖ、第２の電源電圧をゼロＶと
してもよい。
段目までのＣＭＯＳインバータのＰ型トランジスタのソ
ース側をＧｒｄレベルとしたが、ＩＣとしては第１段目
から第３段目までのＣＭＯＳインバータのソース側を５
Ｖ、第１の電源電圧を２Ｖ、第２の電源電圧をゼロＶと
してもよい。
【００４３】従来技術で示した図７の回路では、第２段
目の抵抗２２が大きくなるにつれて出力の電圧立ち上が
り時間５０が極端に増加しているのに比らべ、本発明の
図１に示した回路では出力の電圧立ち上がり時間はきわ
めて小さく、１ｎｓ以下に抑えられている。
目の抵抗２２が大きくなるにつれて出力の電圧立ち上が
り時間５０が極端に増加しているのに比らべ、本発明の
図１に示した回路では出力の電圧立ち上がり時間はきわ
めて小さく、１ｎｓ以下に抑えられている。
【００４４】図３は、第２段目のＣＭＯＳインバータの
Ｎ型トランジスタ４２のゲート幅を２μｍとし、第２段
目のＰ型トランジスタ１２のゲート幅を３０μｍにした
場合の入力信号周波数に対するレベルシフト後の最終段
出力デューティ比について示したものである。入力信号
周波数に対して、大きな出力デューティ比のずれは認め
られない。
Ｎ型トランジスタ４２のゲート幅を２μｍとし、第２段
目のＰ型トランジスタ１２のゲート幅を３０μｍにした
場合の入力信号周波数に対するレベルシフト後の最終段
出力デューティ比について示したものである。入力信号
周波数に対して、大きな出力デューティ比のずれは認め
られない。
【００４５】さて本発明のレベルシフト回路は、その適
用範囲のひとつとして、水晶振動子を源振とする水晶発
振回路に適用することができる。
用範囲のひとつとして、水晶振動子を源振とする水晶発
振回路に適用することができる。
【００４６】図４は水晶発振回路の構成をブロックダイ
ヤグラムで示したものである。この回路は、水晶振動子
と増幅部と帰還部とからなる水晶発振回路５５と消費電
力を抑えるために集積回路の内部で電源電圧を低くし、
水晶発振回路を低電圧で駆動させるレギュレータ回路５
４と後段負荷部を駆動させるために電源電圧値に信号を
増幅させるレベルシフト回路５６と出力バッファ回路５
７とから構成され、出力負荷５８に接続される。
ヤグラムで示したものである。この回路は、水晶振動子
と増幅部と帰還部とからなる水晶発振回路５５と消費電
力を抑えるために集積回路の内部で電源電圧を低くし、
水晶発振回路を低電圧で駆動させるレギュレータ回路５
４と後段負荷部を駆動させるために電源電圧値に信号を
増幅させるレベルシフト回路５６と出力バッファ回路５
７とから構成され、出力負荷５８に接続される。
【００４７】この回路構成で、入力信号周波数が４０Ｍ
Ｈｚで電源電圧マイナス５Ｖのときの回路全体の消費電
流は２５ｍＡである。そこで、従来技術で示したレベル
シフト回路と本発明のレベルシフト回路の各々の消費電
流を考える。
Ｈｚで電源電圧マイナス５Ｖのときの回路全体の消費電
流は２５ｍＡである。そこで、従来技術で示したレベル
シフト回路と本発明のレベルシフト回路の各々の消費電
流を考える。
【００４８】従来技術の回路では、第２段目のＰ型トラ
ンジスタ１２がオン状態になったとき第２段目に流れる
電流が最大になり、その電流値は第２段目の抵抗２２の
値で決定される。第２の電源電圧２０がマイナス３．３
Ｖで、抵抗２２が５０Ωのときは貫通電流として１４０
μＡの電流が流れる。また、第２の電源電圧２０がマイ
ナス５Ｖで、抵抗２２が同じ５０Ωのときは貫通電流と
して１５０μＡの電流が流れる。
ンジスタ１２がオン状態になったとき第２段目に流れる
電流が最大になり、その電流値は第２段目の抵抗２２の
値で決定される。第２の電源電圧２０がマイナス３．３
Ｖで、抵抗２２が５０Ωのときは貫通電流として１４０
μＡの電流が流れる。また、第２の電源電圧２０がマイ
ナス５Ｖで、抵抗２２が同じ５０Ωのときは貫通電流と
して１５０μＡの電流が流れる。
【００４９】一方、本発明の回路では第２の電源電圧２
０がマイナス５Ｖのときを示すと、第２段目のＰ型トラ
ンジスタ１２がオン状態になったときが最大で約２００
μＡの電流が流れる。
０がマイナス５Ｖのときを示すと、第２段目のＰ型トラ
ンジスタ１２がオン状態になったときが最大で約２００
μＡの電流が流れる。
【００５０】従来技術では、入力周波数が低い場合は第
２段目の抵抗２２の値を大きくできる。しかし、レベル
シフト回路部分の消費電流を抑える反面、前述したよう
に抵抗２２を大きくすると出力の電圧立ち上がり時間が
遅れることになる。
２段目の抵抗２２の値を大きくできる。しかし、レベル
シフト回路部分の消費電流を抑える反面、前述したよう
に抵抗２２を大きくすると出力の電圧立ち上がり時間が
遅れることになる。
【００５１】本発明の回路では、従来技術に比らべてレ
ベルシフト回路での消費電流が、従来技術に比らべて大
きくなる場合があるが、図４に示したように水晶発振回
路で用いる場合は、回路全体の消費電流２５ｍＡに比ら
べて２桁小さいのでレベルシフト回路での消費電流はか
なり小さいものと判断でき、とくに問題にならない。
ベルシフト回路での消費電流が、従来技術に比らべて大
きくなる場合があるが、図４に示したように水晶発振回
路で用いる場合は、回路全体の消費電流２５ｍＡに比ら
べて２桁小さいのでレベルシフト回路での消費電流はか
なり小さいものと判断でき、とくに問題にならない。
【００５２】
【発明の効果】以上の説明から明らかなように、本発明
のレベルシフト回路は、大きな時定数を含む素子を用い
ず、直列に接続する３段のＣＭＯＳインバータ集積回路
でレベルシフト回路を構成する。そして、第２段目のＣ
ＭＯＳインバータのＮ型トランジスタのゲート幅寸法を
狭チャネル効果による特性劣化が生じない程度に小さく
し、第２段目のＰ型トランジスタのゲート幅寸法を第２
段目のＰ型トランジスタがオン状態にあるとき、第２段
目のＣＭＯＳインバータの出力が中間電位にならないよ
うに設定する。
のレベルシフト回路は、大きな時定数を含む素子を用い
ず、直列に接続する３段のＣＭＯＳインバータ集積回路
でレベルシフト回路を構成する。そして、第２段目のＣ
ＭＯＳインバータのＮ型トランジスタのゲート幅寸法を
狭チャネル効果による特性劣化が生じない程度に小さく
し、第２段目のＰ型トランジスタのゲート幅寸法を第２
段目のＰ型トランジスタがオン状態にあるとき、第２段
目のＣＭＯＳインバータの出力が中間電位にならないよ
うに設定する。
【００５３】これらのことによって本発明のレベルシフ
ト回路は、レベルシフト後の最終段出力信号の電圧立ち
上がり時間の遅れと出力デューティ比のずれを抑制する
ことができる。
ト回路は、レベルシフト後の最終段出力信号の電圧立ち
上がり時間の遅れと出力デューティ比のずれを抑制する
ことができる。
【図１】本発明の実施形態におけるレベルシフト回路を
示す回路図である。
示す回路図である。
【図２】本発明の実施形態におけるレベルシフト回路特
性を示すグラフである。
性を示すグラフである。
【図３】本発明の実施形態におけるレベルシフト回路特
性を示すグラフである。
性を示すグラフである。
【図４】本発明の実施形態におけるレベルシフト回路の
適用例を示す回路ブロック図である。
適用例を示す回路ブロック図である。
【図５】レベルシフト回路の信号の電圧立ち上がり時間
と電圧立ち下がり時間とを示す波形図である。
と電圧立ち下がり時間とを示す波形図である。
【図６】レベルシフト回路の出力デューティ比を示す波
形図である。
形図である。
【図７】従来技術におけるレベルシフト回路を示す回路
図である。
図である。
【図８】従来技術におけるレベルシフト回路特性を示す
グラフである。
グラフである。
【図９】従来技術におけるレベルシフト回路特性を示す
グラフである。
グラフである。
１０ 第１の電源電圧 １２ Ｐ型トランジスタ ２０ 第２の電源電圧 ２２ 抵抗 ４２ Ｎ型トランジスタ ５４ レギュレータ回路 ５５ 水晶発振回路 ５６ レベルシフト回路 ５７ 出力バッファ回路
Claims (2)
- 【請求項１】 直列に接続する３段のＣＭＯＳインバー
タで構成し、入力側からみた第１段目のＣＭＯＳインバ
ータの電源電圧は、入力信号と同じである第１の電源電
圧で、第２段目と第３段目のＣＭＯＳインバータの電源
電圧は、出力側に増幅する第２の電源電圧を印加するこ
とを特徴とするレベルシフト回路。 - 【請求項２】 請求項１記載のレベルシフト回路であっ
て、 第２段目のＣＭＯＳインバータを構成するＮ型トランジ
スタのゲート幅は、特性劣化が生じない大きさまで小さ
くし、第２段目のＣＭＯＳインバータのＰ型トランジス
タのゲート幅は、第２段目のＣＭＯＳインバータのＰ型
トランジスタがオン状態にあるとき、第２段目のＣＭＯ
Ｓインバータの出力にハイレベルが出力できる大きさで
あることを特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232665A JPH1079661A (ja) | 1996-09-03 | 1996-09-03 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232665A JPH1079661A (ja) | 1996-09-03 | 1996-09-03 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079661A true JPH1079661A (ja) | 1998-03-24 |
Family
ID=16942881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8232665A Pending JPH1079661A (ja) | 1996-09-03 | 1996-09-03 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079661A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126593B2 (en) | 2002-01-29 | 2006-10-24 | Sanyo Electric Co., Ltd. | Drive circuit including a plurality of transistors characteristics of which are made to differ from one another, and a display apparatus including the drive circuit |
| US7215304B2 (en) | 2002-02-18 | 2007-05-08 | Sanyo Electric Co., Ltd. | Display apparatus in which characteristics of a plurality of transistors are made to differ from one another |
| KR100734263B1 (ko) | 2005-06-14 | 2007-07-02 | 삼성전자주식회사 | 동기화회로 |
| KR101156735B1 (ko) | 2010-12-21 | 2012-06-14 | 전자부품연구원 | 로직 레벨 변환기 |
-
1996
- 1996-09-03 JP JP8232665A patent/JPH1079661A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126593B2 (en) | 2002-01-29 | 2006-10-24 | Sanyo Electric Co., Ltd. | Drive circuit including a plurality of transistors characteristics of which are made to differ from one another, and a display apparatus including the drive circuit |
| US7215304B2 (en) | 2002-02-18 | 2007-05-08 | Sanyo Electric Co., Ltd. | Display apparatus in which characteristics of a plurality of transistors are made to differ from one another |
| KR100734263B1 (ko) | 2005-06-14 | 2007-07-02 | 삼성전자주식회사 | 동기화회로 |
| KR101156735B1 (ko) | 2010-12-21 | 2012-06-14 | 전자부품연구원 | 로직 레벨 변환기 |
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