JPH1079661A - Level shifting circuit - Google Patents
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- JPH1079661A JPH1079661A JP8232665A JP23266596A JPH1079661A JP H1079661 A JPH1079661 A JP H1079661A JP 8232665 A JP8232665 A JP 8232665A JP 23266596 A JP23266596 A JP 23266596A JP H1079661 A JPH1079661 A JP H1079661A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は入力する矩形波電圧
信号に対して出力矩形波電圧信号を増幅するレベルシフ
ト回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shift circuit for amplifying an output rectangular wave voltage signal with respect to an input rectangular wave voltage signal.
【０００２】[0002]
【従来の技術】一般に、消費電力を抑える目的で電源電
圧が低くても駆動可能な回路では、その前段にレギュレ
ータ回路を用いて電源電圧を一旦降圧し駆動させ、その
出力段の負荷に応じてレベルシフト回路を用いて信号電
圧を再度電源電圧まで増幅させる手法をとっている。2. Description of the Related Art In general, in a circuit that can be driven even if the power supply voltage is low for the purpose of suppressing power consumption, the power supply voltage is once reduced and driven using a regulator circuit in the preceding stage, and the circuit is driven according to the load of the output stage. A technique of amplifying the signal voltage to the power supply voltage again using a level shift circuit is employed.
【０００３】図７は、従来技術のレベルシフト回路の構
成を示す回路図である。Ｐ型トランジスタとＮ型トラン
ジスタとが電源間に直列に接続する第１段目のＣＭＯＳ
インバータ１と第３段目のＣＭＯＳインバータ３とＰ型
トランジスタと抵抗とが直列に接続する、第２段目の抵
抗負荷型インバータ２とで構成する。FIG. 7 is a circuit diagram showing a configuration of a conventional level shift circuit. First-stage CMOS in which a P-type transistor and an N-type transistor are connected in series between power supplies
It comprises an inverter 1, a third-stage CMOS inverter 3, a second-stage resistive load-type inverter 2 in which a P-type transistor and a resistor are connected in series.
【０００４】図７に示すように、Ｐ型トランジスタ１１
とＮ型トランジスタ２１とで構成する第１段目のＣＭＯ
Ｓインバータ１の出力は、第２段目の抵抗負荷型インバ
ータ２を構成するＰ型トランジスタ１２のゲート電極に
入力する。[0004] As shown in FIG.
CMO of the first stage composed of
The output of the S-inverter 1 is input to the gate electrode of a P-type transistor 12 included in the second-stage resistive load type inverter 2.
【０００５】そして、第２段目の抵抗負荷型インバータ
２を構成するＰ型トランジスタ１２のドレイン電極側に
抵抗２２の一方の端子が直列に接続している。さらに、
第２段目のＰ型トランジスタ１２のドレイン電極側は、
Ｐ型トランジスタ１３とＮ型トランジスタ２３とで構成
する第３段目のＣＭＯＳインバータの入力に接続されて
いる。[0005] One terminal of a resistor 22 is connected in series to the drain electrode side of the P-type transistor 12 constituting the second-stage resistive load type inverter 2. further,
The drain electrode side of the second-stage P-type transistor 12 is:
It is connected to the input of a third-stage CMOS inverter composed of a P-type transistor 13 and an N-type transistor 23.
【０００６】第１段目のＣＭＯＳインバータ１のＮ型ト
ランジスタ２１側に設ける第１の電源電圧１０は、入力
信号と同じ電圧を印加し、第２段目のＰ型トランジスタ
１２に接続している抵抗２２の他方の端子と第３段目の
Ｎ型トランジスタ２３のソース電極側とに設ける第２の
電源電圧は入力に対して増幅する電圧を印加する。A first power supply voltage 10 provided on the N-type transistor 21 side of the first-stage CMOS inverter 1 applies the same voltage as the input signal and is connected to the second-stage P-type transistor 12. As a second power supply voltage provided on the other terminal of the resistor 22 and on the source electrode side of the third-stage N-type transistor 23, a voltage which is amplified with respect to an input is applied.
【０００７】具体的な値を用いて、従来技術のレベルシ
フト回路の動作を説明する。入力信号は周波数、数十Ｍ
Ｈｚで振幅ゼロからマイナス２Ｖの矩形波とする。ま
た、第１の電源電圧１０をマイナス２Ｖ、第２の電源電
圧２０をマイナス５Ｖとする。The operation of the prior art level shift circuit will be described using specific values. Input signal is frequency, tens of M
It is a rectangular wave from zero amplitude to minus 2 V in Hz. The first power supply voltage 10 is set to minus 2V, and the second power supply voltage 20 is set to minus 5V.
【０００８】レベルシフト回路の入力信号に、電圧値の
低い信号マイナス２Ｖが入力させると、第１段目のＣＭ
ＯＳインバータ１を構成するＰ型トランジスタ１１がオ
ン状態になり、第１段目のＣＭＯＳインバータ１の出力
信号は電圧値の高い信号ゼロＶが出力される。以後、電
圧値の低い信号をローレベル、電圧値の高い信号をハイ
レベルと呼ぶ。When a low voltage signal minus 2 V is input to the input signal of the level shift circuit, the first-stage CM
The P-type transistor 11 included in the OS inverter 1 is turned on, and the output signal of the first-stage CMOS inverter 1 is a signal V having a high voltage value. Hereinafter, a signal with a low voltage value is called a low level, and a signal with a high voltage value is called a high level.
【０００９】第１段目のＣＭＯＳインバータ１の出力が
ハイレベルであると、第２段目の抵抗負荷型インバータ
２を構成するＰ型トランジスタ１２はオフ状態で、抵抗
２２を介して第２の電源電圧２０の電圧レベルが第３段
目のＣＭＯＳインバータ３の入力信号レベルになる。そ
して、第３段目のＣＭＯＳインバータ３にローレベルが
入力し、Ｐ型トランジスタ１３がオン状態になり、ゼロ
Ｖを出力しレベルシフト回路の出力信号はハイレベルに
なる。When the output of the first-stage CMOS inverter 1 is at a high level, the P-type transistor 12 constituting the second-stage resistive load type inverter 2 is off, and the second The voltage level of the power supply voltage 20 becomes the input signal level of the third-stage CMOS inverter 3. Then, a low level is input to the CMOS inverter 3 in the third stage, the P-type transistor 13 is turned on, zero V is output, and the output signal of the level shift circuit becomes high level.
【００１０】これにたいして、レベルシフト回路の入力
信号にハイレベルが入力されると、第１段目のＣＭＯＳ
インバータ１のＮ型トランジスタ２１がオン状態にな
り、第１段目のＣＭＯＳインバータ１の出力信号はロー
レベルとなる。On the other hand, when a high level is input to the input signal of the level shift circuit, the first-stage CMOS
The N-type transistor 21 of the inverter 1 is turned on, and the output signal of the first-stage CMOS inverter 1 becomes low level.
【００１１】続いて、第２段目の抵抗負荷型インバータ
２を構成するＰ型トランジスタ１２のゲート電極にロー
レベルが入力するとＰ型トランジスタ１２がオン状態に
なって、ゼロＶを出力して第３段目のＣＭＯＳインバー
タ３の入力はハイレベルの信号が入力される。Subsequently, when a low level is input to the gate electrode of the P-type transistor 12 constituting the second-stage resistive load type inverter 2, the P-type transistor 12 is turned on and outputs zero volts to output the second voltage. A high-level signal is input to the input of the third-stage CMOS inverter 3.
【００１２】第３段目のＣＭＯＳインバータ３の入力に
ハイレベルが入力すると、Ｎ型トランジスタ２３がオン
状態になり、第２の電源電圧であるマイナス５Ｖを出力
してレベルシフト回路の出力信号はローレベルになる。
この動作が連続して、ゼロＶからマイナス２Ｖの大きさ
の入力信号がゼロＶからマイナス５Ｖに増幅されレベル
シフトされる。When a high level is input to the input of the CMOS inverter 3 in the third stage, the N-type transistor 23 is turned on and outputs a second power supply voltage of -5 V, and the output signal of the level shift circuit is It goes low.
This operation is continued, and an input signal having a magnitude of zero to minus 2 V is amplified from zero to minus 5 V and level-shifted.
【００１３】この回路では、第２段目の抵抗付加型イン
バータを構成するＰ型トランジスタ１２のオン抵抗と抵
抗２２の値によって第２段目の出力が決まる。In this circuit, the output of the second stage is determined by the on-resistance of the P-type transistor 12 and the value of the resistor 22 constituting the second-stage resistance-added inverter.
【００１４】消費電流を考えた場合は、第２段目の抵抗
２２はできるだけ大きくしたいが、入力周波数が高くな
ると、この抵抗２２による信号遅延の影響でローレベル
からハイレベルまでの大きさが電源電圧分にならない。
つまり、第２の電源電圧にレベルシフトできないという
状態になる。In view of the current consumption, it is desirable to increase the resistance of the second stage resistor 22 as much as possible. However, when the input frequency increases, the magnitude of the power supply from the low level to the high level due to the signal delay caused by the resistor 22 increases. It does not become the voltage component.
That is, the state cannot be shifted to the second power supply voltage.
【００１５】図７のレベルシフト回路において、第１段
目のＰ型トランジスタ１１と第２段目のＰ型トランジス
タ２２と第３段目のＰ型トランジスタ２３のゲート幅を
各々１２μｍとして、第１段目のＮ型トランジスタ２１
と第３段目のＮ型トランジスタ２３のゲート幅を各々４
μｍとし、各々のトランジスタのゲート長を２μｍとす
る。In the level shift circuit shown in FIG. 7, the first-stage P-type transistor 11, the second-stage P-type transistor 22, and the third-stage P-type transistor 23 each have a gate width of 12 μm, N-type transistor 21 at the stage
And the gate width of the third-stage N-type transistor 23 is 4
μm, and the gate length of each transistor is 2 μm.
【００１６】図８は、第２段目の抵抗２２に対する第３
段目のＣＭＯＳインバータ３の出力信号の電圧立ち上が
り時間を入力周波数１０ＭＨｚ、３０ＭＨｚ、５０ＭＨ
ｚについてプロットしたものである。この時の第１の電
源電圧１０はマイナス２Ｖ、第２の電源電圧２０はマイ
ナス５Ｖとする。ここで、電圧立ち上がり時間を図５の
波形図に示すように定義する。図５に示すように、電圧
信号の絶対値の上下部各々８０％と２０％のときの信号
時間差を電圧立ち上がり時間５０と電圧立ち下がり時間
５１とする。FIG. 8 is a circuit diagram showing a third resistor 22 in the second stage.
The rising time of the voltage of the output signal of the CMOS inverter 3 at the input stage is set to an input frequency of 10 MHz, 30 MHz, and 50 MHz.
This is a plot of z. At this time, the first power supply voltage 10 is set to minus 2V, and the second power supply voltage 20 is set to minus 5V. Here, the voltage rise time is defined as shown in the waveform diagram of FIG. As shown in FIG. 5, the signal time differences when the upper and lower parts of the absolute value of the voltage signal are 80% and 20%, respectively, are defined as a voltage rise time 50 and a voltage fall time 51.
【００１７】図８のグラフに示すように、入力信号に対
する電圧立ち上がり時間５０は、第２段目の抵抗２２の
時定数で決定されるので、抵抗値が高いほど出力の電圧
立ち上がり時間５０は遅れることになる。As shown in the graph of FIG. 8, the voltage rise time 50 for the input signal is determined by the time constant of the second-stage resistor 22, so that the higher the resistance value, the longer the output voltage rise time 50 is delayed. Will be.
【００１８】また、入力信号の周波数が５０ＭＨｚの場
合は、信号の半周期分よりも遅延時間の方が長いために
最終段出力に第２の電源電圧分が出力されない。そのた
め、入力信号の周波数が高くなると信号に追従させるた
め第２段目の抵抗２２の値を低くする必要がある。When the frequency of the input signal is 50 MHz, the second power supply voltage is not output to the final stage output because the delay time is longer than the half cycle of the signal. For this reason, when the frequency of the input signal increases, the value of the second-stage resistor 22 needs to be reduced in order to follow the signal.
【００１９】図６の波形図は、出力デューティ比を示し
たもので一般に、信号の半周期分５２を信号の１周期分
５３で割った数値に１００を乗じて％で表す。通常は、
出力の負荷に関係なくほぼ５０％になるように設定す
る。The waveform diagram of FIG. 6 shows the output duty ratio, and is generally expressed in% by multiplying a value obtained by dividing a half period 52 of a signal by one period 53 of the signal and multiplying by 100. Normally,
The setting is made to be approximately 50% regardless of the output load.
【００２０】図９のグラフは、従来技術の回路と前述し
た各パラメータにおいて、第２段目の抵抗２２に対する
第３段目のＣＭＯＳインバータ３の出力デューティ比を
入力周波数１０ＭＨｚ、３０ＭＨｚ、５０ＭＨｚについ
て、それぞれプロットとしたものである。第２段目の抵
抗２２の増加にしたって、出力デューティ比が低下す
る。この出力デューティ比のずれは、信号の電圧立ち上
がり時間５０の遅れによるもので第２段目の抵抗２２に
起因するものである。FIG. 9 is a graph showing the output duty ratio of the third-stage CMOS inverter 3 with respect to the second-stage resistor 22 for input frequencies of 10 MHz, 30 MHz, and 50 MHz in the circuit of the prior art and the parameters described above. Each is plotted. The output duty ratio decreases as the resistance 22 of the second stage increases. This shift in the output duty ratio is caused by a delay in the voltage rise time 50 of the signal, and is caused by the resistor 22 in the second stage.
【００２１】第２段目のＣＭＯＳインバータ２の出力を
考えた場合、ハイレベルからローレベルへ信号が変化す
るとき、つまり電圧立ち下がり時間５１が抵抗２２によ
って遅れるので、第３段目のＣＭＯＳインバータ３の出
力では、電圧立ち上がり時間が遅れデューティ比が抵抗
２２の増加によって減少するのである。Considering the output of the second-stage CMOS inverter 2, when the signal changes from high level to low level, that is, the voltage fall time 51 is delayed by the resistor 22, the third-stage CMOS inverter 2 In the output of No. 3, the voltage rise time is delayed and the duty ratio is reduced by the increase of the resistor 22.
【００２２】[0022]
【発明が解決しようとする課題】抵抗２２の値を小さく
すると消費電流は大きくなるし、また、出力電圧の信号
切り替わり時間の遅れや出力デューティ比のずれが問題
になるような回路では、レベルシフトさせる回路に時定
数をもつ素子を使用する限りこの問題を解決することは
できない。When the value of the resistor 22 is reduced, the current consumption increases, and in a circuit in which the delay of the output voltage signal switching time or the deviation of the output duty ratio becomes a problem, the level shift is performed. This problem cannot be solved as long as an element having a time constant is used in the circuit to be made.
【００２３】本発明の目的は、上記課題を解決して、入
力信号に対するレベルシフト後の出力信号の電圧立ち上
がり時間の遅れと出力デューティ比のずれを低減するた
めのレベルシフト回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a level shift circuit for solving the above problems and reducing a delay of a voltage rise time of an output signal after a level shift with respect to an input signal and a deviation of an output duty ratio. is there.
【００２４】[0024]
【課題を解決するための手段】上記目的を達成するため
本発明のレベルシフト回路は、下記記載の回路構成を採
用する。To achieve the above object, a level shift circuit according to the present invention employs the following circuit configuration.
【００２５】本発明のレベルシフト回路は、直列に接続
する３段のＣＭＯＳインバータで構成し、入力側からみ
た第１段目のＣＭＯＳインバータの電源電圧は、入力信
号と同じである第１の電源電圧で、第２段目と第３段目
のＣＭＯＳインバータの電源電圧は、出力側に増幅する
第２の電源電圧を印加することを特徴とするものであ
る。The level shift circuit according to the present invention comprises a three-stage CMOS inverter connected in series, and the power supply voltage of the first-stage CMOS inverter viewed from the input side is the same as the input signal. As for the power supply voltage of the second and third stage CMOS inverters, a second power supply voltage to be amplified is applied to the output side.
【００２６】本発明のレベルシフト回路の第２段目のＣ
ＭＯＳインバータを構成するＮ型トランジスタのゲート
幅は、特性劣化が生じない大きさまで小さくし、第２段
目のＣＭＯＳインバータのＰ型トランジスタのゲート幅
は、第２段目のＣＭＯＳインバータのＰ型トランジスタ
がオン状態にあるとき、第２段目のＣＭＯＳインバータ
の出力にハイレベルが出力できる大きさであることを特
徴とするものである。The second stage C of the level shift circuit of the present invention
The gate width of the N-type transistor constituting the MOS inverter is reduced to a size that does not cause deterioration in characteristics, and the gate width of the P-type transistor of the second-stage CMOS inverter is set to the P-type transistor of the second-stage CMOS inverter. Is high enough to output a high level to the output of the second-stage CMOS inverter when is turned on.
【００２７】本発明のレベルシフト回路によれば、回路
構成に大きな時定数をもつ素子を含まず、３段から構成
するＣＭＯＳインバータ集積回路を用いている。その結
果、入力信号に対するレベルシフト後の最終段出力電圧
の立ち上がり時間の遅れと出力デューティ比のずれを抑
制することができる。According to the level shift circuit of the present invention, a CMOS inverter integrated circuit composed of three stages is used without including elements having a large time constant in the circuit configuration. As a result, it is possible to suppress a delay in the rise time of the final stage output voltage after the level shift with respect to the input signal and a deviation in the output duty ratio.
【００２８】[0028]
【発明の実施の形態】以下に本発明のレベルシフト回路
を実施するための最良のの実施形態を、図１から図４を
用いて具体的に説明する。BEST MODE FOR CARRYING OUT THE INVENTION A preferred embodiment for implementing a level shift circuit according to the present invention will be specifically described below with reference to FIGS.
【００２９】まずはじめに、本発明のレベルシフト回路
を図１に示す。図１に示すように、入力側からＰ型トラ
ンジスタ１１とＮ型トランジスタ２１とから構成される
第１段目のＣＭＯＳインバータと、Ｐ型トランジスタ１
２とＮ型トランジスタ４２とから構成される第２段目の
ＣＭＯＳインバータと、Ｐ型トランジスタ１３とＮ型ト
ランジスタ２３とから構成される第３段目のＣＭＯＳイ
ンバータとの合計３段のＣＭＯＳインバータ構成からな
る。そして、第１段目のＣＭＯＳインバータの出力が第
２段目のＣＭＯＳインバータの入力に接続され、第２段
目のＣＭＯＳインバータの出力が第３段目のＣＭＯＳイ
ンバータの入力に接続されている。First, FIG. 1 shows a level shift circuit according to the present invention. As shown in FIG. 1, a first-stage CMOS inverter including a P-type transistor 11 and an N-type transistor 21 from the input side, and a P-type transistor 1
A total of three stages of CMOS inverters, that is, a second stage CMOS inverter composed of P-type transistor 2 and N-type transistor 42 and a third stage CMOS inverter composed of P-type transistor 13 and N-type transistor 23 Consists of The output of the first-stage CMOS inverter is connected to the input of the second-stage CMOS inverter, and the output of the second-stage CMOS inverter is connected to the input of the third-stage CMOS inverter.
【００３０】第１段目のＮ型トランジスタ２１側に接続
する第１の電源電圧１０は、入力信号と同じ電圧値で、
第２段目のＮ型トランジスタ４２と第３段目のＮ型トラ
ンジスタ２３側に接続する第２の電源電圧２０は、入力
信号に対して増幅する電圧値を印加する。ここでは、Ｐ
型トランジスタのソース側をグランド（Ｇｒｄ）レベル
としＮ型トランジスタのソース側を電源電圧側とする。The first power supply voltage 10 connected to the first-stage N-type transistor 21 has the same voltage value as the input signal.
The second power supply voltage 20 connected to the second-stage N-type transistor 42 and the third-stage N-type transistor 23 applies a voltage value that amplifies an input signal. Here, P
The source side of the N-type transistor is the ground (Grd) level and the source side of the N-type transistor is the power supply voltage side.
【００３１】従来技術では、第２段目の構成がＰ型トラ
ンジスタ１２と抵抗２２であるのに対して、本発明では
第２段目がＰ型トランジスタ１２とＮ型トランジスタ４
２とのＣＭＯＳインバータ構成になっている。In the prior art, the second stage comprises a P-type transistor 12 and a resistor 22, whereas in the present invention, the second stage comprises a P-type transistor 12 and an N-type transistor 4.
2 and a CMOS inverter configuration.
【００３２】この回路では、入力側にローレベルが入力
されると第１段目のＰ型トランジスタ１１がオン状態に
なり、第１段目のＣＭＯＳインバータの出力はゼロＶを
出力しハイレベルとなる。続いて、第２段目のＣＭＯＳ
インバータの入力にハイレベルが入力されるとＮ型トラ
ンジスタ４２がオン状態になり、第２の電源電圧２０の
電圧値を出力し、第２の電源電圧２０にレベルシフトす
る。In this circuit, when a low level is input to the input side, the first-stage P-type transistor 11 is turned on, and the output of the first-stage CMOS inverter outputs zero volts and becomes high. Become. Then, the second stage CMOS
When a high level is input to the input of the inverter, the N-type transistor 42 is turned on, outputs the voltage value of the second power supply voltage 20, and shifts the level to the second power supply voltage 20.
【００３３】一方、入力側にハイレベルが入力されると
第１段目のＮ型トランジスタ１１がオン状態になり、第
１段目のＣＭＯＳインバータの出力はローレベルとな
る。続いて、第２段目のＣＭＯＳインバータの入力にロ
ーレベルが入力されると第２段目のＰ型トランジスタ１
２がオン状態になって、第２段目のＣＭＯＳインバータ
の出力はゼロＶが出力されハイレベルになる。On the other hand, when a high level is input to the input side, the first-stage N-type transistor 11 is turned on, and the output of the first-stage CMOS inverter is at a low level. Subsequently, when a low level is input to the input of the second-stage CMOS inverter, the second-stage P-type transistor 1
2 is turned on, and the output of the second-stage CMOS inverter outputs zero volts and goes high.
【００３４】ただし第２段目のＣＭＯＳインバータの入
力信号がローレベルであっても、入力信号電圧と第２の
電源電圧とに電位差がある場合は、第２段目のＮ型トラ
ンジスタ４２が完全にオフしない。However, even if the input signal of the second-stage CMOS inverter is at a low level, if there is a potential difference between the input signal voltage and the second power supply voltage, the second-stage N-type transistor 42 is completely Do not turn off.
【００３５】たとえば本発明の実施形態では、第１の電
源電圧１０がマイナス２Ｖ、第２の電源電圧がマイナス
５Ｖのときは、第２段目のＮ型トランジスタ４２の電源
電圧側に３Ｖの電位差ができることになり、第２段目の
ＣＭＯＳインバータの入力にローレベルが入ってもＮ型
トランジスタ４２は完全にオフせず、常にオン状態にあ
る。つまり、第２段目のＣＭＯＳインバータのＰ型トラ
ンジスタ１２とＮ型トランジスタ４２の間を流れる電流
は、Ｐ型トランジスタ１２がオン状態になっている時が
最大でこれが貫通電流になる。For example, in the embodiment of the present invention, when the first power supply voltage 10 is −2 V and the second power supply voltage is −5 V, a potential difference of 3 V is applied to the power supply voltage side of the N-type transistor 42 in the second stage. Therefore, even if a low level is input to the input of the second-stage CMOS inverter, the N-type transistor 42 is not completely turned off but is always on. In other words, the current flowing between the P-type transistor 12 and the N-type transistor 42 of the second-stage CMOS inverter is maximum when the P-type transistor 12 is in the ON state, and this is a through current.
【００３６】そのために、第２段目のＰ型トランジスタ
１２がオン状態のとき、第２段目のＣＭＯＳインバータ
の出力をハイレベルに出力し、レベルシフトさせるに
は、第２段目のＣＭＯＳインバータの出力が中間電位
（ローレベルでもハイレベルでもない状態）にならない
ように、第２段目のＮ型トランジスタ４２に流れる電流
よりも多くの電流をＰ型トランジスタ１２に流す必要が
ある。For this reason, when the second-stage P-type transistor 12 is in the ON state, the output of the second-stage CMOS inverter is output to a high level to shift the level. Is required to flow to the P-type transistor 12 more than the current flowing to the second-stage N-type transistor 42 so that the output of the second stage does not reach the intermediate potential (a state that is neither low level nor high level).
【００３７】そこで、第２段目のＣＭＯＳインバータの
Ｎ型トランジスタ４２のゲート幅を特性劣化が起こらな
い程度に小さくして、Ｎ型トランジスタ４２に流れる電
流を抑制し、逆にＰ型トランジスタ１２に流れる電流を
大きくするためにＰ型トランジスタ１２のゲート幅を大
きくする。Therefore, the gate width of the N-type transistor 42 of the second-stage CMOS inverter is reduced to such an extent that the characteristic does not deteriorate, so that the current flowing through the N-type transistor 42 is suppressed. In order to increase the flowing current, the gate width of the P-type transistor 12 is increased.
【００３８】図２は、第２段目のＣＭＯＳインバータの
Ｎ型トランジスタ４２のゲート幅寸法を２μｍとし、第
２段目のＰ型トランジスタ１２のゲート幅を３０μｍに
した場合の入力信号周波数に対するレベルシフト後の出
力の電圧立ち上がり時間について示したものである。FIG. 2 shows the level with respect to the input signal frequency when the gate width of the N-type transistor 42 of the second-stage CMOS inverter is 2 μm and the gate width of the second-stage P-type transistor 12 is 30 μm. This shows the voltage rise time of the output after the shift.
【００３９】一般にトランジスタのゲート幅を小さくし
ていくと、閾値電圧が増大するいわゆる狭チャネル効果
と呼ばれる現象が顕著になるため、Ｎ型トランジスタ４
２のゲート幅を極端に小さくすることができない。しか
し、図２で示したように第２段目のＮ型トランジスタ４
２のゲート幅寸法を２μｍ程度にすれば、Ｐ型トランジ
スタ１２のゲート幅を大きくするだけで対応できる。In general, when the gate width of a transistor is reduced, a phenomenon called a narrow channel effect in which a threshold voltage is increased becomes remarkable.
2 cannot be made extremely small. However, as shown in FIG.
If the gate width of the P-type transistor 12 is about 2 μm, it can be dealt with only by increasing the gate width of the P-type transistor 12.
【００４０】ただし、第２段目のＰ型トランジスタ１２
のゲート幅は、前述したようにＰ型トランジスタ１２が
オン状態にあるとき第２段目のＣＭＯＳインバータの出
力位置が中間電位にならないように設定する必要があ
る。However, the second-stage P-type transistor 12
Needs to be set so that the output position of the second-stage CMOS inverter does not reach the intermediate potential when the P-type transistor 12 is in the ON state as described above.
【００４１】また、第２段目のＣＭＯＳインバータの出
力位置が中間電位にならないように第２段目のＰ型トラ
ンジスタ１２のゲート幅を決定すればよいので、必要以
上に第２段目のＰ型トランジスタ１２のゲート幅を大き
くしても消費電流が大きくなるだけである。Also, the gate width of the second-stage P-type transistor 12 may be determined so that the output position of the second-stage CMOS inverter does not reach the intermediate potential. Increasing the gate width of the type transistor 12 only increases the current consumption.
【００４２】本発明の実施形態では、第１段目から第３
段目までのＣＭＯＳインバータのＰ型トランジスタのソ
ース側をＧｒｄレベルとしたが、ＩＣとしては第１段目
から第３段目までのＣＭＯＳインバータのソース側を５
Ｖ、第１の電源電圧を２Ｖ、第２の電源電圧をゼロＶと
してもよい。In the embodiment of the present invention, from the first stage to the third stage
Although the source side of the P-type transistor of the CMOS inverter up to the stage is set at the Grd level, the source side of the CMOS inverter from the first stage to the third stage is set at 5 level.
V, the first power supply voltage may be 2 V, and the second power supply voltage may be zero V.
【００４３】従来技術で示した図７の回路では、第２段
目の抵抗２２が大きくなるにつれて出力の電圧立ち上が
り時間５０が極端に増加しているのに比らべ、本発明の
図１に示した回路では出力の電圧立ち上がり時間はきわ
めて小さく、１ｎｓ以下に抑えられている。In the circuit of FIG. 7 shown in the prior art, as compared with the fact that the output voltage rise time 50 extremely increases as the resistance 22 of the second stage increases, FIG. In the circuit shown, the rise time of the output voltage is extremely small and is suppressed to 1 ns or less.
【００４４】図３は、第２段目のＣＭＯＳインバータの
Ｎ型トランジスタ４２のゲート幅を２μｍとし、第２段
目のＰ型トランジスタ１２のゲート幅を３０μｍにした
場合の入力信号周波数に対するレベルシフト後の最終段
出力デューティ比について示したものである。入力信号
周波数に対して、大きな出力デューティ比のずれは認め
られない。FIG. 3 shows the level shift with respect to the input signal frequency when the gate width of the N-type transistor 42 of the second stage CMOS inverter is 2 μm and the gate width of the second stage P-type transistor 12 is 30 μm. This shows the output duty ratio at the final stage. No large deviation of the output duty ratio from the input signal frequency is recognized.
【００４５】さて本発明のレベルシフト回路は、その適
用範囲のひとつとして、水晶振動子を源振とする水晶発
振回路に適用することができる。The level shift circuit according to the present invention can be applied to a crystal oscillation circuit using a crystal oscillator as a source oscillation as one of the applicable ranges.
【００４６】図４は水晶発振回路の構成をブロックダイ
ヤグラムで示したものである。この回路は、水晶振動子
と増幅部と帰還部とからなる水晶発振回路５５と消費電
力を抑えるために集積回路の内部で電源電圧を低くし、
水晶発振回路を低電圧で駆動させるレギュレータ回路５
４と後段負荷部を駆動させるために電源電圧値に信号を
増幅させるレベルシフト回路５６と出力バッファ回路５
７とから構成され、出力負荷５８に接続される。FIG. 4 is a block diagram showing the configuration of the crystal oscillation circuit. In this circuit, a power supply voltage is reduced inside the integrated circuit to suppress power consumption, and a crystal oscillation circuit 55 including a crystal oscillator, an amplification unit, and a feedback unit.
Regulator circuit 5 for driving crystal oscillation circuit at low voltage
4 and a level shift circuit 56 and an output buffer circuit 5 for amplifying a signal to a power supply voltage value for driving a subsequent-stage load unit.
7 and is connected to the output load 58.
【００４７】この回路構成で、入力信号周波数が４０Ｍ
Ｈｚで電源電圧マイナス５Ｖのときの回路全体の消費電
流は２５ｍＡである。そこで、従来技術で示したレベル
シフト回路と本発明のレベルシフト回路の各々の消費電
流を考える。With this circuit configuration, the input signal frequency is 40M
The current consumption of the entire circuit when the power supply voltage is less than 5 V at 25 Hz is 25 mA. Therefore, the current consumption of each of the level shift circuit shown in the prior art and the level shift circuit of the present invention will be considered.
【００４８】従来技術の回路では、第２段目のＰ型トラ
ンジスタ１２がオン状態になったとき第２段目に流れる
電流が最大になり、その電流値は第２段目の抵抗２２の
値で決定される。第２の電源電圧２０がマイナス３．３
Ｖで、抵抗２２が５０Ωのときは貫通電流として１４０
μＡの電流が流れる。また、第２の電源電圧２０がマイ
ナス５Ｖで、抵抗２２が同じ５０Ωのときは貫通電流と
して１５０μＡの電流が流れる。In the circuit of the prior art, when the second-stage P-type transistor 12 is turned on, the current flowing through the second stage becomes maximum, and the current value is the value of the resistor 22 in the second stage. Is determined. The second power supply voltage 20 is minus 3.3.
V, when the resistance 22 is 50Ω, the through current is 140
A current of μA flows. When the second power supply voltage 20 is -5 V and the resistance 22 is the same 50 Ω, a current of 150 μA flows as a through current.
【００４９】一方、本発明の回路では第２の電源電圧２
０がマイナス５Ｖのときを示すと、第２段目のＰ型トラ
ンジスタ１２がオン状態になったときが最大で約２００
μＡの電流が流れる。On the other hand, in the circuit of the present invention, the second power supply voltage 2
When 0 indicates minus 5 V, the maximum when the P-type transistor 12 of the second stage is turned on is approximately 200 V.
A current of μA flows.
【００５０】従来技術では、入力周波数が低い場合は第
２段目の抵抗２２の値を大きくできる。しかし、レベル
シフト回路部分の消費電流を抑える反面、前述したよう
に抵抗２２を大きくすると出力の電圧立ち上がり時間が
遅れることになる。In the prior art, when the input frequency is low, the value of the second-stage resistor 22 can be increased. However, while the current consumption of the level shift circuit portion is suppressed, when the resistor 22 is increased as described above, the output voltage rise time is delayed.
【００５１】本発明の回路では、従来技術に比らべてレ
ベルシフト回路での消費電流が、従来技術に比らべて大
きくなる場合があるが、図４に示したように水晶発振回
路で用いる場合は、回路全体の消費電流２５ｍＡに比ら
べて２桁小さいのでレベルシフト回路での消費電流はか
なり小さいものと判断でき、とくに問題にならない。In the circuit of the present invention, the current consumption of the level shift circuit may be larger than that of the prior art in some cases. However, as shown in FIG. When used, the current consumption of the level shift circuit can be determined to be quite small because it is two orders of magnitude smaller than the current consumption of 25 mA of the entire circuit, and there is no particular problem.
【００５２】[0052]
【発明の効果】以上の説明から明らかなように、本発明
のレベルシフト回路は、大きな時定数を含む素子を用い
ず、直列に接続する３段のＣＭＯＳインバータ集積回路
でレベルシフト回路を構成する。そして、第２段目のＣ
ＭＯＳインバータのＮ型トランジスタのゲート幅寸法を
狭チャネル効果による特性劣化が生じない程度に小さく
し、第２段目のＰ型トランジスタのゲート幅寸法を第２
段目のＰ型トランジスタがオン状態にあるとき、第２段
目のＣＭＯＳインバータの出力が中間電位にならないよ
うに設定する。As is apparent from the above description, the level shift circuit of the present invention does not use an element having a large time constant, and is constituted by a three-stage CMOS inverter integrated circuit connected in series. . And the second stage C
The gate width of the N-type transistor of the MOS inverter is reduced to such an extent that the characteristic deterioration due to the narrow channel effect does not occur, and the gate width of the second-stage P-type transistor is reduced to the second.
When the P-type transistor in the second stage is in the ON state, the output of the CMOS inverter in the second stage is set so as not to reach the intermediate potential.
【００５３】これらのことによって本発明のレベルシフ
ト回路は、レベルシフト後の最終段出力信号の電圧立ち
上がり時間の遅れと出力デューティ比のずれを抑制する
ことができる。Thus, the level shift circuit of the present invention can suppress the delay of the voltage rising time of the final stage output signal after the level shift and the deviation of the output duty ratio.
【図１】本発明の実施形態におけるレベルシフト回路を
示す回路図である。FIG. 1 is a circuit diagram illustrating a level shift circuit according to an embodiment of the present invention.
【図２】本発明の実施形態におけるレベルシフト回路特
性を示すグラフである。FIG. 2 is a graph showing a level shift circuit characteristic in the embodiment of the present invention.
【図３】本発明の実施形態におけるレベルシフト回路特
性を示すグラフである。FIG. 3 is a graph showing a level shift circuit characteristic according to the embodiment of the present invention.
【図４】本発明の実施形態におけるレベルシフト回路の
適用例を示す回路ブロック図である。FIG. 4 is a circuit block diagram illustrating an application example of a level shift circuit according to an embodiment of the present invention.
【図５】レベルシフト回路の信号の電圧立ち上がり時間
と電圧立ち下がり時間とを示す波形図である。FIG. 5 is a waveform diagram showing a voltage rise time and a voltage fall time of a signal of a level shift circuit.
【図６】レベルシフト回路の出力デューティ比を示す波
形図である。FIG. 6 is a waveform diagram showing an output duty ratio of the level shift circuit.
【図７】従来技術におけるレベルシフト回路を示す回路
図である。FIG. 7 is a circuit diagram showing a level shift circuit according to the related art.
【図８】従来技術におけるレベルシフト回路特性を示す
グラフである。FIG. 8 is a graph showing characteristics of a level shift circuit according to the related art.
【図９】従来技術におけるレベルシフト回路特性を示す
グラフである。FIG. 9 is a graph showing a level shift circuit characteristic in the related art.
１０ 第１の電源電圧 １２ Ｐ型トランジスタ ２０ 第２の電源電圧 ２２ 抵抗 ４２ Ｎ型トランジスタ ５４ レギュレータ回路 ５５ 水晶発振回路 ５６ レベルシフト回路 ５７ 出力バッファ回路 Reference Signs List 10 first power supply voltage 12 P-type transistor 20 second power supply voltage 22 resistor 42 N-type transistor 54 regulator circuit 55 crystal oscillation circuit 56 level shift circuit 57 output buffer circuit
Claims (2)
タで構成し、入力側からみた第１段目のＣＭＯＳインバ
ータの電源電圧は、入力信号と同じである第１の電源電
圧で、第２段目と第３段目のＣＭＯＳインバータの電源
電圧は、出力側に増幅する第２の電源電圧を印加するこ
とを特徴とするレベルシフト回路。1. A power supply voltage of a first-stage CMOS inverter viewed from an input side is a first power-supply voltage that is the same as an input signal, and is constituted by three-stage CMOS inverters connected in series. A level shift circuit characterized in that a second power supply voltage to be amplified is applied to an output side as a power supply voltage of the first and third stage CMOS inverters.
て、 第２段目のＣＭＯＳインバータを構成するＮ型トランジ
スタのゲート幅は、特性劣化が生じない大きさまで小さ
くし、第２段目のＣＭＯＳインバータのＰ型トランジス
タのゲート幅は、第２段目のＣＭＯＳインバータのＰ型
トランジスタがオン状態にあるとき、第２段目のＣＭＯ
Ｓインバータの出力にハイレベルが出力できる大きさで
あることを特徴とするレベルシフト回路。2. The level shift circuit according to claim 1, wherein the gate width of the N-type transistor constituting the second-stage CMOS inverter is reduced to a size that does not cause deterioration in characteristics. The gate width of the P-type transistor of the CMOS inverter is such that when the P-type transistor of the second-stage CMOS inverter is on,
A level shift circuit having a size capable of outputting a high level to the output of the S inverter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232665A JPH1079661A (en) | 1996-09-03 | 1996-09-03 | Level shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8232665A JPH1079661A (en) | 1996-09-03 | 1996-09-03 | Level shifting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079661A true JPH1079661A (en) | 1998-03-24 |
Family
ID=16942881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8232665A Pending JPH1079661A (en) | 1996-09-03 | 1996-09-03 | Level shifting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079661A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126593B2 (en) | 2002-01-29 | 2006-10-24 | Sanyo Electric Co., Ltd. | Drive circuit including a plurality of transistors characteristics of which are made to differ from one another, and a display apparatus including the drive circuit |
| US7215304B2 (en) | 2002-02-18 | 2007-05-08 | Sanyo Electric Co., Ltd. | Display apparatus in which characteristics of a plurality of transistors are made to differ from one another |
| KR100734263B1 (en) | 2005-06-14 | 2007-07-02 | 삼성전자주식회사 | Synchronization Circuit and synchronization method thereof |
| KR101156735B1 (en) | 2010-12-21 | 2012-06-14 | 전자부품연구원 | logic level shifter |
-
1996
- 1996-09-03 JP JP8232665A patent/JPH1079661A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126593B2 (en) | 2002-01-29 | 2006-10-24 | Sanyo Electric Co., Ltd. | Drive circuit including a plurality of transistors characteristics of which are made to differ from one another, and a display apparatus including the drive circuit |
| US7215304B2 (en) | 2002-02-18 | 2007-05-08 | Sanyo Electric Co., Ltd. | Display apparatus in which characteristics of a plurality of transistors are made to differ from one another |
| KR100734263B1 (en) | 2005-06-14 | 2007-07-02 | 삼성전자주식회사 | Synchronization Circuit and synchronization method thereof |
| KR101156735B1 (en) | 2010-12-21 | 2012-06-14 | 전자부품연구원 | logic level shifter |
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