TWI519026B - 用於短路及電力限制保護之電路及方法 - Google Patents

Description

用於短路及電力限制保護之電路及方法 [相關申請案之交互引用及優先權之主張]

本申請案主張於2009年11月6日申請的美國臨時專利申請案序號61/259,096之名稱為「短路及電力限制保護電路」的優先權，其全部內容以引用方式倂於此。

本發明有關於保護電路，且詳言之，用於例如輸出級的短路及電力限制保護電路。

許多電子電路使用放大器或緩衝器(如單位增益放大器)來操縱或維持電路內的各種信號。典型連接放大器的輸出或緩衝器級以提供輸出電壓至負載電路，或經由級之高輸入阻抗及低輸出阻抗來提供電路隔離。輸出級的設計會影響放大器或緩衝器的各種操作態樣。例如，某些放大器可遞送高輸出電流至負載，而其他者設計成產生近乎等於電路之電力供應器的大小之輸出電壓擺幅。在其他實例中，放大器設計成提供具有低交越扭曲之輸出信號。在又其他實例中，放大器可在相對高頻維持增益及穩定性。

各種操作需求約束輸出級的設計。最常見的輸出級設計之一為AB類放大器的設計。於各種應用中使用這些輸出級，例如，音頻放大器和平板顯示驅動器電路。第1圖繪示先前技術AB類輸出級。AB類放大器的輸出級藉由使用電流源及電流槽，在此互補式MOSFET電晶體M₁及M₅，來操作。此組態有時稱為「推-拉」組態，因為輸出級的第一分支推或供給電流至負載，而輸出級的第二分支從負載拉或汲取電流。AB類放大器藉由當啟通其他輸出分支時總是實質上關閉一輸出分支來避免A類放大器的高耗電量。

於節點g₁及g₅供應此級的輸出信號供應，在該些節點信號值以相同方向上升及下降，亦即節點在相同相位。若輸出節點不小心短路至地線，PMOS電晶體M₁供給大量電流，同時NMOS電晶體M₅關閉。若，取而代之，輸出節點短路至電源軌V_DD，NMOS電晶體M₅汲取大量電流且PMOS電晶體M₁關閉。這類短路會破壞或摧毀輸出級本身，及/或與輸出級關聯之其他電路。雖然在電路正常操作期間至V_DD或地線的短路不常見，在使用該電路來製造或測試裝置(例如包括具有這種輸出級之一或更多積體電路的平板顯示器)的期間可能會發生。

依此，希望能有輸出級(如第1圖之AB類輸出級)的保護電路，藉此減少因輸出級短路至地線或至電源軌而破壞電路的可能性。

根據一實施例，一種電路包含組態成偵測在一輸出節點的一或更多短路至地線情況或短路至電源情況之一控制電路。一第一電晶體，耦合至該控制電路並受該控制電路控制，用於選擇性施加一回饋電流至一第二電晶體的一閘極電極。一第三電晶體，具有耦合至該第二電晶體之該閘極電極的一閘極電極，組態成偵測流經該第二電晶體的一偵測到的電流。一電流鏡，耦合至該第一電晶體及該第三電晶體，依據該偵測到的電流來產生該回饋電流。

在一些實施例中，該控制電路包括一反相器。在一些實施例中，該控制電路包括具有耦合至該輸出節點之一閘極電極的一控制電晶體。

在一些實施例中，該第二電晶體具有一第二電晶體寬長(w/l)比，該第三電晶體具有一第三電晶體w/l比，且該第二電晶體w/l比大於第三電晶體w/l比。

在一些實施例中，該電流鏡包括複數電晶體，該第三電晶體具有一第三電晶體w/l比，且該複數電晶體之至少一者具有與該第三電晶體w/l比相同之一電晶體w/l比。

在一些實施例中，該電流鏡包括複數電晶體，該第二電晶體具有一第二電晶體w/l比，且該複數電晶體之至少一者具有大於該第二電晶體w/l比之一電晶體w/l比。

在一些實施例中，該第二電晶體為耦合在一電力供應器及該輸出節點之間的一PMOS電晶體。當該短路至地線情況發生在該輸出節點時，該回饋電流增加在該第二電晶體之該閘極電極上的一電壓。

在一些實施例中，該第二電晶體為耦合在該輸出節點及地線之間的一NMOS電晶體。當該短路至電源情況發生在該輸出節點時，該回饋電流減少在該第二電晶體之該閘 極電極上的一電壓。

在一些實施例中，該電路進一步包含包括該第二電晶體之一保護電路。該保護電路、該控制電路、該第一電晶體、該第三電晶體、及該電流鏡各包括在一相同積體電路中。在一些實施例中，該保護電路進一步包含一AB類的輸出級。

在一些實施例中，該電路進一步包含與該第三電晶體平行耦合並組態成提供一電源相依電流的一第四電晶體。該電流鏡依據該偵測到的電流及該電源相依電流產生該回饋電流。在一些實施例中，該第二電晶體為耦合在一電力供應器及該輸出節點之間的一PMOS電晶體。當該短路至地線情況發生在該輸出節點時，該回饋電流增加在該第二電晶體之該閘極電極上的一電壓，以提供電力限制保護給該第二電晶體。

在一些實施例中，該第二電晶體為耦合在該輸出節點及地線之間的一NMOS電晶體。當該短路至電源情況發生在該輸出節點時，該回饋電流減少在該第二電晶體之該閘極電極上的一電壓，以提供電力限制保護給該第二電晶體。

根據另一實施例，一種方法包含：偵測在一輸出節點的一短路至地線情況及一短路至電源情況之一；根據該偵測選擇性啟動一回饋控制電晶體；使用經調整大小成小於一第一電晶體之一第二電晶體來偵測通過該第一電晶體之一第一電流；使用複數電晶體來鏡像該偵測到的電流以形 成一回饋電流；以及根據該選擇性啟動之該回饋控制電晶體來提供該回饋電流至該第一電晶體的一閘極電極。

在一些實施例中，該偵測包含偵測在該輸出節點之一短路至地線情況且其中該第一電晶體為耦合在一電源軌及該輸出節點之間的一PMOS電晶體。該方法進一步包含：根據該回饋電流來充電該第一電晶體的該閘極電極。

在一些實施例中，該偵測包含偵測在該輸出節點之一短路至電源情況且其中該第一電晶體為耦合在該輸出節點及地線之間的一NMOS電晶體。該方法進一步包含：根據該回饋電流來放電該第一電晶體的該閘極電極。

藉由參照附圖之第1至5圖來最佳理解本發明之實施例及其優點。針對各圖之類似及對應部件使用類似數字及參考符號。

雖在本申請案中所述的許多實例將著重在連同AB類輸出級的使用，熟悉此技藝入士將了解到可視需要與各種輸出級設計一起使用這些電路。此外，在此揭露的保護電路可與緩衝及放大書輸出級一起使用，且可應用在使用這種輸出級之任何地方，包括積體電路級離散電路設計。另外，本申請案描述設計成與其他電路整合之各種電路。因此，例如，於下說明之保護電路設計成與其用來保護之輸出級電路(如平板顯示驅動器)及之類整合在一起。

因此可使用底層裝置合宜之任何各種積體電路製程來 實行本申請案之電路。這類積體電路製程的實例包括，但不限於，BCD(雙極、CMOS、DMOS)程序、數位CMOS程序、類比CMOS程序、及混合信號CMOS程序。BCD程序將(典型為三個不同程序類型)：用於類比控制裝置的雙極、形成適合數位及類比電路之設計的電路之互補式金屬氧化物半導體(CMOS)、及用以形成適合高電流輸出的裝置之雙擴散型MOS(DMOS)，合併成單一晶圓代工製程。類似地，相關的BiCMOS晶圓代工製程將用以形成雙極裝置及CMOS裝置的製造技術整合到單一晶粒上，並亦可加以使用。存在用以製造一或更多晶粒的各種其他商業及專門程序。實例包括CMOS的變化，如高電壓CMOS、RF CMOS、SiGe-BiCMOS、輻射硬化程序、GaAs特定程序、及之類。因此，雖第1至5圖中所示的電路實例仰賴CMOS電路設計，一般可以數個積體電路程序之任何者來實行保護電路。

第2圖為繪示與第1圖之電路一起使用的電流限制保護電路的實例。在此，顯示用於PMOS電晶體M₁的電流限制保護電路。由於第2圖之電路針對PMOS電晶體M₁的電流限制保護而設計，該電路設計主要設計成偵測輸出節點何時被短路至地線，藉此導致PMOS電晶體M₁供給不必要地高電流量。電流限制保護電路包括用以判斷何時啟動保護電路的控制電路200。

在最簡單的實例中，控制電路200為反相器(未圖示)。因此，當輸出電壓因短路至地線而在或接近零時，控制電路200產生夠高以啟通NMOS電晶體M16的電壓，藉此讓保護電路所發展的電流回流到節點g₁，亦即，PMOS電晶體M1的閘極。在又另一實例中，控制電路200包括一PMOS電晶體，其之閘極耦合至輸出節點，並且其之汲極耦合至NMOS電晶體M16的閘極及電流源(未圖示)。當輸出之電壓降至地線時，或至少低於所添加的PMOS電晶體的臨限電壓時，該PMOS電晶體啟通以迫使NMOS電晶體M16的閘極來到夠高以啟通NMOS電晶體M16的電壓。

一般而言，可實行各種的控制電路200。此外，可根據保護電路的需求而將控制電路設計成具有不同的觸發點(如零伏特、V_T等等)。

在操作的同時，第2圖的保護電路使用電流鏡來偵測流經PMOS電晶體M1至輸出節點的輸出電流I₁。PMOS電晶體M11偵測輸出電流I₁並典型設計成有比PMOS電晶體M1更小的閘極寬度及閘極長度比(w/l)。如所示，由X₁代表這兩個電晶體的尺寸比。因此，(w/l)_M1/(w/l)_M11為X₁，且因此當輸出電流I₁流經PMOS電晶體M1時，在PMOS電晶體M11所偵測到的輸出電流為I₁/X₁。熟悉此技藝人士將知悉，可藉由改變所使用之MOSFET的尺寸(長度及寬度)來設計許多電路之特性及性能。因此，可使用各種不同的比例X₁。在一實例中，X₁為近乎20,000，使得500 mA的輸出電流I₁產生近乎25μA的偵測電流I₁/X₁。此電流值減少幫助確保保護電路不受到高電流的破壞。此外，亦可源自製造消耗少電力之小保護電路(例如，與其他主電路構件相比為小)的需求。

電晶體M12至M15為用來進一步發展電流的電流鏡電晶體，該電流將供應回到PMOS電晶體M1的閘極以調整其在短路至地線情況中之操作。再次，可根據希望的電路操作來選擇電晶體的個別尺寸。在第2圖的實例中，將電晶體M11至M14設計成具有相同尺寸，亦即，w/l比。因此，流經PMOS電晶體M14的電流與流經PMOS電晶體M11的電流相同，亦即I₁/X₁。相關於PMOS電晶體M14的尺寸來選擇PMOS電晶體M15的尺寸以進一步發展回饋電流。如所示，(w/l)_M15/(w/l)_M14為X₂，且回饋電流因此為(I₁/X₁)‧X₂。在一些實例中，選擇電晶體M11至M15的尺寸以使X₂為近乎2或3，但可依據此技藝中皆知的設計考量來選擇各種不同相對電晶體尺寸。

依此，當PMOS電晶體M11偵測到較高的輸出電流I₁時，較高的充電回饋電流會被保護電路回饋至節點g₁(亦即，PMOS電晶體M1的閘極)，藉此箝制輸出節點並迫使PMOS電晶體M1供給較少電流。可藉由PMOS電晶體M15的尺寸之審慎選擇來調整短路電流限制。

第3圖為繪示與第1圖之電路一起使用的電流限制保護電路的實例之示意圖。在此，顯示用於NMOS電晶體M5的電流限制保護電路。由於第2圖之電路針對NMOS電晶體M5的電流限制保護而設計，該電路設計主要設計成偵測輸出節點何時被短路至電源軌V_DD，藉此導致NMOS電晶體M5汲取不必要地高電流量。第3圖之電流限制保護電路包括用以判斷何時啟動保護電路的控制電路300。

控制電路300的操作與控制電路200在某程度上類似，除了由在輸出節點之高電壓(如V_DD)而非低電壓觸發控制電路300。在最簡單的實例中，控制電路300為反相器(未圖示)。因此，當輸出電壓因短路至電源軌而在或接近V_DD時，控制電路300產生夠低以啟通PMOS電晶體M26的電壓，藉此電流流過NMOS電晶體M25，放電節點g₅，並驅動其之電壓更低以令NMOS電晶體M5汲取較少電流。在又另一實例中，控制電路300包括一PMOS電晶體，其之閘極耦合至輸出節點，並且其之源極耦合至PMOS電晶體M26的閘極及電流源(未圖示)。當輸出之電壓升至V_DD時，該PMOS電晶體啟通以迫使PMOS電晶體M26的閘極來到夠低以啟通PMOS電晶體M26的電壓。可根據希望的觸發點、保護需求、及之類來實行其他控制電路300。

第3圖的保護電路使用NMOS電晶體M22來偵測因輸出節點短路至電源軌而流經NMOS電晶體M5的汲取電流I₃。NMOS電晶體M22偵測汲取電流I₃並典型設計成有比NMOS電晶體M5更小的閘極寬度及閘極長度比(w/1)。如所示，由X₃代表這兩個電晶體的尺寸比。因此，(w/l)_M5/(w/l)_M22為X₃，且因此當汲取電流I₃流經 NMOS電晶體M5時，在NMOS電晶體M2所偵測到的輸出電流為I₃/X₃。如同在第2圖中之電晶體的情況般，可藉由改變所使用之MOSFET的尺寸來設計許多電路之特性及性能，且可實行各種不同比例X₃。在一實例中，X₃為近乎20,000，使得500mA的汲取電流I₃產生近乎25μA的偵測電流I₃/X₃。此電流值減少幫助確保保護電路不受到高電流的破壞。此外，其亦可源自製造消耗少功率之小保護電路(例如，與其他主電路構件相比為小)的需求。

電晶體M21及M23至M25為用來進一步發展電流的電流鏡電晶體，該電流用來控制NMOS電晶體M5的閘極以調整其在短路至電源情況中之操作。可根據希望的電路操作來選擇電晶體的個別尺寸。在第3圖的實例中，將電晶體M21至M24設計成具有相同尺寸，亦即，w/l比。因此，流經NMOS電晶體M24的電流與流經NMOS電晶體M22的電流相同，亦即I₃/X₃。相關於電晶體M21至M24的尺寸來選擇NMOS電晶體M5的尺寸以進一步發展回饋電流。如所示，(w/l)_M25/(w/l)_M23為X₄，且回饋電流因此為(I₃/X₃)．X₄。在一些實例中，選擇電晶體M21至M25的尺寸以使X₄為近乎2或3，但可依據此技藝中皆知的設計考量來選擇各種不同相對電晶體尺寸。

當NMOS電晶體M22偵測到較高的汲極電流I₃時，汲取經過電晶體M25及M26的電流增加，藉此下拉節點g₅更低以關閉NMOS電晶體M5以防止其汲取太多電流。可藉由NMOS電晶體M25的尺寸之審慎選擇來調整短路電流限制。

第4圖繪示依據第2圖之電路設計的一額外的保護電路。如第2圖之保護電路般，此電路設計成在輸出節點短路至地線的事件中提供保護電路。然而，取代提供電流限制保護，第4圖之電路為保護PMOS電晶體M1的電力限制電路，且潛在地可能受到與電力消耗中之不預期的尖波關聯之高熱量破壞的其他電路構件。針對若允許供應電壓(V_DD)增加的同時可發生輸出節點之短路至地線，電力限制保護特別有用。

一般而言，控制電路400與第2圖之控制電路200相同地操作。然而，可考量到不同觸發點而設計控制電路400，亦即，適用於電力限制功能。此保護電路包括三個額外的電晶體M17至M19以進一步發展提供至PMOS電晶體M1的閘極之回饋電流。

如前述，PMOS電晶體M11偵測輸出電流I₁為I₁/X₁。經由PMOS電晶體M19提供一額外的電源相依電流I₂。此電流I₂與電源電壓V_DD直接相依，使得那個電壓中之任何增加會使I₂增加。由使用電晶體M12至M15所形成之電流鏡來鏡像結合電流(I₁/X₁)+I₂。因此，回饋電流茲為((I₁/X₁)+I₂)‧X₂。

在操作中，當電源電壓V_DD增加時，電流I₂且因此總回饋電流隨之增加。此增加的電流充電節點g₁，將PMOS電晶體M1的閘極電壓推升更高，並因此操作以使M1供給較少電流。藉由此保護電路的操作，有效箝制受到保護的電路之電力。

最後，第5圖繪示依據第3圖之電路設計的又另外的保護電路。如第3圖之保護電路般，此電路設計成在輸出節點短路至電源軌並迫使NMOS電晶體M5汲取大量電流的事件中提供保護電路。然而，取代提供電流限制保護，第5圖之電路為保護NMOS電晶體M5的電力限制電路，且潛在地可能受到與電力消耗中之不預期的尖波關聯之高熱量破壞的其他電路構件。針對若允許供應電壓(V_DD)增加的同時可發生輸出節點之短路至電源軌，電力限制保護特別有用。

一般而言，控制電路500與第3圖之控制電路300相同地操作。然而，可考量到不同觸發點而設計控制電路500，亦即，適用於電力限制功能。此保護電路包括三個額外的電晶體M27至M29以進一步發展從NMOS電晶體M5的閘極汲取之回饋電流。

如第3圖之保護電路般，NMOS電晶體M22偵測汲極電流I₃為I₃/X₃。經由NMOS電晶體M29提供一額外的電源相依電流I₄(並經由電晶體M27及M28所加以發展)。此電流I₄與電源電壓V_DD直接相依，使得那個電壓中之任何增加會使I₄增加。由使用電晶體M21及M23至M25所形成之電流鏡來鏡像結合電流(I₃/X₃)+I₄。因此，從節點g₅汲取的回饋電流茲為((I₃/X₃)+I₄)‧X₄。

在操作中，當電源電壓V_DD增加時，電流I₄且因此從節點g₅汲取的總回饋電流隨之增加。此增加的電流放電節點g₅，將NMOS電晶體M5的閘極電壓推更低，並因此操作以使M5汲取較少電流。藉由此保護電路的操作，有效箝制受到保護的電路之電力。

第2至5圖之保護電路典型與其設計以保護之(諸)電路整合在一起。然而，在一些實施例中，可將保護電路實行成個別積體電路，連同將受保護的電路一起使用。在又其他實例中，可結合所揭露的控制電路，或可使用單一電路來控制多個保護電路。另外，第1圖之示範受保護的電路僅為可利用所揭露之保護電路的多種不同類型之電路的一種可能。

此技藝中具通常知識者將認知到對於揭露在第2至5圖中之電路的各種變化及修改。例如，可使用各種可編程及/或可修整裝置來實行所示的電阻器(或其他所需的電路構件)之一或更多。類似地，所揭露的裝置及技術不一定受限於在此所揭露的任何電晶體、電感器、電阻器、或電容器尺寸、容量、值、或電壓位準。此外，所揭露的裝置及技術的實行例不受限於CMOS技術，且因此實行例可利用NMOS、PMOS、及各種雙極或其他半導體製造技術。雖以上述實施例來說明所揭露的裝置極技術，熟悉此技藝人士亦將認知到可在不背離此揭露之教示而輕易做出電路的某些取代。例如，可根據德摩根定律(DeMorgan’s Law)以各種邏輯閘結構取代所示者，且仍保有電路的操作。並且，可替代地使用PMOS電晶體來實行使用NMOS電晶體的許多電路，此為此技藝中皆知，只要反向邏輯極性及電源電位。同樣地，可頻繁地反向CMOS電路內之電晶體傳導類型(亦即N通道或P通道)，同時仍保有類似或同功操作。可有達成類似功能之輸出級的其他組合。

關於在此所使用的術語，熟悉此技藝人士可認知到當描述包括電路內之各種信號及節點的電路之操作時可同樣使用多種表示方式之任何。任何種類的信號，無論為邏輯信號或更一般的類比信號，採取電路內之節點的電位位準(或針對一些電路技術，電流位準)的實體形式。這種用以描述在此使用之電路操作的縮略語能較有效率地傳達電路操作的細節，尤其因為圖中之示意圖清楚關聯各種信號名稱與對應的電路區塊和節點名稱。

雖已詳述本發明及其優點，應了解到可做出各種變化、取代、及改造而不背離由所附之申請專利範圍所界定的本發明之精神與範疇。亦即，包括在此申請案中之討論意圖充當基本敘述。應了解到特定討論可能不明確地敘述所有可能的實施例；許多替代例為隱含。其亦可能不會完整解釋本發明之上位本質且不會明確地顯示出每一特徵或元件實際上如何可為較廣義之功能或多種替代例或等效元件的代表。再次，這些係隱含地包括於此揭露之中。當以裝置導向術語說明本發明時，裝置的每一元件隱含地執行一功能。該說明或該術語都非意圖限制申請專利範圍的範疇。

200．．．控制電路

300．．．控制電路

400．．．控制電路

500．．．控制電路

參照上述說明並連同附圖可得到本發明之更完整的理解及進一步的特徵及優點，圖中：

第1圖為繪示先前技術AB類輸出級的示意圖。

第2圖為繪示與第1圖之電路一起使用的電流限制保護電路的一實例之示意圖。

第3圖為繪示與第1圖之電路一起使用的電流限制保護電路的另一實例之示意圖。

第4圖為繪示與第1圖之電路一起使用的電力限制保護電路的一實例之示意圖。

第5圖為繪示與第1圖之電路一起使用的另一電力限制保護電路的一實例之示意圖。

Claims (17)

1. 一種用於短路及電力限制保護之電路，包含：一控制電路，組態成偵測在一輸出節點的一或更多短路至地線情況或短路至電源情況；一第一電晶體，耦合至該控制電路並受該控制電路控制，用於選擇性施加一回饋電流至一第二電晶體的一閘極電極；一第三電晶體，具有耦合至該第二電晶體之該閘極電極的一閘極電極，其中該第三電晶體組態成偵測流經該第二電晶體的一偵測到的電流；以及一電流鏡，耦合至該第一電晶體及該第三電晶體，其中該電流鏡依據該偵測到的電流來產生該回饋電流。
2. 如申請專利範圍第1項所述之電路，其中該控制電路包括一反相器。
3. 如申請專利範圍第2項所述之電路，其中該控制電路包括具有耦合至該輸出節點之一閘極電極的一控制電晶體。
4. 如申請專利範圍第1項所述之電路，其中該第二電晶體具有一第二電晶體寬長(w/l)比，該第三電晶體具有一第三電晶體w/l比，且該第二電晶體w/l比大於第三電晶體w/l比。
5. 如申請專利範圍第1項所述之電路，其中該電流鏡包括複數電晶體，該第三電晶體具有一第三電晶體w/l比，且該複數電晶體之至少一者具有與該第三電晶體w/l 比相同之一電晶體w/l比。
6. 如申請專利範圍第1項所述之電路，其中該電流鏡包括複數電晶體，該第二電晶體具有一第二電晶體w/l比，且該複數電晶體之至少一者具有大於該第二電晶體w/l比之一電晶體w/l比。
7. 如申請專利範圍第1項所述之電路，其中該第二電晶體為耦合在一電力供應器及該輸出節點之間的一PMOS電晶體，以及其中當該短路至地線情況發生在該輸出節點時，該回饋電流增加在該第二電晶體之該閘極電極上的一電壓。
8. 如申請專利範圍第1項所述之電路，其中該第二電晶體為耦合在該輸出節點及地線之間的一NMOS電晶體，以及其中當該短路至電源情況發生在該輸出節點時，該回饋電流減少在該第二電晶體之該閘極電極上的一電壓。
9. 如申請專利範圍第1項所述之電路，進一步包含：一保護電路，包括該第二電晶體，其中該保護電路、該控制電路、該第一電晶體、該第三電晶體、及該電流鏡各包括在一相同積體電路中。
10. 如申請專利範圍第9項所述之電路，其中該保護電路進一步包含一AB類的輸出級。
11. 如申請專利範圍第1項所述之電路，進一步包含：一第四電晶體，與該第三電晶體並聯耦合並組態成提供一電源相依電流；其中該電流鏡依據該偵測到的電流及 該電源相依電流產生該回饋電流。
12. 如申請專利範圍第11項所述之電路，其中該第二電晶體為耦合在一電力供應器及該輸出節點之間的一PMOS電晶體，以及其中當該短路至地線情況發生在該輸出節點時，該回饋電流增加在該第二電晶體之該閘極電極上的一電壓，以提供電力限制保護給該第二電晶體。
13. 如申請專利範圍第11項所述之電路，其中該第二電晶體為耦合在該輸出節點及地線之間的一NMOS電晶體，以及其中當該短路至電源情況發生在該輸出節點時，該回饋電流減少在該第二電晶體之該閘極電極上的一電壓，以提供電力限制保護給該第二電晶體。
14. 如申請專利範圍第1項所述之電路，其中該第一、第二、及第三電晶體的每一者為MOSFET。
15. 一種用於短路及電力限制保護之方法，包含：偵測在一輸出節點的一短路至地線情況及一短路至電源情況之一；根據該偵測選擇性啟動一回饋控制電晶體；使用經調整大小成小於一第一電晶體之一第二電晶體來偵測通過該第一電晶體之一第一電流；使用複數電晶體來鏡像該偵測到的電流以形成一回饋電流；以及根據該選擇性啟動之該回饋控制電晶體來提供該回饋電流至該第一電晶體的一閘極電極。
16. 如申請專利範圍第15項所述之方法，其中該偵測 包含偵測在該輸出節點之一短路至地線情況且其中該第一電晶體為耦合在一電源軌及該輸出節點之間的一PMOS電晶體，該方法進一步包含：根據該回饋電流來充電該第一電晶體的該閘極電極。
17. 如申請專利範圍第15項所述之方法，其中該偵測包含偵測在該輸出節點之一短路至電源情況且其中該第一電晶體為耦合在該輸出節點及地線之間的一NMOS電晶體，該方法進一步包含：根據該回饋電流來放電該第一電晶體的該閘極電極。