JPH06232416A - Semiconductor storage device and manufacture thereof - Google Patents

Abstract

PURPOSE:To provide a semiconductor storage device in which a memory cell can be formed in a small cell area and the integration of a high degree and the reduction of cost can be achieved by arranging a memory cell in matrix-like form, which is constituted by combining a memory transistor of MONOS-type, MNOS-type and the like with an enhancement transistor. CONSTITUTION:A gate insulating film 7 and a trap film 8 are provided in series on a channel region 6 in the surface of a first conductivity-type semiconductor substrate 1, and a gate electrode 9 is so formed as to be stretched over the foregoing two films, and a second conductivity-type source region 4 and a drain region 5 are formed on both sides of the gate electrode 9 in the substrate 1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は半導体記憶装置およびそ
の製法に関する。さらに詳しくは、絶縁膜に電子をトラ
ップする不揮発性メモリセルのセル面積の縮小化を図っ
た半導体記憶装置およびその製法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and its manufacturing method. More specifically, the present invention relates to a semiconductor memory device in which a cell area of a nonvolatile memory cell that traps electrons in an insulating film is reduced, and a manufacturing method thereof.

【０００２】[0002]

【従来の技術】無電源状態でもデータ保持のできるＥＰ
ＲＯＭやＥＥＰＲＯＭなどの不揮発性半導体記憶装置に
は、電荷を蓄積しておく手段によって、フローティング
ゲートにホットエレクトロンを注入するフラッシュメモ
リ型と絶縁膜にＦＮトンネリングやダイレクトトンネリ
ングなどにより電子を注入するＭＩＯＳ(metal insulat
or oxide semiconductor) 型に大別される。このうちＭ
ＩＯＳ型には金属−酸化膜−チッ化膜−酸化膜−半導体
構造のＭＯＮＯＳ(metal oxide nitride oxide semicon
ductor) 型や金属−チッ化膜−酸化膜−半導体構造のＭ
ＮＯＳ(metal nitride oxide semiconductor) 型などあ
り、フラッシュ型メモリに比べ書き込み回数が１〜２桁
多いため、有用されている。2. Description of the Related Art EP that can retain data even when there is no power supply
In a nonvolatile semiconductor memory device such as a ROM or an EEPROM, a flash memory type in which hot electrons are injected into a floating gate by a means for accumulating charges, and a MIO (in which electrons are injected into an insulating film by FN tunneling or direct tunneling). metal insulat
or oxide semiconductor) type. Of these, M
The IOS type includes metal-oxide film-nitride film-oxide film-semiconductor structure MONOS (metal oxide nitride oxide semicon)
ductor type or metal-nitride film-oxide film-semiconductor structure M
There is a NOS (metal nitride oxide semiconductor) type or the like, which is useful because the number of times of writing is one to two digits larger than that of a flash type memory.

【０００３】しかしこのＭＮＯＳ型やＭＯＮＯＳ型の不
揮発性メモリセルにおいては、記憶の消去のため電子を
トラップする絶縁膜から電子を引き抜くときに引き抜き
過ぎると、スレッショルド電圧が下がり過ぎて誤動作を
生じるという問題がある。このため、ＭＮＯＳ型やＭＯ
ＮＯＳ型のメモリトランジスタと通常のＭＯＳ型のエン
ハンスメントトランジスタを同じ場所に作り込む半導体
記憶装置が利用されている。However, in this MNOS type or MONOS type non-volatile memory cell, if the electrons are extracted too much from the insulating film that traps the electrons for the purpose of erasing the memory, the threshold voltage becomes too low and a malfunction occurs. There is. Therefore, MNOS type and MO
A semiconductor memory device in which a NOS type memory transistor and a normal MOS type enhancement transistor are formed in the same place is used.

【０００４】このような構造のＭＮＯＳ型半導体記憶装
置の１個のセル部分の構造を図13および図14に示す。図
13はたとえばｐ型の半導体基板31にｎ⁺ 型のソース領域
32およびｎ⁺ 型のドレイン領域33が形成され、表面の厚
い酸化膜35の中心部がエッチング除去され、薄いトンネ
ル酸化膜36、キャリヤのトラップ用のたとえばチッ化ケ
イ素膜37、ポリシリコンなどからなるゲート電極膜38が
順次設けられ、中心部の薄いトンネル酸化膜36の部分で
電子をトンネリングさせることにより記憶部とし、その
両隣りの部分を通常のエンハンスメント型ＭＯＳトラン
ジスタとして利用するものである。The structure of one cell portion of the MNOS type semiconductor memory device having such a structure is shown in FIGS. 13 and 14. Figure
13 is, for example, an n ⁺ type source region on a p type semiconductor substrate 31.
32 and an n ⁺ type drain region 33 are formed, the central portion of the thick oxide film 35 on the surface is removed by etching, and a thin tunnel oxide film 36, a silicon nitride film 37 for trapping carriers, polysilicon, etc. are formed. A gate electrode film 38 is sequentially provided, and electrons are tunneled in the thin tunnel oxide film 36 in the central portion to form a memory portion, and both adjacent portions are used as a normal enhancement type MOS transistor.

【０００５】図14の構造は、キャリヤをトラップするチ
ッ化ケイ素膜37を記憶部Ａの部分のみに設けられるよう
にエッチングしたものである。これは両側のＭＯＳトラ
ンジスタのゲート絶縁膜が厚い酸化ケイ素膜とチッ化ケ
イ素膜の構造になると、トランジスタのＢＴ処理（Bias
Temperature処理）によるスレッショルド電圧の変化が
大きくなるという問題を解決するためである。In the structure shown in FIG. 14, a silicon nitride film 37 that traps carriers is etched so that it can be provided only in the memory portion A. This is because when the gate insulating film of the MOS transistors on both sides has a structure of a thick silicon oxide film and a silicon nitride film, BT processing (Bias
This is to solve the problem that the change in threshold voltage due to temperature processing) becomes large.

【０００６】[0006]

【発明が解決しようとする課題】しかし、この構造のメ
モリトランジスタを作るにはトンネル酸化膜のパターニ
ング、チッ化ケイ素膜のパターニングおよび両側のＭＯ
Ｓトランジスタ用のゲート絶縁膜がそれぞれゲート電極
の下側に配置されるようにゲート電極のパターニングを
する必要があり、パターニングの際のアライメントマー
ジンおよび各膜の幅を考慮すると少なくともチャネル領
域の長さＬは３μｍ以上となり、３μｍより小さくする
ことができない。そのためセル面積を小さくし、素子の
集積度を上げるのに限界がある。However, in order to manufacture a memory transistor having this structure, patterning of a tunnel oxide film, patterning of a silicon nitride film and MO on both sides are performed.
It is necessary to pattern the gate electrode so that the gate insulating film for the S transistor is arranged below the gate electrode. Considering the alignment margin and the width of each film at the time of patterning, at least the length of the channel region is considered. L becomes 3 μm or more and cannot be made smaller than 3 μm. Therefore, there is a limit in reducing the cell area and increasing the degree of integration of the device.

【０００７】本発明の目的は、このような問題を解決
し、ＭＯＮＯＳ型またはＭＮＯＳ型のメモリトランジス
タと通常のＭＯＳトランジスタとからなる複合メモリセ
ルの縮小化を図り、素子の集積度を上げると共にコスト
ダウンを図れる半導体記憶装置およびその製法を提供す
ることにある。An object of the present invention is to solve such a problem, to reduce the size of a composite memory cell composed of a MONOS type or MNOS type memory transistor and an ordinary MOS transistor, to increase the degree of integration of elements and to reduce the cost. A semiconductor memory device that can be downsized and a manufacturing method thereof are provided.

【０００８】[0008]

【課題を解決するための手段】本発明による半導体記憶
装置は半導体基板にソース領域とドレイン領域とが設け
られ、該ソース領域とドレイン領域とのあいだのチャネ
ル領域上の半導体基板表面の一方側にゲート絶縁膜、他
方側にキャリヤを保持するトラップ膜が連らなって設け
られ、該ゲート絶縁膜とトラップ膜の接続部上に両膜に
またがってゲート電極が設けられてなるメモリトランジ
スタがマトリックス状に配列されてなるものである。In a semiconductor memory device according to the present invention, a semiconductor substrate is provided with a source region and a drain region, and on one side of the semiconductor substrate surface on the channel region between the source region and the drain region. A matrix-shaped memory transistor in which a gate insulating film and a trap film for holding a carrier are provided in series on the other side, and a gate electrode is provided on the connecting portion between the gate insulating film and the trap film across both films It is arranged in.

【０００９】前記トラップ膜は、半導体基板上に酸化ケ
イ素膜、チッ化ケイ素膜および酸化ケイ素膜が順次設け
られて３層構造とされてなることが、キャリヤを信頼性
よく保持するのに好ましい。It is preferable that the trap film has a three-layer structure in which a silicon oxide film, a silicon nitride film and a silicon oxide film are sequentially provided on a semiconductor substrate in order to reliably hold the carrier.

【００１０】また前記トラップ膜は半導体基板上に酸化
ケイ素膜とチッ化ケイ素膜が順次設けられて２層構造と
されてなることが、製造工数を削減する点からは好まし
い。さらに、前記ゲート絶縁膜と前記トラップ膜とがほ
ぼ同一面に形成されてなることが、ゲート電極の成膜上
の信頼性から好ましい。It is preferable that the trap film has a two-layer structure in which a silicon oxide film and a silicon nitride film are sequentially provided on a semiconductor substrate from the viewpoint of reducing the number of manufacturing steps. Furthermore, it is preferable that the gate insulating film and the trap film are formed on substantially the same surface in terms of reliability in forming the gate electrode.

【００１１】本発明による半導体記憶装置の製法は、
（ａ）半導体基板に素子分離用のフィールド絶縁膜を設
け、（ｂ）前記半導体基板の表面にキャリヤを保持する
ためのトラップ膜を設け、（ｃ）前記フィールド絶縁膜
のあいだに挟まれた活性領域上で前記トラップ膜の一部
をエッチングすることにより半導体基板の活性領域の一
部を露出させ、（ｄ）前記露出した活性領域の表面にゲ
ート絶縁膜を形成することにより前記活性領域上でゲー
ト絶縁膜とトラップ膜を連続させ、（ｅ）前記ゲート絶
縁膜およびトラップ膜との接続部の表面で前記ゲート絶
縁膜およびトラップ膜を覆うようにゲート電極を設け、
（ｆ）該ゲート電極をマスクとして前記半導体基板の活
性領域に不純物を導入することによりソース領域および
ドレイン領域を形成することを特徴とする。A method of manufacturing a semiconductor memory device according to the present invention is
(A) a field insulating film for element isolation is provided on the semiconductor substrate, (b) a trap film for holding carriers is provided on the surface of the semiconductor substrate, and (c) an activity sandwiched between the field insulating films. A part of the active region of the semiconductor substrate is exposed by etching a part of the trap film on the region, and (d) a gate insulating film is formed on the surface of the exposed active region. A gate insulating film and a trap film are continuous, and (e) a gate electrode is provided so as to cover the gate insulating film and the trap film at the surface of the connection portion between the gate insulating film and the trap film,
(F) The source region and the drain region are formed by introducing impurities into the active region of the semiconductor substrate using the gate electrode as a mask.

【００１２】前記ゲート電極を設けたのち、該ゲート電
極に覆われないで露出している前記トラップ膜をエッチ
ング除去し、該エッチングにより露出した半導体基板の
活性領域の表面に絶縁膜を設け、前記ゲート電極をマス
クとして前記活性領域の表面に不純物を導入することに
よりソース領域およびドレイン領域を形成することが、
トラップされたキャリヤによるソース領域またはドレイ
ン領域への影響を除く点から好ましい。After providing the gate electrode, the trap film exposed without being covered with the gate electrode is removed by etching, and an insulating film is provided on the surface of the active region of the semiconductor substrate exposed by the etching. Forming a source region and a drain region by introducing impurities into the surface of the active region using the gate electrode as a mask,
It is preferable in that the influence of the trapped carriers on the source region or the drain region is eliminated.

【００１３】[0013]

【作用】本発明によれば、半導体基板の活性領域表面に
ゲート絶縁膜とトラップ膜が連らなるように設けられ、
両膜の接続部上にゲート電極が設けられているため、ゲ
ート電極を最小加工寸法で形成することができ、短かい
チャネル領域でトラップ膜を有するメモリ部とゲート絶
縁膜からなるＭＯＳトランジスタ部とを有するメモリセ
ルを形成できる。According to the present invention, the gate insulating film and the trap film are provided in series on the surface of the active region of the semiconductor substrate,
Since the gate electrode is provided on the connection portion of both films, the gate electrode can be formed with the minimum processing size, and the memory portion having the trap film in the short channel region and the MOS transistor portion including the gate insulating film are formed. Can be formed.

【００１４】[0014]

【実施例】図１は本発明の半導体記憶装置の一実施例の
１個のメモリセル部分の断面構造図である。図１におい
てたとえばｎ型の半導体基板１にｐウェル２が形成さ
れ、各メモリセルを分離するための酸化ケイ素膜などか
らなるフィールド絶縁膜３に囲まれた活性領域にｎ⁺ 型
のソース領域４およびドレイン領域５と該ソース領域４
およびドレイン領域５で挟まれたチャネル領域６の表面
に、たとえば酸化ケイ素からなるゲート絶縁膜７とトラ
ップ膜８とが、たとえば図１に示されるようにチャネル
領域上にゲート絶縁膜７とトラップ膜８が共に存在する
ように連らなってほぼ同じ厚さになるように設けられて
いる。ゲート絶縁膜７とトラップ膜８の接続部の表面で
チャネル領域６上にゲート電極９が設けられ、さらに、
たとえばＰＳＧなどからなる保護膜10が設けられ、コン
タクト孔を介してたとえばＡｌ−ＳｉやＡｌ−Ｓｉ−Ｃ
ｕなどを蒸着法などにより成膜することにより、ソース
電極11およびドレイン電極12が形成され、マトリックス
状に配列された各メモリセルの、たとえば横方向に並ぶ
各メモリセルのゲート電極を連結してワード線とし、縦
方向に並ぶ各メモリセルのドレイン電極を連結してビッ
ト線とし、同じく縦方向に並ぶ各メモリセルのソース電
極を連結してソース線とすることにより、図３に示すよ
うなマトリックス状に配列された各メモリトランジスタ
に選択的に書き込みまたは読出しをすることができる半
導体記憶装置となる。1 is a cross-sectional structural view of one memory cell portion of an embodiment of a semiconductor memory device of the present invention. In FIG. 1, for example, ap well 2 is formed on an n type semiconductor substrate 1, and an n ⁺ type source region 4 is formed in an active region surrounded by a field insulating film 3 made of a silicon oxide film or the like for separating each memory cell. And the drain region 5 and the source region 4
A gate insulating film 7 and a trap film 8 made of, for example, silicon oxide are formed on the surface of the channel region 6 sandwiched between the drain region 5 and the drain region 5, and the gate insulating film 7 and the trap film are formed on the channel region as shown in FIG. 8 are provided so as to be present together so as to have substantially the same thickness. A gate electrode 9 is provided on the channel region 6 on the surface of the connection portion between the gate insulating film 7 and the trap film 8, and
For example, a protective film 10 made of PSG or the like is provided, and for example, Al-Si or Al-Si-C is provided through a contact hole.
The source electrode 11 and the drain electrode 12 are formed by depositing u or the like by a vapor deposition method or the like, and the gate electrodes of the memory cells of the memory cells arranged in a matrix are connected to each other, for example. As shown in FIG. 3, a word line is formed by connecting the drain electrodes of the memory cells arranged in the vertical direction to form a bit line, and connecting the source electrodes of the memory cells arranged in the vertical direction to form a source line. A semiconductor memory device capable of selectively writing or reading data in each memory transistor arranged in a matrix.

【００１５】本実施例では、前記トラップ膜８は、トン
ネル絶縁膜８ａ、キャリヤ保持用絶縁膜８ｂ、保護膜８
ｃの三層構造からなり、トンネル絶縁膜８ａは電子など
のキャリヤをチッ化ケイ素などからなるキャリヤ保持用
絶縁膜８ｂにトンネリングさせると共に、一旦キャリヤ
保持用絶縁膜８ｂに注入されたキャリヤを逃げないよう
に保護するトンネル絶縁膜で、通常酸化ケイ素により15
〜25Åの厚さで形成される。またキャリヤ保持用絶縁膜
８ｂは電子などのキャリヤをトラップする膜でチッ化ケ
イ素からなるのが好ましいが、酸化チッ化ケイ素などか
らなる膜でもよく、通常50〜500 Åの厚さで形成され
る。さらに最上段の酸化ケイ素などからなる保護膜８ｃ
はトラップされたキャリヤがゲート電極９などに逃げな
いように保護する膜で、通常30〜50Åの厚さで形成され
る。しかしトラップ膜８としてはこのような３層構造で
なくてもトンネル用の絶縁膜８ａとキャリヤ保持用絶縁
膜８ｂの２層またはキャリヤ保持用絶縁膜８ｂの１層の
みで形成することもできる。またゲート絶縁膜７とトラ
ップ膜８とがほぼ同じ厚さになる例で示したが、ほぼ同
じ厚さであれば、その上に設けられるゲート電極９が平
担に形成され、信頼性の点から好ましいが、必ずしもほ
ぼ同一面に形成されていなくてもよい。In this embodiment, the trap film 8 is a tunnel insulating film 8a, a carrier holding insulating film 8b, and a protective film 8.
The tunnel insulating film 8a has a three-layer structure of c and tunnels carriers such as electrons to the carrier holding insulating film 8b made of silicon nitride and prevents escape of carriers once injected into the carrier holding insulating film 8b. A tunnel insulating film that protects against
Formed with a thickness of ~ 25Å. The carrier holding insulating film 8b is a film for trapping carriers such as electrons and is preferably made of silicon nitride, but it may be a film made of silicon oxide nitride or the like and is usually formed with a thickness of 50 to 500 Å. . Further, a protective film 8c made of silicon oxide or the like on the uppermost stage
Is a film that protects the trapped carriers from escaping to the gate electrode 9 and the like, and is usually formed with a thickness of 30 to 50 Å. However, the trap film 8 may be formed not only with such a three-layer structure but with two layers of the insulating film 8a for tunnel and the insulating film 8b for carrier holding or only one layer of the insulating film 8b for carrier holding. Although the gate insulating film 7 and the trap film 8 have the same thickness in the example, the gate electrode 9 provided on the gate insulating film 7 and the trap film 8 are flat, and the reliability is high. However, it is not always necessary that they are formed on substantially the same surface.

【００１６】本発明によればＭＯＳトランジスタのチャ
ネル領域上に通常のＭＯＳトランジスタ用のゲート絶縁
膜７とトラップ膜８を横方向に連続して設け、その両方
にまたがってゲート電極９を形成しているため、ゲート
絶縁膜７、トラップ膜８を別々にパターニングする必要
がなく、ゲート電極９がゲート絶縁膜７とトラップ膜８
の両方にまたがるようにゲート電極９をパターニングす
るだけでよく、アライメントマージンを最小限に抑える
ことできる。その結果、ゲート電極９の長さを0.4 〜1.
0 μｍ程度に縮小することができる。しかもメモリトラ
ンジスタとしてはトラップ膜の存在する部分で通常のメ
モリトランジスタとしての動作をし、また電子を引き抜
き過ぎて低いゲート電圧に対しても動作してしまう誤動
作を防止する。エンハンスメントトランジスタとしては
ゲート絶縁膜側部分で通常のＭＯＳトランジスタとして
動作する。これらのメモリトランジスタおよびＭＯＳト
ランジスタとして動作するチャネル長の長さは共に0.1
〜0.2 μｍ程度あればよく、アライメントマージンを考
慮しても前述のようにゲート電極の長さを0.4 〜1.0 μ
ｍ程度に形成でき、従来のセルの大きさの１／３程度に
セルの縮小化を図れる。According to the present invention, the gate insulating film 7 and the trap film 8 for a normal MOS transistor are continuously provided in the lateral direction on the channel region of the MOS transistor, and the gate electrode 9 is formed across both of them. Therefore, it is not necessary to pattern the gate insulating film 7 and the trap film 8 separately, and the gate electrode 9 serves as the gate insulating film 7 and the trap film 8.
It suffices to pattern the gate electrode 9 so as to extend over both of them, and the alignment margin can be minimized. As a result, the length of the gate electrode 9 is 0.4-1.
It can be reduced to about 0 μm. In addition, the memory transistor operates as a normal memory transistor in the portion where the trap film is present, and prevents a malfunction that operates even with a low gate voltage due to too many electrons being extracted. As the enhancement transistor, the gate insulating film side portion operates as a normal MOS transistor. The channel length operating as these memory transistor and MOS transistor is 0.1.
Approximately 0.2 μm or so, and considering the alignment margin, the gate electrode length is 0.4 to 1.0 μm as described above.
The size of the cell can be reduced to about m, and the size of the cell can be reduced to about 1/3 of the size of the conventional cell.

【００１７】前記実施例では、ｎ型半導体基板にｐウェ
ルを設けて、ｎチャネルのトランジスタの例で説明した
が、それぞれ逆の導電型で形成してもよく、またウェル
を設けないで半導体基板に直接逆の導電型のチャネルの
トランジスタを形成することもできる。さらに、前記実
施例では、ソース領域４側にゲート絶縁膜７を設け、ド
レイン領域５側にトラップ膜８を設けたが、この関係は
逆でもよい。In the above-described embodiment, the n-type semiconductor substrate is provided with the p-well and the n-channel transistor is described as an example. However, the conductivity types may be opposite to each other, and the well may not be provided in the semiconductor substrate. It is also possible to directly form a channel transistor of the opposite conductivity type. Furthermore, in the above-described embodiment, the gate insulating film 7 is provided on the source region 4 side and the trap film 8 is provided on the drain region 5 side, but this relationship may be reversed.

【００１８】前記実施例では、トラップ膜８をドレイン
領域５上に残したままの構造であるが、トラップ膜８は
絶縁膜であるため、注入されたキャリヤは殆ど移動せ
ず、問題は生じない。しかし、ソース領域４やドレイン
領域５上のトラップ膜８にトラップされたキャリヤが移
動して、ソース領域４やドレイン領域５のコンダクタン
スを変動させる虞れがあれば、ゲート電極９を形成する
際に同時にトラップ膜８をエッチングすることによりチ
ャネル領域６上のみにトラップ膜８を残すことができ
る。その構造を図２に示す。図２において各符号は図１
の実施例と同じ部分を示し、トラップ膜８がゲート電極
９に合わせてパターニングされ、その周囲にさらに酸化
膜13が設けられているものである。したがって本実施例
によるメモリセルが図３に示すようにマトリックス状に
配列される半導体記憶装置は第１の実施例と同様に動作
する。In the above-described embodiment, the trap film 8 is left on the drain region 5, but since the trap film 8 is an insulating film, the injected carriers hardly move and no problem occurs. . However, if there is a possibility that carriers trapped in the trap film 8 on the source region 4 or the drain region 5 may move to change the conductance of the source region 4 or the drain region 5, when the gate electrode 9 is formed. By etching the trap film 8 at the same time, the trap film 8 can be left only on the channel region 6. Its structure is shown in FIG. In FIG. 2, each symbol is the same as in FIG.
The same part as that of the first embodiment is shown, in which the trap film 8 is patterned in conformity with the gate electrode 9 and an oxide film 13 is further provided around it. Therefore, the semiconductor memory device in which the memory cells according to the present embodiment are arranged in a matrix as shown in FIG. 3 operates similarly to the first embodiment.

【００１９】つぎに、本発明の半導体記憶装置の製法に
ついて説明する。まず図４〜５に示すように、半導体基
板１にチャネル領域の導電型とするｐ型またはｎ型の第
１導電型ウェル２を形成し、各メモリセルを分離するた
め、酸化ケイ素などからなる3000〜7000Åの厚さのフィ
ールド絶縁膜３を選択酸化法などにより設ける。なお、
第１導電型ウェルはとくに設けなくても、半導体基板１
の導電型を使用できるときはそのまま半導体基板１にフ
ィールド絶縁膜を設けることができる。Next, a method of manufacturing the semiconductor memory device of the present invention will be described. First, as shown in FIGS. 4 to 5, a p-type or n-type first conductivity type well 2 having a conductivity type of a channel region is formed in a semiconductor substrate 1 and is made of silicon oxide or the like to separate each memory cell. A field insulating film 3 having a thickness of 3000 to 7000Å is provided by a selective oxidation method or the like. In addition,
Even if the first conductivity type well is not provided, the semiconductor substrate 1
When the conductivity type can be used, the field insulating film can be directly provided on the semiconductor substrate 1.

【００２０】つぎに図６に示すように、トラップ膜８と
するための酸化ケイ素からなるトンネル絶縁膜８ａを酸
化法により、15〜25Åの厚さだけ設け、さらにその表面
に電子などのキャリヤをトラップさせるキャリヤ保持用
絶縁膜８ｂを、チッ化ケイ素、酸化チッ化ケイ素などを
ＣＶＤ法などで50〜500 Å堆積させ、さらに表面側への
キャリヤの流出を防止するための保護膜８ｃとして酸化
ケイ素をＣＶＤ法、熱酸化法などで30〜50Å堆積させて
３層の積層構造からなるトラップ膜８を設ける。このト
ラップ膜８は３層で形成することが、注入されたキャリ
ヤを効果的に保持するのに好ましいが、必ずしも３層構
造でなくても、第１層８ａと第２層８ｂの２層構造また
は第２層８ｂのみからなる１層構造でもよい。Next, as shown in FIG. 6, a tunnel insulating film 8a made of silicon oxide for forming the trap film 8 is provided by an oxidation method to a thickness of 15 to 25Å, and carriers such as electrons are further provided on the surface thereof. The carrier holding insulating film 8b to be trapped is deposited with silicon nitride, silicon oxide nitride, or the like by a CVD method at 50 to 500 Å, and is used as a protective film 8c for preventing the outflow of carriers to the surface side. Is deposited by a CVD method, a thermal oxidation method, or the like to 30 to 50 Å to form a trap film 8 having a three-layer laminated structure. It is preferable that the trap film 8 is formed of three layers in order to effectively retain the injected carriers, but the trap film 8 does not necessarily have the three-layer structure but has the two-layer structure of the first layer 8a and the second layer 8b. Alternatively, it may have a single-layer structure including only the second layer 8b.

【００２１】つぎに、図７に示すように、前記トラップ
膜８をメモリトランジスタのチャネル領域の中心部すな
わちフィールド絶縁膜３の中間部でパターニングし、さ
らに活性領域上のトラップ膜８の半分程度をエッチング
することにより、除去する。このエッチングはレジスト
膜などからなるの保護膜14を設け、リン酸液、ＨＦ液な
どによるウェットエッチングや反応性イオンエッチング
（ＲＩＥ）、ケミカルドライエッチング（ＣＤＥ）など
のドライエッチングにより行うことができる。Next, as shown in FIG. 7, the trap film 8 is patterned at the center of the channel region of the memory transistor, that is, at the middle of the field insulating film 3, and about half of the trap film 8 on the active region is patterned. It is removed by etching. This etching can be performed by providing a protective film 14 made of a resist film or the like and performing wet etching with phosphoric acid solution, HF solution or the like, or dry etching such as reactive ion etching (RIE) or chemical dry etching (CDE).

【００２２】つぎに、図８に示すようにトラップ膜８が
エッチング除去された部分の活性領域上に、酸化ケイ素
などからなるゲート絶縁膜７を酸化法、ＣＶＤ法などに
より設ける。このばあい、熱酸化法によれば、活性領域
表面とチッ化ケイ素膜上の酸化膜の酸化レートが異な
り、前述のトラップ膜８を実質的に同一面になるように
形成され好ましいが、必ずしも同一面になっていなくて
もよい。Next, as shown in FIG. 8, a gate insulating film 7 made of silicon oxide or the like is provided on the active region of the portion where the trap film 8 is removed by etching by the oxidation method, the CVD method or the like. In this case, according to the thermal oxidation method, the oxidation rate of the oxide film on the surface of the active region is different from that of the oxide film on the silicon nitride film, and it is preferable that the trap film 8 is formed to be substantially on the same plane. It does not have to be on the same plane.

【００２３】ついで、図９に示すように、ゲート絶縁膜
７とトラップ膜８の両方にまたがるようにゲート電極９
を形成する。このゲート電極９は半導体基板１上のゲー
ト絶縁膜７およびトラップ膜８の表面の全面に、不純物
含有のポリシリコン、シリサイド、ポリサイドなどをＣ
ＶＤ法、スパッタ法などにより3000〜4000Åの厚さに堆
積し、前述のゲート絶縁膜７とトラップ膜８の接続部分
をカバーするように、レジスト膜などからなる保護膜15
をパターニングしてフッ硝酸液のウェットエッチングま
たは反応性イオンエッチング、ＣＤＥエッチングなどの
ドライエッチングによりエッチングする。この保護膜15
のパターニングの際に保護膜14のマスクを基準にする
と、アライメントマージンの0.1 μｍ以下の精度でゲー
ト絶縁膜７およびトラップ膜８の接続部分が中心にくる
ようにパターニングすることができる。Then, as shown in FIG. 9, the gate electrode 9 is formed so as to extend over both the gate insulating film 7 and the trap film 8.
To form. The gate electrode 9 is formed on the entire surface of the gate insulating film 7 and the trap film 8 on the semiconductor substrate 1 with C containing impurities such as polysilicon, silicide, and polycide.
The protective film 15 made of a resist film or the like is deposited by the VD method, the sputtering method, or the like to a thickness of 3000 to 4000Å and covers the connecting portion between the gate insulating film 7 and the trap film 8 described above.
Are patterned and etched by wet etching with a hydrofluoric nitric acid solution or by dry etching such as reactive ion etching or CDE etching. This protective film 15
When the mask of the protective film 14 is used as a reference in the patterning of, the patterning can be performed so that the connection portion of the gate insulating film 7 and the trap film 8 is centered with an accuracy of an alignment margin of 0.1 μm or less.

【００２４】つぎに、図10に示すように、ゲート電極９
をマスクとして不純物イオン、たとえばｎ型不純物とし
ては、リン、ヒ素、アンチモンなどのイオンを、ｐ型不
純物としてはボロン、アルミニウムなどのイオンをイオ
ン注入法により導入し、ソース領域４およびドレイン領
域５を設ける。イオン打込みの条件はイオンの種類によ
っても異なるが、通常はドーズ量が５Ｅ14〜５Ｅ15／cm
² 、打込みエネルギーが50〜100keVの範囲で打ち込む。Next, as shown in FIG.
Is used as a mask to introduce impurity ions such as phosphorus, arsenic, and antimony as n-type impurities, and ions such as boron and aluminum as p-type impurities by an ion implantation method to form the source region 4 and the drain region 5. Set up. Ion implantation conditions vary depending on the type of ion, but the dose is usually 5E14 to 5E15 / cm
² 、 Implantation energy is in the range of 50-100keV.

【００２５】最後に表面全体に酸化ケイ素、ＰＳＧ、Ｂ
ＰＳＧなどからなる層間絶縁膜10を設け、コンタクト孔
を設けてＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ｗ、ＷＳｉ、
ポリシリコンなどからなる電極膜を設け、ソース電極1
1、ドレイン電極12を設けることにより図１に示すよう
な各メモリセルの構造がえられる。さらに、アルミニウ
ム、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ｗ、ＷＳｉ、ポリ
シリコンなどを、蒸着法、スパッタ法などによる成膜と
エッチングにより各行のメモリトランジスタのゲート電
極を連結してワード線を形成し、各列のメモリトランジ
スタのソース電極およびドレイン電極をそれぞれ連結し
てソース線、ビット線を形成する。Finally, silicon oxide, PSG, B is formed on the entire surface.
An interlayer insulating film 10 made of PSG or the like is provided, contact holes are provided, and Al-Si, Al-Si-Cu, W, WSi,
The source electrode 1
1. By providing the drain electrode 12, the structure of each memory cell as shown in FIG. 1 can be obtained. Further, aluminum, Al-Si, Al-Si-Cu, W, WSi, polysilicon, etc. are formed by a vapor deposition method, a sputtering method, or the like, and the gate electrodes of the memory transistors in each row are connected by etching to form word lines. Then, the source electrode and the drain electrode of the memory transistor in each column are connected to form a source line and a bit line.

【００２６】前記製法の実施例では、トラップ膜８をド
レイン領域５上に残したままの製法を説明したが、ドレ
イン領域５上のトラップ膜８を除去するばあいには、前
記図９の工程のゲート電極９を形成したのちに、図11に
示すように、ゲート電極９を保護膜として、図７の説明
と同様の方法でエッチングすることにより、ドレイン領
域５上のトラップ膜８を除去できる。そののち、図12に
示すように、ＣＶＤ法、熱酸化法などにより酸化ケイ素
からなる絶縁膜13を設け、つづいて図10で説明したのと
同様の手順を行うことにより半導体記憶装置がえられ
る。 つぎに好ましい具体的な実施例についてさらに詳
細に説明する。In the embodiment of the manufacturing method described above, the manufacturing method in which the trap film 8 is left on the drain region 5 is described. However, when the trap film 8 on the drain region 5 is removed, the process shown in FIG. After the gate electrode 9 is formed, the trap film 8 on the drain region 5 can be removed by etching the gate electrode 9 as a protective film in the same manner as described with reference to FIG. 7, as shown in FIG. . After that, as shown in FIG. 12, a semiconductor memory device is obtained by providing an insulating film 13 made of silicon oxide by a CVD method, a thermal oxidation method or the like, and then performing the same procedure as described in FIG. . Next, preferred specific examples will be described in more detail.

【００２７】実施例１ まず、結晶面が（１００）、比抵抗が２〜５Ω・ｃｍの
シリコン基板１にボロンイオンをドース量が２Ｅ13／cm
² 、打込みエネルギーが100keVで打ち込み、チッ素雰囲
気下1150±５℃で約８時間熱処理をしてｐウエル２を形
成した（図４参照）。Example 1 First, a silicon substrate 1 having a crystal plane of (100) and a specific resistance of 2 to 5 Ω · cm is doped with boron ions at a dose of 2E13 / cm.
^{2. The} implantation energy was 100 keV and the p well 2 was formed by heat treatment at 1150 ± 5 ° C. for about 8 hours in a nitrogen atmosphere (see FIG. 4).

【００２８】ついで、ＣＶＤ法によりパッド酸化ケイ素
膜を約 500Å、チッ化ケイ素膜を約1500Å堆積し、活性
領域をレジスト膜でマスクしてチッ化ケイ素膜をエッチ
ングし、900 〜1000℃、約150 分間の熱処理をすること
によりフィールド酸化膜からなるフィールド絶縁膜３
（以下、実施例１ではフィールド酸化膜３という）を約
7000Å設けた。そののち、ホットリン酸でエッチングす
ることによりチッ化ケイ素膜を剥離し、引き続きフッ酸
（ＨＦ）液でエッチングすることにより活性領域上の薄
い酸化膜をエッチングした（図５参照）。Then, a pad silicon oxide film of about 500Å and a silicon nitride film of about 1500Å are deposited by the CVD method, the active region is masked with a resist film to etch the silicon nitride film, and the silicon nitride film is etched at 900 to 1000 ° C. of about 150 Field insulating film 3 made of a field oxide film by heat treatment for 3 minutes
(Hereinafter, referred to as field oxide film 3 in Example 1)
7,000Å is provided. After that, the silicon nitride film was peeled off by etching with hot phosphoric acid, and then the thin oxide film on the active region was etched by etching with a hydrofluoric acid (HF) solution (see FIG. 5).

【００２９】つぎにトラップ膜８を形成すべく、半導体
基板１の表面の全面にＣＶＤ法により酸化ケイ素膜を20
Å、チッ化ケイ素膜を 200Å、酸化ケイ素膜を50Å順次
設けた（図６参照）。Next, in order to form the trap film 8, a silicon oxide film is formed on the entire surface of the semiconductor substrate 1 by the CVD method.
Å, 200 Å of silicon nitride film and 50 Å of silicon oxide film were sequentially provided (see FIG. 6).

【００３０】ついでホトレジスト膜からなる保護膜14
（以下、実施例１ではホトレジスト膜14という）を約１
μｍの厚さ塗布し、フィールド酸化膜３で挟まれた活性
領域のほぼ中間の位置でホトレジスト膜14をパターニン
グし、引き続きパターニングされたホトレジスト膜14を
マスクとしてＨＦ液で酸化ケイ素膜とチッ化ケイ素膜の
３層構造のトラップ膜８をエッチングし、半導体基板１
の表面の一部を露出させた（図７参照）。Next, a protective film 14 made of a photoresist film
(Hereinafter, referred to as photoresist film 14 in Example 1) is about 1
The photoresist film 14 is applied in a thickness of about μm, and the photoresist film 14 is patterned at a position approximately in the middle of the active region sandwiched by the field oxide films 3. Subsequently, the patterned photoresist film 14 is used as a mask to etch the silicon oxide film and the silicon nitride film. The trap film 8 having a three-layer structure of the film is etched to form the semiconductor substrate 1
A part of the surface was exposed (see FIG. 7).

【００３１】ついで、850 〜900 ℃で約60分間の熱処理
をして露出した半導体基板１の表面を酸化させ、約 300
Åの厚さの酸化ケイ素膜からなる、ゲート絶縁膜７を形
成した。この際トラップ膜８側も酸化が進むが、チッ化
ケイ素膜からなるキャリア保持用絶縁膜８ｂは酸化防止
膜となりその表面の酸化ケイ素膜の酸化のレートは小さ
く殆ど酸化膜は厚くならないでゲート絶縁膜７の表面と
トラップ膜８の表面が実質的に面一の状態になった（図
８参照）。Then, the exposed surface of the semiconductor substrate 1 is oxidized by heat treatment at 850 to 900 ° C. for about 60 minutes to about 300
A gate insulating film 7 made of a silicon oxide film having a thickness of Å was formed. At this time, oxidation progresses also on the trap film 8 side, but the carrier holding insulating film 8b made of a silicon nitride film serves as an anti-oxidation film, and the oxidation rate of the silicon oxide film on the surface thereof is small so that the oxide film hardly becomes thick and the gate insulation The surface of the film 7 and the surface of the trap film 8 were substantially flush with each other (see FIG. 8).

【００３２】つぎに全面にＣＶＤ法によりポリシリコン
膜を約4000Å形成した。この際、ホスフィンガスも10体
積％の割合で混入しておき、ｎ型不純物をドーピングし
て導電性を高くした。そののち、ホトレジスト膜からな
る保護膜15（以下、実施例１ではホトレジスト膜15とい
う）でマスキングし、ＲＩＥ法でエッチングしてゲート
電極９を形成した（図９参照）。この際ホトレジスト膜
15のパターニングにより残されたホトレジスト膜の中心
線部がゲート絶縁膜７とトラップ膜８の境界線部になる
ように、マスクの位置合わせをした。Next, a polysilicon film was formed on the entire surface by the CVD method to have a thickness of about 4000 liters. At this time, phosphine gas was also mixed at a rate of 10% by volume, and n-type impurities were doped to increase the conductivity. After that, the gate electrode 9 was formed by masking with a protective film 15 made of a photoresist film (hereinafter referred to as the photoresist film 15 in Example 1) and etching by the RIE method (see FIG. 9). At this time, the photoresist film
The mask was aligned so that the center line part of the photoresist film left by the patterning of 15 became the boundary part of the gate insulating film 7 and the trap film 8.

【００３３】ついで、ヒ素イオンをドーズ量が５Ｅ15、
打込みエネルギーが70keV で打ち込み、ｎ⁺ 型のソース
領域４とｎ⁺ 型のドレイン領域５をそれぞれ同時に形成
した（図10参照）。Then, the dose of arsenic ions is 5E15,
The implantation energy was 70 keV, and the n ⁺ type source region 4 and the n ⁺ type drain region 5 were simultaneously formed (see FIG. 10).

【００３４】最後にＣＶＤ法によりＢＰＳＧ（ボロン
ドープド フォスホ−シリケートガラス）膜を約6000Å
堆積し、層間絶縁膜10とし、チッ素雰囲気下約 900℃、
約30分間の熱処理をしてアニールした。そののちホトレ
ジスト膜のパターニングとＲＩＥ法によるエッチングで
コンタクト孔を設け、Ａｌ−Ｓｉを蒸着し、パターニン
グしてソース電極11およびドレイン電極12を形成した
（図１参照）。そののち、さらに層間膜を介してアルミ
ニウム配線によりワード線、ソース線、ビット線を形成
した。Finally, BPSG (boron) is formed by the CVD method.
Doped phospho-silicate glass) film about 6000Å
Deposited to form the inter-layer insulating film 10, and under nitrogen atmosphere, about 900 ℃,
It was annealed by heat treatment for about 30 minutes. After that, a contact hole was formed by patterning the photoresist film and etching by the RIE method, Al—Si was vapor-deposited and patterned to form the source electrode 11 and the drain electrode 12 (see FIG. 1). After that, a word line, a source line, and a bit line were formed by aluminum wiring via an interlayer film.

【００３５】実施例２ つぎに本発明の半導体記憶装置の第２の実施例であるト
ラップ膜をゲート電極９の下側のみに形成する半導体記
憶装置の製法について説明する。Embodiment 2 Next, a method for manufacturing a semiconductor memory device according to a second embodiment of the semiconductor memory device of the present invention, in which a trap film is formed only under the gate electrode 9, will be described.

【００３６】まず、実施例１と同様に図４〜９の工程を
行った。そののち、図11に示すようにゲート電極９とセ
ルフアラインでＲＩＥでトラップ膜８をエッチングし、
保護膜８ｃ、キャリア保持用絶縁膜８ｂ、トンネル絶縁
膜８ａを順次エッチング除去し、半導体基板１の表面を
一部露出した。First, the steps of FIGS. 4 to 9 were performed in the same manner as in Example 1. After that, as shown in FIG. 11, the trap film 8 is etched by RIE with the gate electrode 9 and self-aligned,
The protective film 8c, the carrier holding insulating film 8b, and the tunnel insulating film 8a were sequentially removed by etching to partially expose the surface of the semiconductor substrate 1.

【００３７】そののち、空気中で850 〜900 ℃、約60分
間の熱処理をすることにより、半導体基板１の露出した
表面およびゲート電極９の周囲に約500 Å程度の酸化ケ
イ素膜を形成した（図12参照）。この際露出した半導体
基板１の表面およびゲート電極９の周囲の酸化レートは
大きいが、ゲート絶縁膜９の表面は酸化レートが小さ
く、ゲート電極９の両側の酸化膜の厚さはほぼ同じ厚さ
になった。そののち、実施例１の図10以後の工程と同様
の工程を行って図２に示す半導体記憶装置がえられた。After that, a heat treatment is performed in air at 850 to 900 ° C. for about 60 minutes to form a silicon oxide film of about 500 Å on the exposed surface of the semiconductor substrate 1 and around the gate electrode 9 ( (See Figure 12). At this time, the exposed surface of the semiconductor substrate 1 and the periphery of the gate electrode 9 have a large oxidation rate, but the surface of the gate insulating film 9 has a small oxidation rate, and the oxide films on both sides of the gate electrode 9 have almost the same thickness. Became. After that, steps similar to those of FIG. 10 of the first embodiment are performed to obtain the semiconductor memory device shown in FIG.

【００３８】つぎに、このようなメモリトランジスタが
図３に示されるように、マトリックス状に配列された半
導体記憶装置のセルＰ₁ についての書込み、消去、読出
しについて説明する。Writing, erasing, and reading of the cell P ₁ of the semiconductor memory device in which such memory transistors are arranged in a matrix as shown in FIG. 3 will be described.

【００３９】まずセルＰ₁ に書込みをするには、ワード
線Ｗ₁ に10Ｖを印加し、他のワード線Ｗ₂ ……は０Ｖと
し、またビット線Ｄ₁ は０Ｖとし、他のビット線Ｄ₂ …
…には禁止電圧７Ｖを印加する。さらに各ソース線
Ｓ₁ 、Ｓ₂ ……は開放（オープン）とし、基板を０Ｖと
する。このような電位を与えることにより、セルＰ₁ は
ゲートとドレインとのあいだに10Ｖの電圧が印加される
ことになり、トンネル絶縁膜を電子がトンネリングして
トラップ膜に電子が保持され、書込みがなされる。セル
Ｐ₁ と同じ行の他のメモリトランジスタはドレインに７
Ｖの電位が印加されているため、ゲートとドレインのあ
いだの電圧は３Ｖとなりこの低電圧では電子のトンネリ
ングが行われず、書込みはなされない。また、他の行の
メモリトランジスタはいずれもゲート電位が０Ｖになっ
ているため、ゲートとドレインのあいだは０Ｖまたは−
７Ｖとなり電子の注入が行われず、結局セルＰ₁ のみに
書込みがなされる。First, in order to write to the cell P ₁ , 10 V is applied to the word line W ₁ , the other word lines W ₂ ... Are set to 0 V, the bit line D ₁ is set to 0 V, and the other bit line D ₁ is set. ₂ ...
A prohibiting voltage of 7 V is applied to. Furthermore, the source lines S ₁ , S _2, ... Are opened and the substrate is set to 0V. By applying such a potential, a voltage of 10 V is applied to the cell P ₁ between the gate and the drain, electrons are tunneled through the tunnel insulating film, and the electrons are held in the trap film, and writing is performed. Done. The other memory transistor in the same row as cell P ₁ has a drain of 7
Since the potential of V is applied, the voltage between the gate and the drain is 3 V, and at this low voltage, electrons are not tunneled and writing is not performed. In addition, since the gate potentials of the memory transistors in the other rows are 0 V, 0 V or −V is applied between the gate and the drain.
The voltage becomes 7 V, and no electrons are injected, so that only cell P ₁ is written.

【００４０】つぎに、セルＰ₁ について消去するには、
ワード線Ｗ₁ に−10Ｖを印加し、他のワード線Ｗ₂ ……
は０Ｖとし、各ビット線Ｄ₁ 、Ｄ₂ ……およびソース線
Ｓ₁、Ｓ₂ ……を開放（オープン）とし、基板を０Ｖに
する。その結果、セルＰ₁ の属する行の各メモリトラン
ジスタは、ゲートが基板に対して−10Ｖとなり、トラッ
プ膜から基板側に電子が引き抜かれ消去される。この消
去はセルＰ₁ と同じ行にあるすべてのセルが消去され、
ワード線ごとの消去となる。他の行の各メモリトランジ
スタはゲートが０Ｖになっているため消去はなされな
い。Next, to erase the cell P ₁ ,
-10V is applied to the word line W ₁ and the other word lines W ₂ ...
Is 0 V, each bit line D ₁ , D _2, ... And source lines S ₁ , S ₂ ... Are opened (open), and the substrate is set to 0 V. As a result, the gate of each memory transistor in the row to which the cell P ₁ belongs becomes −10 V with respect to the substrate, and electrons are extracted from the trap film to the substrate side and erased. This erase will erase all cells in the same row as cell P ₁ ,
Each word line is erased. Since the gates of the memory transistors in the other rows are at 0V, they are not erased.

【００４１】つぎに、読出し法について説明する。セル
Ｐ₁ の読出しをするには、ワード線Ｗ₁ に５Ｖ、他のワ
ード線Ｗ₂ ………に０Ｖを印加し、ビット線Ｄ₁ に２Ｖ
を印加し、他のビット線Ｄ₂ ………を開放（オープン）
とし、ソース線Ｓ₁ と基板を０Ｖ、他のソース線Ｓ₂ …
……を開放（オープン）とする。このように電位を与え
ることにより、セルＰ₁ と同じ列にある各メモリトラン
ジスタはドレインとソースのあいだに２Ｖの電圧が印加
され、ゲート電圧によって電流が流れうる状態にあり、
セルＰ₁ のみがゲートに５Ｖ印加され、他のメモリトラ
ンジスタはゲートが０Ｖであるため、セルＰ₁ のみが書
込み状態によってＯＮ、ＯＦＦされる。すなわち、トラ
ップ膜に電子が注入されて書き込まれているとスレッシ
ョルド電圧が上がるため、５Ｖのゲート電圧に対しＯＦ
Ｆとなり、電子が注入されていなければドレインとソー
スのあいだに電流が流れてＯＮとなる。その結果「１」
と「０」の判別をできる。またセルＰ₁ と同じ行にある
各メモリトランジスタはゲートに５Ｖの電圧が印加され
ているが、ドレインとソースがオープンになっているた
め、ＯＦＦのままである。なお読出しの際セルＰ₁ と同
じ列のメモリトランジスタの電子引抜きが行われ過ぎて
スレショルドが下がりゲート電圧が０Ｖで動作状態にあ
ってもＭＯＳトランジスタ側はＯＮにならず誤った読出
しは行われない。Next, the reading method will be described. In order to read the cell P ₁ , 5V is applied to the word line W ₁ , 0V is applied to the other word lines W _2, ..., And 2V is applied to the bit line D ₁ .
Is applied and the other bit lines D ₂ ……… are opened (open).
, The source line S ₁ and the substrate are 0 V, other source lines S ₂ ...
... is opened. By applying the potential in this way, a voltage of 2 V is applied between the drain and the source of each memory transistor in the same column as the cell P _1, and a current can flow due to the gate voltage.
Only the cell P ₁ is applied to the gate with 5V, and the gates of the other memory transistors are 0V. Therefore, only the cell P ₁ is turned on and off depending on the write state. That is, if electrons are injected into the trap film and written, the threshold voltage rises, so that the gate voltage of 5V causes OF
It becomes F, and if no electrons are injected, a current flows between the drain and the source to turn it on. As a result, "1"
And "0" can be discriminated. In addition, each memory transistor in the same row as the cell P ₁ has a voltage of 5 V applied to its gate, but remains OFF because its drain and source are open. In the reading operation, electrons are extracted too much from the memory transistor in the same column as the cell P ₁ and the threshold is lowered, and even if the gate voltage is 0 V and the operating state is in effect, the MOS transistor side is not turned on and erroneous reading is not performed. .

【００４２】以上の関係を表にまとめると表１のように
なる。Table 1 summarizes the above relationships.

【００４３】[0043]

【表１】 [Table 1]

【００４４】以上の駆動法ではキャリヤとして電子の例
で説明したが、正孔をキャリヤとするばあいも、電位の
正負を逆にすれば同様にできる。In the above driving method, the case where electrons are used as carriers has been described. However, when holes are used as carriers, the same can be done by reversing the positive and negative potentials.

【００４５】[0045]

【発明の効果】本発明によれば、半導体基板の表面にそ
れぞれ連結するように設けられたゲート絶縁膜とキャリ
ヤをトラップするトラップ膜の連結部上にゲート電極が
設けられ、該ゲート電極の両側にソース領域およびドレ
イン領域が形成されて各メモリトランジスタが形成され
ているため、ゲート電極の最小加工寸法でキャリヤをト
ラップするメモリ部と通常のエンハンスメントＭＯＳト
ランジスタを狭いセル面積で形成できる。その結果、高
集積化が可能になると共にコストの低減を図ることがで
きる。According to the present invention, a gate electrode is provided on a connecting portion of a gate insulating film provided so as to be connected to a surface of a semiconductor substrate and a trap film for trapping carriers, and both sides of the gate electrode are provided. Since the source region and the drain region are formed in each memory transistor to form each memory transistor, it is possible to form a memory portion that traps carriers and a normal enhancement MOS transistor with a small cell area with the minimum processing size of the gate electrode. As a result, high integration is possible and cost reduction can be achieved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の半導体記憶装置の一実施例の１個のセ
ル部分の構造を示す断面説明図である。FIG. 1 is a cross-sectional explanatory view showing the structure of one cell portion of an embodiment of a semiconductor memory device of the present invention.

【図２】本発明の半導体記憶装置の他の実施例の１個の
セル部分の構造を示す断面説明図である。FIG. 2 is a cross-sectional explanatory view showing the structure of one cell portion of another embodiment of the semiconductor memory device of the present invention.

【図３】本発明の半導体記憶装置の等価回路図である。FIG. 3 is an equivalent circuit diagram of the semiconductor memory device of the present invention.

【図４】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。FIG. 4 is a cross-sectional explanatory view showing a manufacturing process of an embodiment of a method of manufacturing a semiconductor memory device of the present invention.

【図５】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。FIG. 5 is a cross-sectional explanatory view showing a manufacturing process of an embodiment of a method for manufacturing a semiconductor memory device of the present invention.

【図６】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。FIG. 6 is a cross-sectional explanatory view showing a manufacturing process of an embodiment of a method of manufacturing a semiconductor memory device of the present invention.

【図７】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。FIG. 7 is a cross-sectional explanatory view showing a manufacturing process of an embodiment of a method of manufacturing a semiconductor memory device of the present invention.

【図８】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。FIG. 8 is a cross-sectional explanatory view showing a manufacturing process of an embodiment of a method for manufacturing a semiconductor memory device of the present invention.

【図９】本発明の半導体記憶装置の製法の一実施例の製
造工程を示す断面説明図である。FIG. 9 is a cross-sectional explanatory view showing a manufacturing process of an embodiment of a method of manufacturing a semiconductor memory device of the present invention.

【図１０】本発明の半導体記憶装置の製法の一実施例の
製造工程を示す断面説明図である。FIG. 10 is a cross sectional explanatory view showing the manufacturing process of the embodiment of the method for manufacturing the semiconductor memory device of the present invention.

【図１１】本発明の半導体記憶装置の製法の他の実施例
の製造工程を示す断面説明図である。FIG. 11 is a cross-sectional explanatory view showing the manufacturing process of another embodiment of the method for manufacturing the semiconductor memory device of the present invention.

【図１２】本発明の半導体記憶装置の製法の他の実施例
の製造工程を示す断面説明図である。FIG. 12 is an explanatory sectional view showing a manufacturing process of another embodiment of the method for manufacturing a semiconductor memory device of the present invention.

【図１３】従来の半導体記憶装置の１個のセル部分の一
例の構造を示す断面説明図である。FIG. 13 is a cross-sectional explanatory view showing the structure of an example of one cell portion of a conventional semiconductor memory device.

【図１４】従来の半導体記憶装置の１個のセル部分の他
の例の構造を示す断面説明図である。FIG. 14 is an explanatory cross-sectional view showing the structure of another example of one cell portion of a conventional semiconductor memory device.

【符号の説明】[Explanation of symbols]

１ 半導体基板 ３ フィールド絶縁膜 ４ ソース領域 ５ ドレイン領域 ６ チャネル領域 ７ ゲート絶縁膜 ８ トラップ膜 ９ ゲート電極 1 semiconductor substrate 3 field insulating film 4 source region 5 drain region 6 channel region 7 gate insulating film 8 trap film 9 gate electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁵ Identification code Internal reference number FI Technical display location H01L 27/115 7210-4M H01L 27/10 434

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板にソース領域とドレイン領域
とが設けられ、該ソース領域とドレイン領域とのあいだ
のチャネル領域上の半導体基板表面の一方側にゲート絶
縁膜、他方側にキャリヤを保持するトラップ膜が連らな
って設けられ、該ゲート絶縁膜とトラップ膜の接続部上
に両膜にまたがってゲート電極が設けられてなるメモリ
トランジスタがマトリックス状に配列されてなる半導体
記憶装置。1. A semiconductor substrate is provided with a source region and a drain region, and a gate insulating film is held on one side of the semiconductor substrate surface on the channel region between the source region and the drain region, and a carrier is held on the other side. A semiconductor memory device in which memory transistors, each having a trap film provided in series and having a gate electrode provided over the connection between the gate insulating film and the trap film, are arranged in a matrix. 【請求項２】 前記トラップ膜が、半導体基板上に酸化
ケイ素膜、チッ化ケイ素膜および酸化ケイ素膜が順次設
けられて３層構造とされてなる請求項１記載の半導体記
憶装置。2. The semiconductor memory device according to claim 1, wherein the trap film has a three-layer structure in which a silicon oxide film, a silicon nitride film and a silicon oxide film are sequentially provided on a semiconductor substrate. 【請求項３】 前記トラップ膜が半導体基板上に酸化ケ
イ素膜とチッ化ケイ素膜が順次設けられて２層構造とさ
れてなる請求項１記載の半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein the trap film has a two-layer structure in which a silicon oxide film and a silicon nitride film are sequentially provided on a semiconductor substrate. 【請求項４】 前記ゲート絶縁膜と前記トラップ膜とが
ほぼ同一面に形成されてなる請求項１記載の半導体記憶
装置。4. The semiconductor memory device according to claim 1, wherein the gate insulating film and the trap film are formed on substantially the same surface. 【請求項５】 （ａ）半導体基板に素子分離用のフィー
ルド絶縁膜を設け、 （ｂ）前記半導体基板の表面にキャリヤを保持するトラ
ップ膜を設け、 （ｃ）前記フィールド絶縁膜のあいだに挟まれた活性領
域上で前記トラップ膜の一部をエッチングすることによ
り半導体基板の活性領域の一部を露出させ、 （ｄ）前記露出した活性領域の表面にゲート絶縁膜を形
成することにより前記活性領域上でゲート絶縁膜とトラ
ップ膜を連続させ、 （ｅ）前記ゲート絶縁膜と前記トラップ膜との接続部の
表面で前記ゲート絶縁膜およびトラップ膜を覆うように
ゲート電極を設け、 （ｆ）該ゲート電極をマスクとして前記半導体基板の活
性領域に不純物を導入することによりソース領域および
ドレイン領域を形成する ことを特徴とする半導体記憶装置の製法。5. A field insulating film for element isolation is provided on a semiconductor substrate, (b) A trap film for holding carriers is provided on the surface of the semiconductor substrate, and (c) It is sandwiched between the field insulating films. Part of the active region of the semiconductor substrate is exposed by etching part of the trap film on the exposed active region, and (d) the gate insulating film is formed on the surface of the exposed active region. A gate insulating film and a trap film are continuous on the region, and (e) a gate electrode is provided so as to cover the gate insulating film and the trap film at the surface of the connection portion between the gate insulating film and the trap film, (f) A source / drain region is formed by introducing an impurity into the active region of the semiconductor substrate using the gate electrode as a mask. Law. 【請求項６】 前記ゲート電極を設けたのち、該ゲート
電極に覆われないで露出している前記トラップ膜をエッ
チング除去し、該エッチングにより露出した半導体基板
の活性領域の表面に絶縁膜を設け、前記ゲート電極をマ
スクとして前記活性領域の表面に不純物を導入すること
によりソース領域およびドレイン領域を形成することを
特徴とする請求項５記載の半導体記憶装置の製法。6. After providing the gate electrode, the trap film exposed without being covered with the gate electrode is removed by etching, and an insulating film is provided on the surface of the active region of the semiconductor substrate exposed by the etching. 6. The method of manufacturing a semiconductor memory device according to claim 5, wherein the source region and the drain region are formed by introducing impurities into the surface of the active region using the gate electrode as a mask.