JP2006216779A

JP2006216779A - Semiconductor memory device

Info

Publication number: JP2006216779A
Application number: JP2005027961A
Authority: JP
Inventors: Yutaka Maruo; 豊丸尾; Susumu Inoue; 晋井上; Isao Takeda; 庸武田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-02-03
Filing date: 2005-02-03
Publication date: 2006-08-17
Anticipated expiration: 2025-02-03
Also published as: JP4525913B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device subjected to microfabrication and having a nonvolatile memory exhibiting good charge retention properties. <P>SOLUTION: The semiconductor memory device comprises a semiconductor layer 10, a nonvolatile memory 20, an etching stopper film 40 provided above the nonvolatile memory 20, and an interlayer insulation layer 50. The nonvolatile memory 20 comprises a first region 10X and a second region defined by a buried insulation layer 12, a control gate consisting of an impurity region 28, an insulation layer 22, a floating gate electrode 24 consisting of the first region 10X and a continuous layer above the second region, and a source region and a drain region provided in the semiconductor layer on the side of the floating gate electrode 24. A region 42 from where the etching stopper film 40 is removed is provided above the floating gate electrode 24. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体記憶装置に関する。 The present invention relates to a semiconductor memory device.

近年の半導体記憶装置の高集積化および微細化に伴い、配線と半導体素子を接続するコンタクト層などの形成時のアライメントにおいては、より高度な正確性が要求されるようになっている。そのため、特開平８−１８１２０４号公報には、層間絶縁層と半導体素子との間に、エッチングストッパ膜を設け、コンタクトホール形成時には、過剰のエッチングが行われたとしても、素子や半導体層にダメージを与えないようにする技術が開示されている。
特開平８−１８１２０４号公報 As semiconductor memory devices have been highly integrated and miniaturized in recent years, higher precision is required in alignment when forming contact layers and the like for connecting wirings and semiconductor elements. For this reason, in JP-A-8-181204, an etching stopper film is provided between the interlayer insulating layer and the semiconductor element, and even if excessive etching is performed at the time of contact hole formation, the element or the semiconductor layer is damaged. A technique for avoiding the problem is disclosed.
JP-A-8-181204

しかし、半導体素子の一例であるフローティングゲート電極を有する不揮発性メモリの上に、エッチングストッパ膜を形成する場合、エッチングストッパ膜の材質によっては、電荷保持特性の劣化が起こることがある。そこで、微細化された半導体装置であって、良好な特性が維持された半導体装置の開発が求められている。 However, when an etching stopper film is formed on a nonvolatile memory having a floating gate electrode, which is an example of a semiconductor element, the charge retention characteristics may be deteriorated depending on the material of the etching stopper film. Therefore, development of a miniaturized semiconductor device that maintains good characteristics is demanded.

本発明の目的は、微細化され、かつ、電荷保持特性の良好な不揮発性メモリを有する半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device having a nonvolatile memory which is miniaturized and has good charge retention characteristics.

本発明にかかる半導体記憶装置は、半導体層と、
前記半導体層に設けられた不揮発性メモリと、
前記不揮発性メモリの上方に設けられたエッチングストッパ膜と、
前記エッチングストッパ膜の上方に設けられた層間絶縁層と、を含み、
前記不揮発性メモリは、
前記半導体層に設けられた埋込絶縁層により画定された第１領域および第２領域と、
前記第１領域に設けられ、不純物領域からなるコントロールゲートと、
前記第１領域および前記第２領域の上方に設けられた絶縁層と、
前記絶縁層の上方に設けられ、前記第１領域および前記第２領域の上方で連続した層からなるフローティングゲート電極と、
前記第２領域において、前記フローティングゲート電極の側方の前記半導体層に設けられたソース領域およびドレイン領域と、を含み、
前記フローティングゲート電極の上方には、前記エッチングストッパ膜が設けられていない除去領域が設けられている。 A semiconductor memory device according to the present invention includes a semiconductor layer,
A non-volatile memory provided in the semiconductor layer;
An etching stopper film provided above the nonvolatile memory;
An interlayer insulating layer provided above the etching stopper film,
The nonvolatile memory is
A first region and a second region defined by a buried insulating layer provided in the semiconductor layer;
A control gate provided in the first region and comprising an impurity region;
An insulating layer provided above the first region and the second region;
A floating gate electrode provided above the insulating layer and comprising a layer continuous above the first region and the second region;
A source region and a drain region provided in the semiconductor layer on the side of the floating gate electrode in the second region;
A removal region where the etching stopper film is not provided is provided above the floating gate electrode.

本発明の半導体記憶装置によれば、フローティングゲート電極の上に、エッチングストッパ膜が設けられていない。エッチングストッパ膜として、窒化膜が用いられることが多いが、窒化膜は電荷が補足されやすい膜であるために、フローティングゲート電極に注入された電子が窒化膜に補足され、書き込んだデータが消去してしまうことがある。または、書き込み時に電荷リテンション特性に影響を与えることがある。このことは、半導体記憶装置の信頼性を損ねることとなる。しかし、本実施の形態にかかる半導体記憶装置では、フローティングゲート電極の上には、除去領域が配置されているため、そのような問題を抑制することができる。その結果、リテンション特性の向上が図られ、信頼性の高い半導体記憶装置を提供することができる。 According to the semiconductor memory device of the present invention, the etching stopper film is not provided on the floating gate electrode. A nitride film is often used as the etching stopper film. However, since the nitride film is a film in which charges are easily captured, electrons injected into the floating gate electrode are captured by the nitride film, and the written data is erased. May end up. Alternatively, the charge retention characteristics may be affected during writing. This impairs the reliability of the semiconductor memory device. However, since the removal region is arranged on the floating gate electrode in the semiconductor memory device according to the present embodiment, such a problem can be suppressed. As a result, retention characteristics can be improved, and a highly reliable semiconductor memory device can be provided.

なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。 In the present invention, when a specific B layer (hereinafter referred to as “B layer”) provided above a specific A layer (hereinafter referred to as “A layer”) is referred to as “B” directly on the A layer. This includes the case where the layer is provided and the case where the B layer is provided on the A layer via another layer.

本発明にかかる半導体記憶装置は、さらに、下記の態様をとることができる。 The semiconductor memory device according to the present invention can further take the following modes.

（Ａ）本発明にかかる半導体記憶装置において、前記除去領域は、前記フローティングゲート電極の上面の全面であることができる。 (A) In the semiconductor memory device according to the present invention, the removal region may be the entire upper surface of the floating gate electrode.

この態様によれば、リテンション特性のさらなる向上を図ることができる。 According to this aspect, the retention characteristics can be further improved.

（Ｂ）本発明にかかる半導体記憶装置において、前記除去領域は、前記フローティングゲート電極の上面のパターンと比して大きいパターンを有していることができる。 (B) In the semiconductor memory device according to the present invention, the removal region may have a pattern larger than the pattern on the upper surface of the floating gate electrode.

この態様によれば、除去領域の形成時にマスクずれがあった場合であっても、フローティングゲート電極の上に所定の面積の除去領域を確保することができ、電荷保持特性をより向上させることができる。 According to this aspect, even if there is a mask shift during formation of the removal region, a removal region having a predetermined area can be secured on the floating gate electrode, and the charge retention characteristics can be further improved. it can.

（Ｃ）本発明にかかる半導体記憶装置において、前記不揮発性メモリに接続されたコンタクト層と、をさらに含み、
前記除去領域と、前記コンタクト層が形成される領域とは重ならないことができる。 (C) In the semiconductor memory device according to the present invention, the semiconductor memory device further includes a contact layer connected to the nonvolatile memory,
The removal region and the region where the contact layer is formed may not overlap.

この態様によれば、コンタクト層の形成される位置にはエッチングストッパ膜は残存するため、コンタクトホールの形成をフローティングゲート電極にダメージを与えることなく行うことができる。 According to this aspect, since the etching stopper film remains at the position where the contact layer is formed, the contact hole can be formed without damaging the floating gate electrode.

（Ｄ）本発明にかかる半導体記憶装置において、前記層間絶縁層は、ＢＰＳＧ膜であることができる。 (D) In the semiconductor memory device according to the present invention, the interlayer insulating layer may be a BPSG film.

この態様によれば、ＢＰＳＧ膜は、電荷補足性が低い膜であるため、リテンション特性の向上をさらに高めることができる。 According to this aspect, since the BPSG film is a film having a low charge capturing property, it is possible to further improve the retention characteristics.

（Ｅ）本発明にかかる半導体記憶装置において、前記フローティングゲート電極の上に設けられたシリサイド層と、を含むことができる。 (E) The semiconductor memory device according to the present invention can include a silicide layer provided on the floating gate electrode.

この態様によれば、低抵抗化を図ることができ、配線遅延などを抑制し動作特性を向上させることができる。 According to this aspect, it is possible to reduce the resistance, suppress the wiring delay, and improve the operation characteristics.

（Ｆ）本発明にかかる半導体記憶装置において、前記除去領域には、保護膜が設けられていることができる。 (F) In the semiconductor memory device according to the present invention, a protective film may be provided in the removal region.

この態様によれば、除去領域の画定の際に、フローティングゲート電極は、保護膜により保護されることとなり、ダメージを回避することができる。 According to this aspect, when the removal region is defined, the floating gate electrode is protected by the protective film, and damage can be avoided.

（Ｇ）本発明にかかる半導体記憶装置において、前記保護膜のパターンは、前記除去領域のパターンと比して、大きいパターンを有することができる。 (G) In the semiconductor memory device according to the present invention, the pattern of the protective film may have a larger pattern than the pattern of the removal region.

この態様によれば、除去領域の形成時に、マスクの合わせずれがあった場合でも、確実に保護膜の上方に除去領域を設けることができる。そのため、フローティングゲート電極にエッチングのダメージが与えられることを抑制でき、信頼性の維持された半導体装置を提供することができる。 According to this aspect, even when there is a mask misalignment during the formation of the removal region, the removal region can be reliably provided above the protective film. Therefore, etching damage to the floating gate electrode can be suppressed, and a semiconductor device in which reliability is maintained can be provided.

（Ｈ）本発明にかかる半導体記憶装置において、前記エッチングストッパ膜は、窒化膜であることができる。 (H) In the semiconductor memory device according to the present invention, the etching stopper film may be a nitride film.

以下、本発明の実施の形態について図面を参照しつつ説明する。 Embodiments of the present invention will be described below with reference to the drawings.

１．半導体記憶装置
本実施の形態にかかる半導体記憶装置に含まれる不揮発性メモリ（以下、「メモリセル」ということもある。）２０について、図１、２を参照しつつ説明する。 1. Semiconductor Memory Device A nonvolatile memory (hereinafter also referred to as “memory cell”) 20 included in the semiconductor memory device according to the present embodiment will be described with reference to FIGS.

本実施の形態の半導体記憶装置に含まれるメモリセル２０は、コントロールゲートが半導体層１０内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「一層ゲート型の不揮発性記憶装置」ということもある）。図１は、メモリセルを示す斜視図であり、図２（Ａ）は、図１のＩ−Ｉ線に沿った断面図であり、図２（Ｂ）は、図１のＩＩ−ＩＩに沿った断面図であり、図２（Ｃ）は、図１のＩＩＩ―ＩＩＩ線に沿った断面図である。 In the memory cell 20 included in the semiconductor memory device of the present embodiment, the control gate is an N-type impurity region in the semiconductor layer 10, and the floating gate electrode is made of a conductive layer such as a single polysilicon layer (hereinafter referred to as a polysilicon layer). , Sometimes referred to as “a one-layer gate type non-volatile memory device”). 1 is a perspective view showing a memory cell, FIG. 2A is a cross-sectional view taken along line II in FIG. 1, and FIG. 2B is taken along line II-II in FIG. FIG. 2C is a cross-sectional view taken along line III-III in FIG.

図１に示すように、本実施の形態におけるメモリセル２０は、Ｐ型の半導体層１０に設けられている。半導体層１０は、埋込絶縁層１２により、第１領域１０Ｘと、第２領域１０Ｙと、第３領域１０Ｚとに分離されている（ここで、第１領域１０Ｘは、「第１領域」に相当し、第２領域１０Ｙおよび第３領域１０Ｚは、「第２領域」に相当する。）。第１領域１０Ｘおよび第２領域１０Ｙは、Ｐ型のウエル１４に設けられている。第３領域１０Ｚは、Ｎ型のウエル１６に設けられている。第１領域１０Ｘはコントロールゲート部であり、第２領域１０Ｙは書き込み部であり、第３領域１０Ｚは消去部である。 As shown in FIG. 1, the memory cell 20 in the present embodiment is provided in a P-type semiconductor layer 10. The semiconductor layer 10 is separated into a first region 10X, a second region 10Y, and a third region 10Z by the buried insulating layer 12 (here, the first region 10X is defined as a “first region”). The second region 10Y and the third region 10Z correspond to the “second region”.) The first region 10X and the second region 10Y are provided in the P-type well 14. The third region 10 </ b> Z is provided in the N-type well 16. The first area 10X is a control gate section, the second area 10Y is a writing section, and the third area 10Z is an erasing section.

第１領域１０Ｘ〜第３領域１０Ｚの半導体層１０の上には、絶縁層２２が設けられている。絶縁層２２の上には、第１〜第３領域１０Ｘ〜Ｚにわたって設けられたフローティングゲート電極２４が設けられている。 An insulating layer 22 is provided on the semiconductor layer 10 in the first region 10X to the third region 10Z. On the insulating layer 22, a floating gate electrode 24 provided over the first to third regions 10X to 10Z is provided.

次に、各領域の断面構造について説明する。図２（Ａ）に示すように、第１領域１０Ｘでは、Ｐ型のウエル１４の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、フローティングゲート電極２４下の半導体１０に設けられたＮ型の不純物領域２８と、不純物領域２８に隣接して設けられたＮ型の不純物領域３０と、を有する。Ｎ型の不純物領域２８は、コントロールゲートの役割を果たし、不純物領域３０は、コントロールゲート線と電気的に接続され、コントロールゲートに電圧を印加するためのコンタクト部となる。 Next, the cross-sectional structure of each region will be described. As shown in FIG. 2A, in the first region 10X, an insulating layer 22 provided on the P-type well 14, a floating gate electrode 24 provided on the insulating layer 22, and a floating gate electrode A sidewall 26 provided on a side surface of the semiconductor substrate 24, an N-type impurity region 28 provided in the semiconductor 10 under the floating gate electrode 24, an N-type impurity region 30 provided adjacent to the impurity region 28, Have The N-type impurity region 28 serves as a control gate, and the impurity region 30 is electrically connected to the control gate line and serves as a contact portion for applying a voltage to the control gate.

図２（Ｂ）に示すように、第２領域１０Ｙには、メモリセル２０に書き込みを行うためにＮチャネル型ＭＯＳトランジスタ１００Ｂが設けられている。Ｎチャネル型トランジスタ１００Ｂは、ウエル１４の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、半導体層１０に設けられた不純物領域３２と、を有する。不純物領域３２は、ソース領域またはドレイン領域となる。 As shown in FIG. 2B, an N-channel MOS transistor 100B is provided in the second region 10Y in order to write to the memory cell 20. The N-channel transistor 100B includes an insulating layer 22 provided on the well 14, a floating gate electrode 24 provided on the insulating layer 22, a sidewall 26 provided on a side surface of the floating gate electrode 24, And an impurity region 32 provided in the semiconductor layer 10. The impurity region 32 becomes a source region or a drain region.

図２（Ｃ）に示すように、第３領域１０Ｚには、Ｐチャネル型トランジスタ１００Ｃが設けられている。Ｐチャネル型トランジスタ１００Ｃは、Ｎ型のウエル１６の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、Ｎ型のウエル１６に設けられた不純物領域３２とを有する。不純物領域３２は、ソース領域またはドレイン領域となる。 As shown in FIG. 2C, a P-channel transistor 100C is provided in the third region 10Z. The P-channel transistor 100C includes an insulating layer 22 provided on the N-type well 16, a floating gate electrode 24 provided on the insulating layer 22, and a sidewall provided on the side surface of the floating gate electrode 24. 26 and an impurity region 32 provided in the N-type well 16. The impurity region 32 becomes a source region or a drain region.

ついで、本実施の形態にかかる半導体記憶装置について、図３、４を参照しつつ説明する。図３は、本実施の形態にかかる半導体記憶装置を模式的に示す平面図であり、図４は、図３のＩ−Ｉ線に沿った断面図である。なお、図３は、本実施の形態にかかる半導体記憶装置の構成要素の全てを示すわけではなく、フローティングゲート電極２４、不純物領域３０、３２、３４、除去領域４２（エッチングストッパ膜４０のない領域）および保護膜４４の位置関係を示す図である。 Next, the semiconductor memory device according to the present embodiment will be described with reference to FIGS. FIG. 3 is a plan view schematically showing the semiconductor memory device according to the present embodiment, and FIG. 4 is a cross-sectional view taken along the line II of FIG. FIG. 3 does not show all the components of the semiconductor memory device according to the present embodiment. The floating gate electrode 24, the impurity regions 30, 32, and 34, the removal region 42 (the region without the etching stopper film 40). ) And a positional relationship between the protective film 44.

図３、４に示すように、本実施の形態にかかる半導体装置では、フローティングゲート電極２４の上に、エッチングストッパ膜４０の設けられていない除去領域４２が設けられている。また、図３では、フローティングゲート電極２４のパターンと重なるパターンの除去領域４２を設ける場合を示したが、これに限定されない。除去領域４２は、少なくともフローティングゲート電極２４の上に設けられていればよいのである。除去領域４２は、フローティングゲート電極２４の全面のパターンと重なり、さらに、そのパターンよりも大きいパターンを有することが好ましい。図３に示す半導体記憶装置では、除去領域４２の外縁と、フローティングゲート電極２４の外縁との間に一定の距離が設けられている。 As shown in FIGS. 3 and 4, in the semiconductor device according to the present embodiment, a removal region 42 where the etching stopper film 40 is not provided is provided on the floating gate electrode 24. 3 shows the case where the removal region 42 having a pattern overlapping the pattern of the floating gate electrode 24 is provided, the present invention is not limited to this. The removal region 42 may be provided at least on the floating gate electrode 24. The removal region 42 preferably overlaps the pattern on the entire surface of the floating gate electrode 24 and has a pattern larger than that pattern. In the semiconductor memory device shown in FIG. 3, a certain distance is provided between the outer edge of the removal region 42 and the outer edge of the floating gate electrode 24.

また、除去領域４２は、不純物領域３０、３２、３４の上に設けられるコンタクト層５２と重ならない範囲でより大きな面積とすることが好ましい。つまり、除去領域４２のパターンは、フローティングゲート電極２４を含み、コンタクト層５２と重ならない範囲であれば、素子面積との兼ね合いで許容される最大のパターンであることが好ましい。また、本実施の形態に示す半導体記憶装置では、不純物領域３０、３２、３４に接続されるコンタクト層５２を例として説明したが、これに限られない。フローティングゲート電極２４に接続されるコンタクト層（図示せず）が設けられる場合にも、そのコンタクト層と重ならないパターンを有する除去領域４２を設けることが好ましい。 Further, the removal region 42 preferably has a larger area as long as it does not overlap with the contact layer 52 provided on the impurity regions 30, 32, and 34. That is, the pattern of the removal region 42 is preferably the maximum pattern allowed in consideration of the element area as long as it includes the floating gate electrode 24 and does not overlap the contact layer 52. In the semiconductor memory device described in this embodiment, the contact layer 52 connected to the impurity regions 30, 32, and 34 has been described as an example. However, the present invention is not limited to this. Even when a contact layer (not shown) connected to the floating gate electrode 24 is provided, it is preferable to provide a removal region 42 having a pattern that does not overlap the contact layer.

また、除去領域４２は、その端がサイドウォール２６の側面上に設けられていないことが好ましい。これは、サイドウォール２６とエッチングストッパ膜とが、エッチングレートがほぼ同一の材質で形成されている場合に利点がある。この場合、除去領域４２の端がサイドウォール２６の側面上に配置されることとなると、エッチングストッパ膜を除去する際に、サイドウォール２６までもが除去されるおそれがある。しかし、除去領域４２の端がサイドウォール２６上に設けられないように配置することで、所望の形状が維持されたサイドウォール２６を有する半導体装置を提供することができるのである。 Moreover, it is preferable that the end of the removal region 42 is not provided on the side surface of the sidewall 26. This is advantageous when the sidewall 26 and the etching stopper film are formed of materials having substantially the same etching rate. In this case, if the end of the removal region 42 is disposed on the side surface of the sidewall 26, even the sidewall 26 may be removed when the etching stopper film is removed. However, by disposing the removal region 42 so that the end of the removal region 42 is not provided on the sidewall 26, a semiconductor device having the sidewall 26 in which a desired shape is maintained can be provided.

また、除去領域４２には、保護膜４４が設けられている。保護膜４４は、除去領域４２と比して、大きなパターンであることが好ましい。図３、４には、除去領域４２の端と、保護膜４４の端との間に、一定の距離を有するパターンの保護膜４４を設けた場合を示す。 Further, a protective film 44 is provided in the removal region 42. The protective film 44 preferably has a large pattern as compared with the removed region 42. 3 and 4 show a case where a protective film 44 having a certain distance is provided between the end of the removal region 42 and the end of the protective film 44.

保護膜４４およびエッチングストッパ膜４０の上には、層間絶縁層５０が設けられている。層間絶縁層５０としては、酸化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、ＵＳＧ膜またはこれらの積層膜を挙げることができる。これらの中でも、ＢＰＳＧ膜が特に好ましい。 An interlayer insulating layer 50 is provided on the protective film 44 and the etching stopper film 40. Examples of the interlayer insulating layer 50 include an oxide film, a PSG film, a BSG film, a BPSG film, a TEOS film, a USG film, or a laminated film thereof. Among these, a BPSG film is particularly preferable.

層間絶縁層５０には、不純物領域３０と接続するためのコンタクト層５２が設けられている。コンタクト層５２は、層間絶縁層５０に設けられたコンタクトホール５４に、導電材料を埋め込んでなる。また、不純物領域３２、３４と接続するためのコンタクト層５２も同様に層間絶縁層５０に設けられている（図３参照）
本実施の形態にかかる半導体記憶装置によれば、フローティングゲート電極２４の上に、エッチングストッパ膜４０が設けられていない。エッチングストッパ膜４０として、窒化膜が用いられることが多いが、窒化膜は電荷が補足されやすい膜であるために、たとえば、フローティングゲート電極２４に注入された電子が窒化膜に補足され、データが消去してしまうなど、リテンション特性に影響を与えることがある。このことは、半導体記憶装置の信頼性を損ねることとなる。しかし、本実施の形態にかかる半導体記憶装置では、フローティングゲート電極２４の上には、除去領域４２が配置されているため、そのような問題を抑制することができる。その結果、リテンション特性の向上が図られ、信頼性の高い半導体記憶装置を提供することができる。 The interlayer insulating layer 50 is provided with a contact layer 52 for connecting to the impurity region 30. The contact layer 52 is formed by embedding a conductive material in a contact hole 54 provided in the interlayer insulating layer 50. Similarly, a contact layer 52 for connecting to the impurity regions 32 and 34 is also provided in the interlayer insulating layer 50 (see FIG. 3).
In the semiconductor memory device according to the present embodiment, the etching stopper film 40 is not provided on the floating gate electrode 24. A nitride film is often used as the etching stopper film 40. However, since the nitride film is a film in which charges are easily captured, for example, electrons injected into the floating gate electrode 24 are captured by the nitride film, and data is stored. It may affect the retention characteristics such as erasing. This impairs the reliability of the semiconductor memory device. However, in the semiconductor memory device according to the present embodiment, since the removal region 42 is disposed on the floating gate electrode 24, such a problem can be suppressed. As a result, retention characteristics can be improved, and a highly reliable semiconductor memory device can be provided.

また、本実施の形態にかかる半導体記憶装置では、除去領域４２には保護膜４４が設けられている。そのため、フローティングゲート電極２４は、除去領域４２形成時のエッチングから保護されることとなり、ダメージを受けることがない。その結果、信頼性の向上した半導体記憶装置を提供することができる。 In the semiconductor memory device according to the present embodiment, the removal region 42 is provided with a protective film 44. Therefore, the floating gate electrode 24 is protected from etching when the removal region 42 is formed, and is not damaged. As a result, a semiconductor memory device with improved reliability can be provided.

２．半導体記憶装置の製造方法
次に、本実施の形態にかかる半導体記憶装置の製造方法について図５〜図８を参照しつつ説明する。図５〜図８は、本実施の形態にかかる半導体記憶装置の製造工程を模式的に示す断面図であり、図５、図６および図８（Ａ）は、図３のＩＩ−ＩＩ線に沿った断面に対応しており、図７は、図３に対応する平面を示し、図８（Ｂ）は、図４に対応する断面を示す図である。 2. Manufacturing Method of Semiconductor Memory Device Next, a manufacturing method of the semiconductor memory device according to the present embodiment will be described with reference to FIGS. 5 to 8 are cross-sectional views schematically showing the manufacturing process of the semiconductor memory device according to the present embodiment. FIGS. 5, 6 and 8A are taken along line II-II in FIG. FIG. 7 shows a plane corresponding to FIG. 3, and FIG. 8B is a diagram showing a cross section corresponding to FIG.

（１）まず、図５に示すように、半導体層１０に分離絶縁層１２を形成する。分離絶縁層１２の形成は、ＬＯＣＯＳ法、セミリセスＬＯＣＯＳ法またはＳＴＩ法などにより形成されることができる。なお、以下の説明では、半導体層１０として、シリコン基板を用いた場合について説明する。 (1) First, as shown in FIG. 5, the isolation insulating layer 12 is formed on the semiconductor layer 10. The isolation insulating layer 12 can be formed by a LOCOS method, a semi-recessed LOCOS method, an STI method, or the like. In the following description, a case where a silicon substrate is used as the semiconductor layer 10 will be described.

本実施の形態では、セミリセスＬＯＣＯＳ法により形成した場合を例として説明する。セミリセスＬＯＣＯＳ法では、まず、半導体層１０の上に、ＣＶＤ法により、酸化窒化シリコン層、窒化シリコン層（それぞれ図示せず）を順次形成する。ついで、窒化シリコン層の上に、分離絶縁層１２を形成する領域に開口を有するマスク層（図示せず）を形成する。ついで、窒化シリコン層、酸化窒化シリコン層および半導体層１０をエッチングすることで、半導体層１０に溝部（図示せず）が形成される。ついで、マスク層を除去し、窒化シリコン層をマスクとして選択熱酸化を行う。これにより、分離絶縁層１２が形成される。また、熱酸化を行った後、分離絶縁層１２の表面の位置は、半導体層１０の表面の高さと比して高くなるが、必要に応じて、分離絶縁層１２の上面と半導体層１０の上面とが、ほぼ同一の高さとなるよう分離絶縁層１２の上面をエッチングしてもよい。 In the present embodiment, a case where a semi-recessed LOCOS method is used will be described as an example. In the semiconductor LOCOS method, first, a silicon oxynitride layer and a silicon nitride layer (not shown) are sequentially formed on the semiconductor layer 10 by a CVD method. Next, a mask layer (not shown) having an opening in a region for forming the isolation insulating layer 12 is formed on the silicon nitride layer. Next, a groove (not shown) is formed in the semiconductor layer 10 by etching the silicon nitride layer, the silicon oxynitride layer, and the semiconductor layer 10. Next, the mask layer is removed, and selective thermal oxidation is performed using the silicon nitride layer as a mask. Thereby, the isolation insulating layer 12 is formed. In addition, after the thermal oxidation, the position of the surface of the isolation insulating layer 12 is higher than the height of the surface of the semiconductor layer 10, but if necessary, the upper surface of the isolation insulating layer 12 and the surface of the semiconductor layer 10 The top surface of the isolation insulating layer 12 may be etched so that the top surface has substantially the same height.

ついで、ウエルの形成を行う。ウエルの形成では、第１領域１０Ｘおよび第２領域１０ＹにＰ型のウエル１４を、第３領域１０Ｚに、Ｎ型のウエル１６を形成する。Ｐ型のウエル１４の形成では、第１領域１０Ｘおよび第２領域１０Ｙ以外を覆うマスク層（図示せず）を形成した後、Ｐ型の不純物を導入することで行われる。ついで、第３領域１０Ｚ以外を覆うマスク層を形成した後に、Ｎ型の不純物を導入することで、Ｎ型のウエル１６が形成される。各不純物の導入は、公知のイオン注入法などを用いて行うことができる。このウエル１４、１６の形成工程では、必要に応じて、不純物を拡散するための熱処理を行ってもよい。また、ウエル１４およびウエル１６の形成順序は特に問われることはなく、いずれを先に形成してもよい。 Next, wells are formed. In the formation of the well, a P-type well 14 is formed in the first region 10X and the second region 10Y, and an N-type well 16 is formed in the third region 10Z. The P-type well 14 is formed by introducing a P-type impurity after forming a mask layer (not shown) that covers other than the first region 10X and the second region 10Y. Then, after forming a mask layer covering the area other than the third region 10Z, an N-type well 16 is formed by introducing an N-type impurity. The introduction of each impurity can be performed using a known ion implantation method or the like. In the step of forming the wells 14 and 16, heat treatment for diffusing impurities may be performed as necessary. Further, the order of forming the well 14 and the well 16 is not particularly limited, and any of them may be formed first.

（２）次に、図６に示すように、第１領域１０Ｘ、第２領域１０Ｙおよび第３領域１０Ｚの半導体層１０の上に絶縁層２２を形成する。絶縁層２２は、たとえば、熱酸化法により形成することができる。 (2) Next, as shown in FIG. 6, an insulating layer 22 is formed on the semiconductor layer 10 in the first region 10X, the second region 10Y, and the third region 10Z. The insulating layer 22 can be formed by, for example, a thermal oxidation method.

ついで、図６に示すように、絶縁層２２の上に、フローティングゲート電極２４を形成する。フローティングゲート電極２４は、半導体層１０の上方に、たとえば、ポリシリコン層からなる導電層（図示せず）を形成し、この導電層をパターニングすることで形成される。ついで、フローティングゲート電極２４の側面にサイドウォール２６を形成する。サイドウォール２６の形成は、半導体層１０の上方に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことで、フローティングゲート電極２４の側面にサイドウォール２６を形成することができる。 Next, as shown in FIG. 6, a floating gate electrode 24 is formed on the insulating layer 22. The floating gate electrode 24 is formed, for example, by forming a conductive layer (not shown) made of a polysilicon layer above the semiconductor layer 10 and patterning this conductive layer. Next, sidewalls 26 are formed on the side surfaces of the floating gate electrode 24. The sidewall 26 is formed by forming an insulating layer (not shown) above the semiconductor layer 10 and performing anisotropic etching on the insulating layer to form the sidewall 26 on the side surface of the floating gate electrode 24. can do.

ついで、不純物領域３０、３２、３４を形成する。この工程は、一方の導電型の不純物を導入する領域では、他方の導電型が導入する領域を覆うマスク層（図示せず）を形成し、一の導電型の不純物を導入し、他の導電型の不純物領域の形成では、同様に一の導電型の不純物が導入される領域をマスクし、他の導電型の不純物を導入することで行われる。不純物の導入は、公知の方法を用いることができ、たとえば、イオン注入法などを挙げることができる。また、必要に応じて、拡散のための熱処理を施してもよい。 Next, impurity regions 30, 32, and 34 are formed. In this step, a mask layer (not shown) that covers a region into which the other conductivity type is introduced is formed in a region into which an impurity of one conductivity type is introduced, an impurity of one conductivity type is introduced, and the other conductivity type is introduced. The formation of the impurity region of the type is similarly performed by masking the region into which the impurity of one conductivity type is introduced and introducing an impurity of another conductivity type. For the introduction of the impurities, a known method can be used, and examples thereof include an ion implantation method. Moreover, you may heat-process for diffusion as needed.

（３）次に、後述の工程で形成される除去領域に設けられる保護膜４４を形成する（図７参照）。保護膜４４は、まず、全面に公知の酸化シリコン層などの絶縁層（図示せず）を形成し、この絶縁層をパターニングすることで形成される。このとき、図７に示すように、絶縁層は、フローティングゲート電極２４の上方を覆うようにパターニングされる。このとき、保護膜４４は、図示していないが、同一の半導体層１０に混載される他の半導体素子や抵抗などのシリサイド形成時のプロテクション膜（シリサイドを形成したくないを保護する膜）としての役割を果たすことができる。つまり、シリサイド形成時のプロテクション膜を保護膜４４として用いることで、工程数の増加を防ぐことができる。 (3) Next, a protective film 44 provided in a removal region formed in a process described later is formed (see FIG. 7). The protective film 44 is formed by first forming an insulating layer (not shown) such as a known silicon oxide layer on the entire surface and patterning the insulating layer. At this time, as shown in FIG. 7, the insulating layer is patterned so as to cover the floating gate electrode 24. At this time, although not shown, the protective film 44 is a protection film (a film that protects whether or not to form a silicide) during silicide formation of other semiconductor elements and resistors mixedly mounted on the same semiconductor layer 10. Can play a role. That is, by using the protection film at the time of silicide formation as the protective film 44, an increase in the number of processes can be prevented.

（４）次に、メモリセル２０を覆うように半導体層１０の上方にエッチングストッパ膜４０を形成する。エッチングストッパ膜４０としては、後の工程で形成される層間絶縁層５０と比して、エッチングレートの小さい材質を用いる。たとえば、層間絶縁層５０が酸化シリコン層である場合には、エッチングストッパ膜４０として窒化シリコン膜を用いることができる。ついで、図８（Ａ）および図８（Ｂ）に示すように、除去領域４２を形成する。除去領域４２の形成は、エッチングストッパ膜４０の上方に、所定のパターンのマスク層を形成し、このマスク層を用いてエッチングストッパ膜４０を除去することで行われる。除去領域４２は、フローティングゲート電極２４の上面と重なるパターンを有し、かつ、保護膜４４とも重なるパターンを有するように、形成する。この工程において、保護膜４４は、除去領域４２形成時のエッチングのダメージがフローティングゲート電極２４に与えられることを防ぐ役割を果たす。 (4) Next, an etching stopper film 40 is formed above the semiconductor layer 10 so as to cover the memory cell 20. As the etching stopper film 40, a material having a small etching rate is used as compared with the interlayer insulating layer 50 formed in a later step. For example, when the interlayer insulating layer 50 is a silicon oxide layer, a silicon nitride film can be used as the etching stopper film 40. Next, as shown in FIGS. 8A and 8B, a removal region 42 is formed. The removal region 42 is formed by forming a mask layer having a predetermined pattern above the etching stopper film 40 and removing the etching stopper film 40 using this mask layer. The removal region 42 is formed so as to have a pattern that overlaps the upper surface of the floating gate electrode 24 and a pattern that also overlaps the protective film 44. In this step, the protective film 44 plays a role of preventing the etching damage when the removal region 42 is formed from being given to the floating gate electrode 24.

（５）次に、メモリセル２０の上方に、層間絶縁層５０を形成する（図４参照）。層間絶縁層５０としては、ＢＰＳＧ膜を用いることが好ましい。ついで、層間絶縁層５０にコンタクト層５２を形成する。コンタクト層５２の形成は、層間絶縁層５０に公知のリソグラフィおよびエッチング技術により、コンタクトホール５４を形成し、このコンタクトホール５４に導電層を埋め込むことで、コンタクト層５２が形成される。 (5) Next, an interlayer insulating layer 50 is formed above the memory cell 20 (see FIG. 4). As the interlayer insulating layer 50, a BPSG film is preferably used. Next, a contact layer 52 is formed in the interlayer insulating layer 50. The contact layer 52 is formed by forming a contact hole 54 in the interlayer insulating layer 50 by a known lithography and etching technique, and burying a conductive layer in the contact hole 54, thereby forming the contact layer 52.

以上の工程により、本実施の形態にかかる半導体記憶装置を製造することができる。 The semiconductor memory device according to this embodiment can be manufactured through the above steps.

（変形例）
次に、本実施の形態にかかる半導体記憶装置の変形例について図９を参照しつつ説明する。本変形例は、フローティングゲート電極２４および不純物領域３０、３２、３４の上にシリサイド層３８が設けられている点が上述の実施の形態と異なる点である。上述の実施の形態にかかる半導体記憶装置と共通する構成については、その詳細な説明を省略する。 (Modification)
Next, a modification of the semiconductor memory device according to the present embodiment will be described with reference to FIG. This modification is different from the above-described embodiment in that a silicide layer 38 is provided on the floating gate electrode 24 and the impurity regions 30, 32, 34. Detailed description of the configuration common to the semiconductor memory device according to the above-described embodiment is omitted.

図３に参照されるように、本変形例にかかる半導体装置は、本実施の形態にかかる半導体記憶装置と同様に、フローティングゲート電極２４の上に、保護膜４４および除去領域４２が設けられている。図９を参照しつつ、その断面構造について説明する。図９に示すように、半導体層１０に設けられた分離絶縁層１２と、半導体層１０の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、半導体層１０に設けられた不純物領域２８とからなる。フローティングゲート電極２４の上には、シリサイド層３８が設けられている。シリサイド層３８の上には、保護膜４４が設けられ、保護膜４４の上には、除去領域４２が配置されている。除去領域４２および保護膜４４のパターンについては、上述の実施の形態と同様である。 As shown in FIG. 3, the semiconductor device according to the present modification example is provided with a protective film 44 and a removal region 42 on the floating gate electrode 24 as in the semiconductor memory device according to the present embodiment. Yes. The cross-sectional structure will be described with reference to FIG. As shown in FIG. 9, the isolation insulating layer 12 provided in the semiconductor layer 10, the insulating layer 22 provided on the semiconductor layer 10, the floating gate electrode 24 provided on the insulating layer 22, and the floating The sidewall 26 is provided on the side surface of the gate electrode 24 and the impurity region 28 is provided in the semiconductor layer 10. A silicide layer 38 is provided on the floating gate electrode 24. A protective film 44 is provided on the silicide layer 38, and a removal region 42 is disposed on the protective film 44. About the pattern of the removal area | region 42 and the protective film 44, it is the same as that of the above-mentioned embodiment.

本変形例にかかる半導体記憶装置によれば、フローティングゲート電極２４および不純物領域３０、３２、３４の上にシリサイド層３８が設けられていることで、フローティングゲート電極２４の低抵抗化を図ることができ、その結果、コンタクト層５２や図示していない他のコンタクト層との電気的接続を確実に図ることができ、動作速度の早い半導体記憶装置を提供することができる。 In the semiconductor memory device according to this modification, the silicide layer 38 is provided on the floating gate electrode 24 and the impurity regions 30, 32, 34, so that the resistance of the floating gate electrode 24 can be reduced. As a result, electrical connection with the contact layer 52 and other contact layers (not shown) can be ensured, and a semiconductor memory device having a high operation speed can be provided.

次に、本変形例にかかる半導体記憶装置の製造方法について図９を参照しつつ説明する。なお、以下の説明では、本実施の形態にかかる半導体記憶装置の製造方法と共通する工程については、詳細な説明を省略する。 Next, a method for manufacturing a semiconductor memory device according to this modification will be described with reference to FIG. In the following description, detailed description of steps common to the method for manufacturing the semiconductor memory device according to the present embodiment is omitted.

まず、上述の実施の形態の工程（１）および工程（２）を行う。その後、図９に参照されるように、シリサイド層３８の形成をする。シリサイド層３８の形成は、金属層を形成した後、たとえば熱処理を施すことでシリサイド化反応を起こし、その後、未反応の金属層を除去することで行われる。金属層としては、コバルト、チタン、バナジウム、クロム、マンガン、鉄、ニッケル、ジルコニウム、ニオブ、モリブデン、ルテニウム、バナジウム、ハフニウム、タンタル、タングステン、イリジウム、白金またはこれらの合金層を挙げることができる。シリサイド層３８を形成した後に、所定のパターンの保護膜４４を形成する。その後、上述の実施の形態の工程（３）〜（５）を行い、エッチングストッパ膜４０の形成、除去領域４２の画定、層間絶縁層５０およびコンタクト層５２の形成を行う（図９参照）。以上の工程により、本変形例にかかる半導体記憶装置を製造することができる。 First, step (1) and step (2) of the above-described embodiment are performed. Thereafter, as shown in FIG. 9, a silicide layer 38 is formed. The silicide layer 38 is formed by forming a metal layer, causing a silicidation reaction, for example, by performing a heat treatment, and then removing the unreacted metal layer. Examples of the metal layer include cobalt, titanium, vanadium, chromium, manganese, iron, nickel, zirconium, niobium, molybdenum, ruthenium, vanadium, hafnium, tantalum, tungsten, iridium, platinum, or an alloy layer thereof. After the silicide layer 38 is formed, a protective film 44 having a predetermined pattern is formed. Thereafter, steps (3) to (5) of the above-described embodiment are performed, and the etching stopper film 40 is formed, the removal region 42 is defined, and the interlayer insulating layer 50 and the contact layer 52 are formed (see FIG. 9). Through the above steps, the semiconductor memory device according to this modification can be manufactured.

なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で適宜変形が可能である。たとえば、本実施の形態では、一層ゲート型の不揮発性メモリの例として、書き込みおとび読み出しを行うＭＯＳトランジスタと、消去を行うＭＯＳトランジスタとが異なる例について説明したが、特にこれに限定されることなく、同一のＭＯＳトランジスタで書き込みおよび消去を行っても構成をとっても良い。また、本実施の形態では、第１領域１０Ｘにおいて、フローティングゲート電極２４の下方に設けられている不純物領域２８がコントロールゲートの役割を果たす構成について説明したが、これに限定されない。たとえば、第１領域１０ＸにＮ型のウエルを設け、このＮ型のウエルをコントロールゲートとする構成をとることもできる。また、本実施の形態では、バルク状の半導体層を用いた場合を示したが、これに限定されず、絶縁物の上に設けられた半導体層（ＳＯＩ：ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）であってもよい。 Note that the present invention is not limited to the above-described embodiment, and can be appropriately modified within the scope of the gist of the present invention. For example, in this embodiment, an example in which a MOS transistor that performs writing and reading is different from a MOS transistor that performs erasing has been described as an example of a one-layer gate type nonvolatile memory. However, the present invention is particularly limited to this. Alternatively, writing and erasing may be performed using the same MOS transistor or a configuration may be adopted. In the present embodiment, the structure in which the impurity region 28 provided below the floating gate electrode 24 serves as a control gate in the first region 10X has been described, but the present invention is not limited to this. For example, an N-type well may be provided in the first region 10X, and the N-type well may be used as a control gate. Further, although a case where a bulk semiconductor layer is used is described in this embodiment mode, the present invention is not limited thereto, and a semiconductor layer (SOI: Silicon on Insulator) provided over an insulator may be used. .

本実施の形態にかかる半導体記憶装置に含まれるメモリセルを模試的に示す斜視図。1 is a perspective view schematically showing a memory cell included in a semiconductor memory device according to an embodiment. （Ａ）は、図１のＩ−Ｉ線に沿った断面図であり、（Ｂ）は、ＩＩ−ＩＩ線に沿った断面図であり、（Ｃ）は、ＩＩＩ−ＩＩＩ線に沿った断面図である。(A) is sectional drawing along the II line of FIG. 1, (B) is sectional drawing along the II-II line, (C) is sectional drawing along the III-III line. FIG. 本実施の形態にかかる半導体記憶装置を模式的に示す平面図。1 is a plan view schematically showing a semiconductor memory device according to an embodiment. 図３のＩ−Ｉ線に沿った断面図である。It is sectional drawing along the II line | wire of FIG. 本実施の形態にかかる半導体記憶装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor memory device concerning this Embodiment. 本実施の形態にかかる半導体記憶装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor memory device concerning this Embodiment. 本実施の形態にかかる半導体記憶装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor memory device concerning this Embodiment. 本実施の形態にかかる半導体記憶装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor memory device concerning this Embodiment. 変形例にかかる半導体記憶装置を模式的に示す断面図。Sectional drawing which shows typically the semiconductor memory device concerning a modification.

符号の説明Explanation of symbols

１０…半導体層、１０Ｘ…第１領域、１０Ｙ…第２領域、１０Ｚ…第３領域、１２…分離絶縁層、１４…Ｐ型のウエル、１６…Ｎ型のウエル、２０…メモリセル、２２…絶縁層、２４…フローティングゲート電極、２６…サイドウォール、２８…不純物領域、３０…不純物領域、３２…不純物領域、３４…不純物領域、３８…シリサイド層、４０…エッチングストッパ膜、４２…除去領域、４４…保護膜、５０…層間絶縁層、５２…コンタクト層、５４…コンタクトホール DESCRIPTION OF SYMBOLS 10 ... Semiconductor layer, 10X ... 1st area | region, 10Y ... 2nd area | region, 10Z ... 3rd area | region, 12 ... Isolation insulation layer, 14 ... P-type well, 16 ... N-type well, 20 ... Memory cell, 22 ... Insulating layer, 24 ... floating gate electrode, 26 ... sidewall, 28 ... impurity region, 30 ... impurity region, 32 ... impurity region, 34 ... impurity region, 38 ... silicide layer, 40 ... etching stopper film, 42 ... removal region, 44 ... Protective film 50 ... Interlayer insulating layer 52 ... Contact layer 54 ... Contact hole

Claims

半導体層と、
前記半導体層に設けられた不揮発性メモリと、
前記不揮発性メモリの上方に設けられたエッチングストッパ膜と、
前記エッチングストッパ膜の上方に設けられた層間絶縁層と、を含み、
前記不揮発性メモリは、
前記半導体層に設けられた埋込絶縁層により画定された第１領域および第２領域と、
前記第１領域に設けられ、不純物領域からなるコントロールゲートと、
前記第１領域および前記第２領域の上方に設けられた絶縁層と、
前記絶縁層の上方に設けられ、前記第１領域および前記第２領域の上方で連続した層からなるフローティングゲート電極と、
前記第２領域において、前記フローティングゲート電極の側方の前記半導体層に設けられたソース領域およびドレイン領域と、を含み、
前記フローティングゲート電極の上方には、前記エッチングストッパ膜が設けられていない除去領域が設けられている、半導体記憶装置。 A semiconductor layer;
A non-volatile memory provided in the semiconductor layer;
An etching stopper film provided above the nonvolatile memory;
An interlayer insulating layer provided above the etching stopper film,
The nonvolatile memory is
A first region and a second region defined by a buried insulating layer provided in the semiconductor layer;
A control gate provided in the first region and comprising an impurity region;
An insulating layer provided above the first region and the second region;
A floating gate electrode provided above the insulating layer and comprising a layer continuous above the first region and the second region;
A source region and a drain region provided in the semiconductor layer on the side of the floating gate electrode in the second region;
A semiconductor memory device, wherein a removal region not provided with the etching stopper film is provided above the floating gate electrode.

請求項１において、
前記除去領域は、前記フローティングゲート電極の上面の全面である、半導体記憶装置。 In claim 1,
The semiconductor memory device, wherein the removal region is the entire upper surface of the floating gate electrode.

請求項１または２において、
前記除去領域は、前記フローティングゲート電極の上面のパターンと比して大きいパターンを有している、半導体記憶装置。 In claim 1 or 2,
The semiconductor memory device, wherein the removal region has a pattern larger than a pattern on an upper surface of the floating gate electrode.

請求項１ないし３のいずれかにおいて、
前記不揮発性メモリに接続されたコンタクト層と、をさらに含み、
前記除去領域と、前記コンタクト層が形成される領域とは重ならない、半導体記憶装置。 In any one of Claims 1 thru | or 3,
A contact layer connected to the non-volatile memory, and
A semiconductor memory device, wherein the removal region and a region where the contact layer is formed do not overlap.

請求項１ないし４のいずれかにおいて、
前記層間絶縁層は、ＢＰＳＧ膜である、半導体記憶装置。 In any of claims 1 to 4,
The semiconductor memory device, wherein the interlayer insulating layer is a BPSG film.

請求項１ないし５のいずれかにおいて、
前記フローティングゲート電極の上に設けられたシリサイド層と、を含む、半導体記憶装置。 In any of claims 1 to 5,
And a silicide layer provided on the floating gate electrode.

請求項１ないし６のいずれかにおいて、
前記除去領域には、保護膜が設けられている、半導体記憶装置。 In any one of Claims 1 thru | or 6.
A semiconductor memory device, wherein a protective film is provided in the removal region.

請求項７において、
前記保護膜のパターンは、前記除去領域のパターンと比して、大きいパターンを有する、半導体記憶装置。 In claim 7,
The semiconductor memory device, wherein the pattern of the protective film has a larger pattern than the pattern of the removal region.

請求項１ないし８のいずれかにおいて、
前記エッチングストッパ膜は、窒化膜である、半導体記憶装置。 In any of claims 1 to 8,
The semiconductor memory device, wherein the etching stopper film is a nitride film.