JP3394872B2 - 高耐圧半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧半導体装
置、より詳しく述べれば島状のソース電極を有する横型
の高耐圧半導体装置に関する。

【０００２】

【従来の技術】従来から、高耐圧駆動回路などに用いら
れる高耐圧半導体素子と、低耐圧駆動回路などに用いら
れる低耐圧半導体素子とが同一の基板に形成されたパワ
−ＩＣは知られており、多くの用途が考えられている。
この種のパワーＩＣの出力段に用いられる高耐圧ＭＯＳ
ＦＥＴには、低いオン抵抗が要求されている。

【０００３】図２１はこの種の高耐圧ＭＯＳＦＥＴの素
子構造を示す平面図であり、図２２は、図２１のXXII−
XXII線矢視断面図である。

【０００４】図中、参照符号１０１は高抵抗のｐ型半導
体基板を示し、このｐ型半導体基板１０１の表面にはｐ
型ベース層１０２が選択的に形成されている。ｐ型ベー
ス層１０２の表面には低抵抗のｎ型ソース層１０３が形
成されている。ｐ型半導体基板１０１のｐ型ベース層１
０２とは異なる表面には、低抵抗のｎ型ドレイン層１０
４が設けられている。ｎ型ドレイン層１０４は高抵抗の
ｎ型ドリフト層１０５内に形成されている。

【０００５】そしてｎ型ソース層１０３とｎ型ドリフト
層１０５とによって挟まれるｐ型べース層１０２の表面
と、この表面に隣接するｎ型ドリフト層１０５表面の一
部とには、ゲート酸化膜１０６及びフィールド酸化膜１
０７を介してゲート電極１０８が形成されている。また
参照符号１０９はｎ型ソース層１０３にコンタクトする
ソース電極を示し、参照符号１１０はｎ型ドレイン層１
０４にコンタクトするドレイン電極を示している。

【０００６】これらの層や電極の平面形状は、図２１に
示すようにストライプ状をなしている。

【０００７】このように構成された高耐圧ＭＯＳＦＥＴ
は、ｎ型ドレイン層１０４がｎ型ドリフト層１０５内に
形成されているため、通常のＭＯＳＦＥＴに比べて耐圧
が高くなる。

【０００８】

【発明が解決しようとする課題】しかしながら、図２１
及び図２２に示される従来の高耐圧ＭＯＳＦＥＴでは、
同一面積のままで電流容量を大きくするには、単位面積
当たりの電流密度を上昇させる必要がある。換言すると
オン抵抗を低減させる必要がある。オン抵抗を低減させ
るためには実効的なチャネル幅を広げることが有効であ
る。しかし図２１及び図２２に示される従来の高耐圧Ｍ
ＯＳＦＥＴでは、ゲート電極１０８下に形成されるチャ
ネル領域の幅が一定である。このため、十分に低いオン
抵抗が得られないという問題がある。

【０００９】次に、以上のような従来の高耐圧ＭＯＳＦ
ＥＴの配線方法について説明する。従来の高耐圧ＭＯＳ
ＦＥＴは、図２１に示した通り、ソース電極１０９、ゲ
ート電極１０８及びドレイン電極１１０がストライプ状
に配置されている。

【００１０】これら各電極１０８〜１１０は下層配線と
して機能し、各下層配線は個別に上層配線を介して各パ
ッド（図示せず）に接続される。これら下層配線及び上
層配線からなる２層配線としては、平行配線方式及び直
交配線方式という２種類の構造がある。

【００１１】平行配線方式は、上層配線が下層配線の長
手方向に対して平行に配置される構造を示し、下層配線
と上層配線とのコンタクト面積を広く取れる利点があ
る。しかしながら、平行配線方式は、一般に上層配線
が、膜厚の厚いアルミで形成されることから配線間の抜
き幅を大きく取る必要があるため、素子を微細化しても
ソース・ドレイン間のピッチを小さくできない問題があ
る。

【００１２】一方、直交配線方式は、図２３に示すよう
に、上層配線Ｓo,Ｄo が下層配線（１０９，１１０）の
長手方向に対して垂直に配置される構造を示し、配線間
の抜き幅を任意の値にできるため、素子の微細化に伴
い、ソース・ドレイン間のピッチを小さくできる利点を
有する。

【００１３】しかしながら、直交配線方式では、下層配
線（１０９，１１０）と上層配線Ｓo,Ｄo との間のスル
ーホールと、下層配線とｎ型ソース層１０３あるいはｎ
型ドレイン層１０４との間のコンタクトホールとが重ね
て配置された場合、図２４に示すように、コンタクトホ
ール領域の下層配線表面に凹部が形成され、この凹部に
不純物Ｉp が残留することにより、配線抵抗を増加させ
る問題がある。このため、直交配線方式においては、ス
ルーホールとコンタクトホールとを重ねて配置できない
制約がある。

【００１４】しかしながら、この制約に従い、コンタク
トホールに重ならないようにスルーホールが形成された
としても、下層配線（１０９，１１０）と上層配線Ｓo,
Ｄoとの間のスルーホールの面積が減少され、スルーホ
ールの部分の配線抵抗を増大させる問題が生じる。ま
た、スルーホールの面積を増加させるためにコンタクト
ホールの面積を減少させると、コンタクト抵抗を増加さ
せてしまい、結果として素子全体のオン抵抗を増加させ
てしまう問題がある。

【００１５】本発明は上記実情を考慮してなされたもの
で、低いオン抵抗を得られる高耐圧半導体装置を提供す
ることを目的とする。

【００１６】より詳しく述べると、本発明の目的は、ソ
ース電極のコンタクト抵抗を上昇させずに、ゲート電極
下のチャネル幅を拡大できる高耐圧半導体装置を提供す
ることにある。

【００１７】また、本発明の他の目的は、低い配線抵抗
の２層配線を有し、微細化及び集積化に適する、前述し
たとおりの高耐圧半導体装置を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に本発明に係る第１の高耐圧半導体装置では、高抵抗半
導体層と、前記高抵抗半導体層の表面に選択的に形成さ
れた第１導電型ドリフト層と、前記第１導電型ドリフト
層の表面に形成されたドレイン層と、前記高抵抗半導体
層の表面に選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面に複数の島状をなして形
成された第１導電型ソース層と、前記第１導電型ソース
層と前記第１導電型ドリフト層との間及び隣合う前記第
１導電型ソース層間の前記第２導電型ベース層上にゲー
ト絶縁膜を介して（全体的に）形成されたゲート電極
と、前記ドレイン層にコンタクトするドレイン電極と、
前記第１導電型ソース層及び前記第２導電型ベース層の
双方にコンタクトするソース電極とを備え、複数の前記
第１導電型ソース層が所定の配列方向に沿って形成され
るとき、隣り合う前記第１導電型ソース層間上に形成さ
れる前記ゲート電極の前記配列方向の長さをｘとし、前
記第１導電型ソース層の前記配列方向の長さをｙとする
と、４．５μｍ≦ｘ＋ｙ≦１００μｍの関係を満たして
いる。

【００１９】本発明によれば、第１導電型ソース層が第
２導電型ベース層の表面に複数の島状をなして形成され
ており、隣合う第１導電型ソース層間上にもゲ−ト電極
が形成されるため、この第１導電型ソース層間にもチャ
ネルが形成される。このため、第１導電型ソース層と第
１導電型ドリフト層との間にのみゲート電極が形成され
てチャネルが形成される従来の高耐圧半導体装置より
も、実効的なチャネル幅を広げることができるので、低
いオン抵抗を得ることができる。

【００２０】また、本発明に係る第２の高耐圧半導体装
置は、高抵抗半導体層と、前記高抵抗半導体層の表面に
選択的に形成された第１導電型ドリフト層と、前記第１
導電型ドリフト層の表面に略ストライプ状をなして形成
されたドレイン層と、前記高抵抗半導体層の表面に選択
的に形成された第２導電型ベース層と、前記第２導電型
ベース層の表面にかつ前記ドレイン層のストライプ方向
と略平行に複数の島状をなして配列形成された第１導電
型ソース層と、前記第１導電型ソース層と前記第１導電
型ドリフト層との間及び隣合う前記第１導電型ソース層
間の前記第２導電型ベース層上にゲート絶縁膜を介して
（全体的に）形成されたゲート電極と、前記ドレイン層
にコンタクトするドレイン電極と、前記第１導電型ソー
ス層及び前記第２導電型ベース層の双方にコンタクトす
るソース電極とを備え、複数の前記第１導電型ソース層
が所定の配列方向に沿って形成されるとき、隣り合う前
記第１導電型ソース層間上に形成される前記ゲート電極
の前記配列方向の長さをｘとし、前記第１導電型ソース
層の前記配列方向の長さをｙとすると、４．５μｍ≦ｘ
＋ｙ≦１００μｍの関係を満たしている。

【００２１】このように、第１導電型ソース層を複数の
島状に形成する場合、ドレイン層を従来と同様に略スト
ライプ状に形成し、このストライプ方向と略平行に第１
導電型ソース層を配列形成してもよい。この形態を用い
れば、従来の設計をそれほど変更せずに本発明に係る高
耐圧半導体装置を形成することができる。

【００２２】さらに、本発明に係る第３の高耐圧半導体
装置は、基板と、この基板上に形成された絶縁膜と、こ
の絶縁膜上に形成された高抵抗半導体層と、前記高抵抗
半導体層の表面に選択的に形成された第１導電型ドリフ
ト層と、前記第１導電型ドリフト層の表面に略ストライ
プ状をなして形成されたドレイン層と、前記高抵抗半導
体層の表面に選択的に形成された第２導電型ベース層
と、前記第２導電型ベース層の表面にかつ前記ドレイン
層のストライプ方向と略平行に複数の島状をなして配列
形成された第１導電型ソース層と、前記第１導電型ソー
ス層と前記第１導電型ドリフト層との間及び隣合う前記
第１導電型ソース層間の前記第２導電型ベース層上にゲ
ート絶縁膜を介して（全体的に）形成されたゲート電極
と、前記ドレイン層にコンタクトするドレイン電極と、
前記第１導電型ソース層及び前記第２導電型ベース層の
双方にコンタクトするソース電極とを備え、複数の前記
第１導電型ソース層が所定の配列方向に沿って形成され
るとき、隣り合う前記第１導電型ソース層間上に形成さ
れる前記ゲート電極の前記配列方向の長さをｘとし、前
記第１導電型ソース層の前記配列方向の長さをｙとする
と、４．５μｍ≦ｘ＋ｙ≦１００μｍの関係を満たして
いる。

【００２３】すなわち、高抵抗半導体層を基板上に形成
された絶縁膜の上に形成する、いわゆるＳＯＩ構造が適
用されている。これにより素子間分離が容易となり、ノ
イズに対して非常に有効な耐性をもつことができる。な
お、このＳＯＩ構造の場合、第１導電型ドリフト層は絶
縁膜に達しないように形成される。

【００２４】これら本発明に係る高耐圧半導体装置で
は、各第１導電型ソース層が所定の配列方向に沿って
（直線的に）形成されるとき、第１導電型ソース層間上
に形成される前記ゲート電極の前記ストライプ方向の長
さをｘとし、前記第１導電型ソース層の前記ストライプ
方向の長さをｙとしたとき、４．５μｍ≦ｘ＋ｙ≦１０
０μｍの関係を満たすことがコンタクト抵抗を上昇させ
ずにオン抵抗を低減させる観点から好ましい。

【００２５】同様に、隣り合う前記第１導電型ソース層
間上に形成される前記ゲート電極の前記ストライプ方向
の長さをｘとしたとき、１．５μｍ≦ｘ≦４μｍの関係
を満たすことがコンタクト抵抗を上昇させずにオン抵抗
を低減させる観点から好ましい。

【００２６】同様に、各第１導電型ソース層が所定の配
列方向に沿って（直線的に）形成されるとき、隣り合う
前記第１導電型ソース層間上に形成される前記ゲート電
極の前記ストライプ方向の長さをｘとし、１．５μｍ≦
ｘ≦４μｍの関係を満たすことがコンタクト抵抗を上昇
させずにオン抵抗を低減させる観点から好ましい。

【００２７】さらに、ドレイン層は、第１導電型又は第
２導電型のいずれでもよい。本発明に係る高耐圧半導体
装置は、ドレイン層が第１導電型のときに高耐圧ＭＯＳ
ＦＥＴとなり、ドレイン層が第２導電型のときに高耐圧
ＩＧＢＴとなる。

【００２８】また、本発明に係る高耐圧半導体装置は、
ドレイン電極は複数の島状をなして配列形成されてもよ
い。またさらに、前記ゲート電極とはコンタクトせずに
前記ゲート電極上方を介し、隣り合う各ソース電極を電
気的に接続する下層ソース配線と、前記下層ソース配線
とは直交する方向に長手方向を有し、前記ゲート電極上
方にて前記下層ソース配線の上部にコンタクトする上層
ソース配線と、前記ドレイン層とはコンタクトせずに前
記ドレイン層上方を介し、隣り合う各ドレイン電極を電
気的に接続する下層ドレイン配線と、前記下層ドレイン
配線とは直交する方向に長手方向を有し、前記ドレイン
層上方にて下層ドレイン配線の上部にコンタクトする上
層ドレイン配線とを備えた直交配線構造としてもよい。

【００２９】これにより、素子自体のオン抵抗の低減効
果に加え、直交配線構造を形成しても配線抵抗を上昇さ
せないので、一層オン抵抗を低減させることができる。
また、直交配線構造を形成しても配線抵抗を上昇させな
いので、微細化及び集積化に適している。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。

【００３１】（第１の実施の形態）図１は本発明の第１
の実施の形態に係る高耐圧ＭＯＳＦＥＴの素子構造を示
す平面図であり、図２（ａ）は、図１のIIＡ−IIＡ線矢
視断面図である。図２（ｂ）は、図１のIIＢ−IIＢ線矢
視断面図である。本実施の形態では、第１導電型をｎ型
とし、第２導電型をｐ型としており、以下の実施の形態
でも同様とする。

【００３２】図中、ｐ型半導体層１は高抵抗のｐ型Ｓｉ
基板からなり、このｐ型半導体層１の表面には選択的に
厚さ１μｍ程度のｐ型ベース層２が形成されている。ｐ
型べース層２の表面には、低抵抗で厚さ０．３μｍ程度
のｎ型ソース層３が形成されている。ｐ型ベース層２と
は異なるｐ型半導体層１の表面には、低抵抗で厚さ０．
３μｍ程度のｎ型ドレイン層４が略ストライプ状に形成
されている。このｎ型ドレイン層４は、高抵抗で厚さ
１．５μｍ程度のｎ型ドリフト層５内に形成されてい
る．図２（ａ）に示すように、ｎ型ソース層３とｎ型ド
リフト層５とによって挟まれるｐ型ベース層２の表面
と、この表面に隣接するｎ型ドリフト層５表面の一部と
には、ゲート酸化膜６及びフィールド酸化膜７を介して
ゲート電極８が形成されている。このゲート電極８下方
の、ｎ型ソース層３とｎ型ドリフト層５とに挟まれたｐ
型ベース層２の表面に形成されるチャネルは長さ０．７
μｍ程度である。

【００３３】同様に、図２（ｂ）に示すように、隣合う
ｎ型ソース層３間のｐ型ベース層２の表面にも、ゲ−ト
酸化膜６を介してゲ−ト電極８が形成されている。ゲー
ト電極８の寸法のうち、ｎ型ソース層３間でストライプ
方向に沿った長さｘは２μｍ程度である。ｎ型ドリフト
層５はこのｎ型ソース層３間にも形成されている。ｎ型
ソース層３上にはソース電極９が形成されている。ｎ型
ドレイン層４上にはドレイン電極１０が形成されてい
る。さらに、ソース電極９の中央下部には良好なコンタ
クトを得るための低抵抗のｐ型コンタクト層１１が形成
されている。

【００３４】また、チャネル長をあまり長くするとオン
抵抗を増加させてしまうため、２重拡散により形成され
るｐ型ベース層２の厚さは１．５μｍ以下が好ましい。

【００３５】この高耐圧ＭＯＳＦＥＴの特徴は、ｐ型ベ
ース層２表面のｎ型ソース層３が複数の長方形または正
方形の島状に形成され、この島状の各ｎ型ソース層３が
ストライプ状のドレイン層４のストライプ方向に対し
て、略平行に配列形成されたことである。

【００３６】この高耐圧ＭＯＳＦＥＴは、ｎ型ソース層
３が島状に配列形成されるため、図２（ｂ）に示される
ように、隣り合うｎ型ソース層３間にゲート電極８を形
成でき、ｎ型ソース層３間でゲート電極８の下方のｐ型
ベース層２表面にもチャネルを形成できるので、従来よ
りも実効的なチャネル幅を広げることができ、もって、
オン抵抗を低減させることができる。

【００３７】次に、オン抵抗の低減に必要なチャネル幅
を広げるための条件について説明する。チャネル幅を広
げるためには、図１に示す長さｘ、ｙ、ｚを規定するこ
とが重要である。但し、ｘは、隣合うｎ型ソース層３の
間隔に対応するゲート電極の長さである。ｙは、ゲート
電極８に囲まれたｎ型ソース層３のストライプ方向に沿
った長さである。ｚは、ｘとは直交する方向により示さ
れ、隣合うｎ型ソース層３の幅に対応するゲート電極の
長さである。

【００３８】ここで、ｘ，ｙ，ｚは次の（１）式〜
（５）式に示すように規定されることがオン抵抗を低減
させる観点から好ましい。

【００３９】 ４．５μｍ≦ｘ＋ｙ≦１００μｍ …（１） １．５μｍ≦ｘ≦４μｍ …（２） ３μｍ≦ｙ≦９８．５μｍ …（３） ３μｍ≦ｚ≦６μｍ …（４） ｘ＜ｚ …（５） ｎ型ソース層３の長さｙ及びゲート電極８の長さｘから
なる１ピッチ（ｘ＋ｙ）が１００μｍより大きい場合、
ソース電極９が本発明に係る島状から従来のストライプ
状に近くなってしまう。このため、オン抵抗の値は従来
とほぼ同一になり、本発明によるオン抵抗の低減分が製
造誤差の範囲に入ってしまう。従って、ｘ＋ｙは１００
μｍ以下が好ましい（ｘ＋ｙ≦１００μｍ …（１）式
の上限値）。

【００４０】また、長さｘが１．５μｍよりも短くなる
とｘの部分のチャネル幅が狭くなりチャネル抵抗が高く
なるので、長さｘは１．５μｍ以上が好ましい。長さｘ
が４μｍを越えると、単位面積当たりのソース電極９の
個数が減少し、その結果、ソース電極９のコンタクト面
積が減少してコンタクト抵抗が高くなるので、長さｘは
４μｍ以下が好ましい（１．５μｍ≦ｘ≦４μｍ …
（２）式）。

【００４１】さらに長さｙが３μｍよりも短くなっても
ソース電極９のコンタクト面積が減少し、コンタクト抵
抗が高くなるので、長さｙは３μｍ以上が好ましい。そ
して、ｘ＋ｙは１００μｍ以下が好ましく、長さｘは
１．５μｍ以上が好ましいことにより、長さｙは９８．
５μｍ以下が好ましい（３μｍ≦ｙ≦９８．５μｍ …
（３）式）。

【００４２】また、長さｙは３μｍ以上が好ましく、長
さｘは１．５μｍ以上が好ましいことにより、ｘ＋ｙは
４．５μｍ以上が好ましい（４．５μｍ≦ｘ＋ｙ …
（１）式の下限値）。

【００４３】これに加え、長さｚが３μｍを越えると、
コンタクト抵抗が高くなるので、長さｚは３μｍ以上が
好ましい。また長さｚが６μｍを超えるとオン抵抗が増
加するので、長さｚは６μｍ以下が好ましい（３μｍ≦
ｚ≦６μｍ …（４））。

【００４４】そして、本発明では、長さｚで示される奥
行きをゲート電極８に形成してチャネル幅を広げるた
め、ｘとｚとを比較したとき、ｘが長くｚが短いと、本
発明に係るチャネル幅が従来のチャネル幅と比較して広
がらないので、ｚをｘよりも長くすることが好ましい。

【００４５】以上のように（１）式〜（５）式の規定に
従うことにより、本実施の形態に係る高耐圧ＭＯＳＦＥ
Ｔは、コンタクト抵抗を増加させずに実効的なチャネル
幅を広げることができ、もって、容易且つ確実にオン抵
抗を低減させることができる。

【００４６】また、この高耐圧ＭＯＳＦＥＴは、従来よ
りもゲート電極８の面積が広いので、ゲート抵抗を低減
でき、スイッチングスピードを向上させることができ
る。

【００４７】さらに、（２）式は、ｎ型ソース層３の間
隔を４μｍ以下にすることを規定するが、これは本発明
に係る高耐圧ＭＯＳＦＥＴが、縦型ＭＯＳＦＥＴよりも
微細に形成されることを示している。なぜなら縦型ＭＯ
ＳＦＥＴでは、図３に示す如き、隣合うｎ型ソース層
３′から注入される電子による電子電流がゲート電極
８′の直下部５ａに集中して発熱などが生じて素子の抵
抗が増加することを防ぐため、ｎ型ソース層３′の間隔
を５μｍ以上にする必要があるからである。すなわち、
本発明に係る高耐圧ＭＯＳＦＥＴは、縦型ＭＯＳＦＥＴ
と比べ、微細化に適しており、高い集積度で製造するこ
とができる。

【００４８】（第２の実施の形態）次に、本発明の第２
の実施の形態に係る高耐圧ＭＯＳＦＥＴについて説明す
る。 図４はこの高耐圧ＭＯＳＦＥＴの素子構造を示す
平面図であり、図５（ａ）は、図４のＶＡ−ＶＡ線矢視
断面図である。図５（ｂ）は、図４のＶＢ−ＶＢ線矢視
断面図である。なお図１、図２（ａ）及び図２（ｂ）と
同一部分には同一符号を付してその詳しい説明を省略
し、ここでは異なる部分についてのみ述べるが、以下の
実施の形態でも同様である。

【００４９】すなわち、本実施の形態に係る高耐圧ＭＯ
ＳＦＥＴは、第１の実施の形態とは異なり、図５（ｂ）
に示すように、隣合うｐ型ベース層２が互いに離れて形
成され、この各ｐ型ベース層２間の表面にはｎ型ドリフ
ト層５が露出されて形成されている。

【００５０】これにより、この部分のチャネル抵抗を低
減させることができる。また、隣合うｐ型ベース層２を
互いにオーバーラップしないように離したので、図５
（ａ）に示す部分のチャネルとしきい値電圧を揃えるこ
とが容易となる。

【００５１】上述したように第２の実施の形態によれ
ば、第１の実施の形態の効果に加え、隣合うｐ型ベース
層２の部分のチャネル抵抗を低減でき、且つソース・ド
レイン間のチャネルとしきい値電圧を容易に揃えること
ができる。

【００５２】（第３の実施の形態）次に、本発明の第３
の実施の形態に係る高耐圧ＭＯＳＦＥＴについて説明す
る。 図６はこの高耐圧ＭＯＳＦＥＴの素子構造を示す
平面図であり、図７（ａ）は、図６のVII Ａ−VII Ａ線
矢視断面図である。図７（ｂ）は、図６のVII Ｂ−VII
Ｂ線矢視断面図である。

【００５３】本実施の形態に係る高耐圧ＭＯＳＦＥＴ
は、第１の実施の形態とは異なり、ｐ型Ｓｉ基板１２上
に形成された厚さ０．５μｍ程度の酸化膜１３上にｐ型
半導体層１を備えた、いわゆるＳＯＩ（silicon on ins
ulator）構造で実現されている。

【００５４】この場合、ｐ型半導体層１の厚さを２〜５
μｍ程度とするので、ｎ型ドリフト層５が酸化膜１３に
達しないことにより、ｎ型ドリフト層５の厚さは１．５
μｍ以下が好ましい。また素子に耐圧を持たせる観点か
ら、ｎ型ドリフト層５の厚さは０．８μｍ以上が好まし
い。

【００５５】本実施の形態に係る高耐圧ＭＯＳＦＥＴ
は、このようなＳＯＩ構造で形成されるので、容易に素
子間を分離でき、ノイズに対して十分な耐性をもつこと
ができる。

【００５６】次に、このＳＯＩ構造の高耐圧ＭＯＳＦＥ
Ｔにおいて、前述したｘ＋ｙで表わされる１ピッチの長
さと、オン抵抗との関係を図８を用いて説明する。図８
では横軸がｎ型ドリフト層５の不純物濃度を示し、縦軸
がオン抵抗の相対値を示している。また、図８は、１ピ
ッチが８．４μｍ又は２２．８μｍのときと、従来のよ
うにソース層３がストライプ状のときとを比較して示し
ている。なお、１ピッチ８．４μｍのときはｘ＝２μ
ｍ、ｙ＝６．４μｍである。１ピッチ２２．８μｍのと
きはｘ＝２μｍ．ｙ＝２０．８μｍである。

【００５７】図８より分かるように、ｎ型ドリフト層５
の不純物濃度の増加に比例して、また、ピッチの短さに
比例してオン抵抗が低減されている。具体的にはストラ
イプ状のときのオン抵抗と比較して、１ピッチ２２．８
μｍのときはオン抵抗が約８％低減され、１ピッチ８．
４μｍのときは約２０％低減される。

【００５８】なお図示してないが、ｘ＝２μｍ．ｙ＝３
８μｍで１ピッチ４０μｍのとき、オン抵抗は約５％低
減される。さらにｘ＝２μｍ．ｙ＝９８μｍで１ピッチ
１００μｍのとき、オン抵抗は約２％低減される。１ピ
ッチが１００μｍを越えると、オン抵抗の値が従来とほ
ぼ同一になり、前述した通り、（１）式の規定が導出さ
れる。なお、他の（２）式〜（５）式の規定についても
同様に導出される。

【００５９】すなわち、本実施の形態に係る高耐圧ＭＯ
ＳＦＥＴは、第１の実施の形態と同様に、（１）式〜
（５）式に示す規定に従うことが好ましい。

【００６０】上述したように第３の実施の形態によれ
ば、第１の実施の形態の効果に加え、ＳＯＩ構造によ
り、容易に素子間を分離でき、ノイズに対して十分な耐
性をもつことができる。

【００６１】（第４の実施の形態）次に、本発明の第４
の実施の形態に係る高耐圧ＭＯＳＦＥＴについて図６を
用いて説明する。

【００６２】すなわち、本実施の形態に係る高耐圧ＭＯ
ＳＦＥＴは、第２及び第３の実施の形態を互いに組合せ
たものであり、図６に示す平面構成に加え、ＦＩＧ１１
（ａ）に代えて図９（ａ）に示され、且つ図７（ｂ）に
代えて図９（ｂ）に示されるＳＯＩ構造を有し、隣合う
ｐ型ベース層２が互いに離れて形成され、この各ｐ型ベ
ース層２間の表面にはｎ型ドリフト層５が露出されて形
成されている。

【００６３】このような構成としたことにより、第２及
び第３の実施の形態の効果を同時に得ることができる。

【００６４】（第５の実施の形態）次に、本発明の第５
の実施の形態に係る高耐圧ＭＯＳＦＥＴについて図２
（ａ）及び図２（ｂ）の断面図を用いて説明する。ま
た、図１０はこの高耐圧ＭＯＳＦＥＴの素子構造を示す
平面図である。

【００６５】すなわち、本実施の形態に係る高耐圧ＭＯ
ＳＦＥＴは、第１の実施の形態の変形構成であり、図１
０に示すように、ソース電極９に対向するように、ドレ
イン電極１０が島状に形成されている。

【００６６】以上のような構成としても、第１の実施の
形態と同様の効果を得ることができる。

【００６７】また、この図１０に示す平面構造の高耐圧
ＭＯＳＦＥＴは、図２（ａ）及び図２（ｂ）の断面構造
に代えて、第２乃至第４の実施の形態のいずれの断面構
造を有する素子に変形しても、対応する実施の形態と同
様の効果を得ることができる。なお、いずれの変形構成
であっても、ドレイン電極１０は島状である。

【００６８】（第６の実施の形態）次に、本発明の第６
の実施の形態に係る高耐圧ＭＯＳＦＥＴについて図２
（ａ）及び図２（ｂ）の断面図を用いて説明する。ま
た、図１１はこの高耐圧ＭＯＳＦＥＴの素子構造を示す
平面図であり、図１２は図１１の XII− XII線矢視断面
図である。

【００６９】すなわち、本実施の形態に係る高耐圧ＭＯ
ＳＦＥＴは、第１の実施の形態の変形構成であり、図１
１、図１２、図２（ａ）及び図２（ｂ）に示すように、
ソース電極９に対向するように、ドレイン電極１０が島
状に形成され、且つこの島状のドレイン電極１０を周囲
のｎ型ドリフト層４及びｎ型ドレイン層５ごと囲むよう
にゲート電極がメッシュ状に形成されている。

【００７０】以上のような構成としても、第１の実施の
形態と同様の効果を得ることができ、さらに、ゲート電
極８の面積を広げられるので、スイッチングスピードを
向上させることができる。

【００７１】また、本実施の形態に係る高耐圧ＭＯＳＦ
ＥＴは、図２（ａ）及び図２（ｂ）に示す断面構造に代
えて、第２乃至第４の実施の形態のいずれの断面構造を
有する素子に変形しても、対応する実施の形態と同様の
効果を得ることができ、さらに、前述同様に、スイッチ
ングスピードを向上させることができる。

【００７２】（第７の実施の形態）次に、本発明の第７
の実施の形態に係る高耐圧ＭＯＳＦＥＴについて説明す
る。 図１３はこの高耐圧ＭＯＳＦＥＴの構造を示す平
面図であり、図１４は図１３の XIV− XIV線矢視断面図
である。図１５は図１３のXV−XV線矢視断面図である。

【００７３】すなわち、本実施の形態に係る高耐圧ＭＯ
ＳＦＥＴは、第５の実施の形態に係る高耐圧ＭＯＳＦＥ
Ｔ上に２層配線を形成した構成である。

【００７４】具体的には、図１３乃至図１５に示すよう
に、ゲート電極８を覆う絶縁膜１４と、ゲート電極８と
は絶縁されるようにゲート電極８上方の絶縁膜１４上部
にコンタクトし、隣り合う各ソース電極９を電気的に接
続する下層ソース配線Ｓ１と、この下層ソース配線Ｓ１
とは直交する方向に長手方向を有し、ゲート電極８上方
にて下層ソース配線Ｓ１の上部にコンタクトする上層ソ
ース配線Ｓ２と、各ドレイン電極１０の周囲でｎ型ドレ
イン層を覆う絶縁膜１５と、ｎ型ドレイン層４とは絶縁
されるようにｎ型ドレイン層４上方の絶縁膜１５上部に
コンタクトし、隣り合う各ドレイン電極１０を電気的に
接続する下層ドレイン配線Ｄ１と、この下層ドレイン配
線Ｄ１とは直交する方向に長手方向を有し、ｎ型ドレイ
ン層４上方にて下層ドレイン配線Ｄ１の上部にコンタク
トする上層ドレイン配線Ｄ２とを備えている。

【００７５】なお、下層配線Ｓ１，Ｄ１と、上層配線Ｓ
２，Ｄ２との間には層間絶縁膜１６が形成されている。
また、各配線Ｓ１，Ｓ２，Ｄ１，Ｄ２としては、Ａｌが
用いられている。

【００７６】ここで、下層ソース配線Ｓ１及び下層ドレ
イン配線Ｄ１は、互いに略同一の幅をもつように設計さ
れ、例えば、夫々５μｍの幅を有し、１μｍの間隔を空
けて交互に平行に配列形成されている。

【００７７】下層ソース配線Ｓ１に接続されるソース電
極９は、前述したピッチｘ＋ｙによりストライプ方向の
長さが異なるが、最小で１×１μｍ程度の面積をもつ。
ドレイン電極１０も同様であり、最小で１×１μｍ程度
の面積である。

【００７８】下層ソース配線Ｓ１と上層ソース配線Ｓ２
とを接続するスルーホール（ＴＨ）は、ピッチｘ＋ｙに
よりストライプ方向の長さが異なるが、最小で１．６×
１．６μｍ程度の面積をもつ。下層ドレイン配線Ｄ１と
上層ドレイン配線Ｄ２とを接続するスルーホールの寸法
も同様であり、最小で１．６×１．６μｍ程度の面積で
ある。

【００７９】上層ソース配線Ｓ２及び上層ドレイン配線
Ｄ２は、ピッチｘ＋ｙにより寸法が異なるが、例えば、
夫々１０〜２０μｍの幅を有している。

【００８０】この高耐圧ＭＯＳＦＥＴの特徴は、前述し
た第５の実施の形態の内容に加え、下層ソース配線Ｓ１
と上層ソース配線Ｓ２との間のスルーホールと、下層配
線Ｓ１とｎ型ソース層３との間のコンタクトホールとを
重ねないように、直交配線構造を実現したことにある。
なお、下層ドレイン配線Ｄ１と上層ドレイン配線Ｄ２と
の間のスルーホールと、下層配線Ｄ１とｎ型ドレイン層
４との間のコンタクトホールとを重ねない直交配線構造
も実現されている。

【００８１】このような直交配線構造は、ソース側の場
合、島状のソース電極９をストライプ方向に沿って下層
ソース配線Ｓ１と共に形成し、各ソース電極９間にて下
層ソース配線Ｓ１に平坦部を生じさせ、この平坦部と上
層ソース配線Ｓ２とをコンタクトさせるようにして実現
される。なお、ドレイン側も同様である。

【００８２】この直交配線構造によれば、ソース電極９
の面積（コンタクトホール面積）を低減させずに、単位
面積当たりの下層ソース配線Ｓ１と上層ソース配線Ｓ２
とのコンタクト面積（スルーホール面積）を増加させる
ことができるので、従来とは異なり配線抵抗を上昇させ
ず、素子のオン抵抗を低減させることができる。

【００８３】同様に、ドレイン電極１０の面積（コンタ
クトホール面積）を低減させずに、単位面積当たりの下
層ドレイン配線Ｄ１と上層ドレイン配線Ｄ２とのコンタ
クト面積（スルーホール面積）を増加させることができ
るので、従来とは異なり配線抵抗を上昇させず、素子の
オン抵抗を低減させることができる。

【００８４】上述したように第７の実施の形態によれ
ば、第５の実施の形態の効果に加え、配線抵抗を上昇さ
せず、素子のオン抵抗を低減できる２層の直交配線構造
を実現することができる。すなわち、低いオン抵抗と低
い配線抵抗とを両立させ、微細化及び集積化に適した高
耐圧ＭＯＳＦＥＴを実現することができる。

【００８５】また、本実施の形態に係る高耐圧ＭＯＳＦ
ＥＴは、図１４の断面構造に代えて、第２乃至第４の実
施の形態のいずれかに対応する素子に直交配線を施して
図１６乃至図１８のいずれかに示す断面構造の装置に変
形しても、本実施の形態の効果に加え、第２乃至第４の
実施の形態のいずれかと同様の効果を得ることができ
る。なお、いずれの変形構成であっても、ドレイン電極
１０は島状である。また、図１７又は図１８に示すＳＯ
Ｉ構造に変形した場合、図示はしないが、図１５の断面
構造もＳＯＩ構造となる。

【００８６】（第８の実施の形態）次に、本発明の第８
の実施の形態に係る高耐圧ＭＯＳＦＥＴについて図１４
を用いて説明する。

【００８７】図１９はこの高耐圧ＭＯＳＦＥＴの構造を
示す平面図であり、図１４は図１９の XIV− XIV線矢視
断面図である。図２０は図１９のXX−XX線矢視断面図で
ある。

【００８８】図１９などに示すように、本実施の形態に
係る高耐圧ＭＯＳＦＥＴは、第６の実施の形態に係る高
耐圧ＭＯＳＦＥＴ上に、第７の実施の形態に係る２層配
線を形成した構成である。

【００８９】このような構成としたことにより、第６及
び第７の実施の形態の効果を同時に得ることができる。

【００９０】また、本実施の形態に係る高耐圧ＭＯＳＦ
ＥＴは、図１４の断面構造に代えて、第２乃至第４の実
施の形態のいずれかに対応する素子に直交配線を施して
図１６乃至図１８のいずれかに示す断面構造の装置に変
形しても、本実施の形態の効果に加え、第２乃至第４の
実施の形態のいずれかと同様の効果を得ることができ
る。なお、いずれの変形構成であっても、図１９に示さ
れる平面構造をもつ。また、図１７又は図１８に示すＳ
ＯＩ構造に変形した場合、図示はしないが、図２０に示
す断面構造もＳＯＩ構造となる。

【００９１】（他の実施の形態）以上、本発明の実施の
形態を説明したが、本発明は上記各実施の形態に限定さ
れない。例えば、ｎ型ドレイン層４とｎ型ドリフト層５
との間にバッファ層を設けた構成としてもよい。また、
上記各実施の形態では、ｎ型のドレイン層４をもつＭＯ
ＳＦＥＴを形成した場合について説明したが、ドレイン
層４をｐ型としてＩＧＢＴ（insulated gate bipolar t
ransistor ）を形成してもよい。

【００９２】また、各実施の形態とは半導体層の導電型
を逆にし、第１導電型をｐ型、第２導電型をｎ型とした
ＭＯＳＦＥＴを構成してもよい。さらに、このＭＯＳＦ
ＥＴのドレイン層の導電型を逆にし、前述したＩＧＢＴ
とは逆の導電型の半導体層からなるＩＧＢＴとしてもよ
い。

【００９３】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。

【００９４】

【発明の効果】以上説明したように請求項１の発明によ
れば、第１導電型ソース層が第２導電型ベース層の表面
に複数の島状をなして形成されており、隣合う第１導電
型ソース層間上にもゲ−ト電極が形成されるため、この
第１導電型ソース層間にもチャネルが形成されることに
より、第１導電型ソース層と第１導電型ドリフト層との
間にのみゲート電極が形成されてチャネルが形成される
従来の高耐圧半導体装置よりも、実効的なチャネル幅を
広げることができるので、低いオン抵抗を得ることがで
きる高耐圧半導体装置を提供できる。

【００９５】また、請求項２の発明によれば、第１導電
型ソース層を複数の島状に形成する場合、ドレイン層を
従来と同様に略ストライプ状に形成し、このストライプ
方向と略平行に第１導電型ソース層を配列形成している
ので、請求項１の効果に加え、従来の設計をそれほど変
更せずに形成できる高耐圧半導体装置を提供できる。

【００９６】さらに、請求項３の発明によれば、高抵抗
半導体層を基板上に形成された絶縁膜の上に形成する、
いわゆるＳＯＩ構造が適用されていることにより、請求
項１の効果に加え、素子間分離が容易となり、ノイズに
対して非常に有効な耐性を有する高耐圧半導体装置を提
供できる。また、請求項４の発明によれば、ゲート電極
が、第１導電型ソース層と第１導電型ドリフト層との間
及び隣合う第１導電型ソース層間の第２導電型ベース層
上にゲート絶縁膜を介して全体的に形成されているの
で、請求項１乃至請求項３のいずれかの効果と同様の効
果を得ることができる。

【００９７】また、請求項１乃至３の発明によれば、第
１導電型ソース層間上に形成されるゲート電極の配列方
向の長さをｘとし、第１導電型ソース層の配列方向の長
さをｙとしたとき、４．５μｍ≦ｘ＋ｙ≦１００μｍの
関係を満たすので、請求項１乃至請求項４のいずれかの
効果に加え、コンタクト抵抗を上昇させずにオン抵抗を
低減させる高耐圧半導体装置を提供できる。

【００９８】さらに、請求項５の発明によれば、隣り合
う第１導電型ソース層間上に形成されるゲート電極の配
列方向の長さをｘとしたとき、１．５μｍ≦ｘ≦４μｍ
の関係を満たすので、請求項１乃至請求項４のいずれか
の効果に加え、コンタクト抵抗を上昇させずにオン抵抗
を低減させる高耐圧半導体装置を提供できる。また、請
求項６の発明によれば、各第１導電型ソース層が所定の
配列方向に沿って直線的に形成されたので、請求項５の
効果と同様の効果を奏することができる。

【００９９】また、請求項７の発明によれば、第１導電
型ドリフト層がゲート絶縁膜に接するように第２導電型
ベース層間にも形成されているので、請求項１乃至請求
項４のいずれかの効果に加え、隣合う第２導電型ベース
層の部分のチャネル抵抗を低減でき、且つソース・ドレ
イン間のチャネルとしきい値電圧を容易に揃えることが
できる高耐圧半導体装置を提供できる。

【０１００】また、請求項８の発明によれば、ドレイン
層が第１導電型であるので、請求項１乃至請求項４のい
ずれかの効果に加え、高耐圧ＭＯＳＦＥＴとしての高耐
圧半導体装置を提供できる。

【０１０１】また、請求項９の発明によれば、ドレイン
電極が複数の島状をなして配列形成されるので、請求項
１乃至請求項４の効果と同様の効果を奏する高耐圧半導
体装置を提供できる。さらに、請求項１０の発明によれ
ば、下層ソース配線と上層ソース配線との間のスルーホ
ールと、下層ソース配線と第１導電型ソース層との間の
コンタクトホールとを重ねず、かつ、下層ドレイン配線
と上層ドレイン配線との間のスルーホールと、下層ドレ
イン配線と第１導電型ドレイン層との間のコンタクトホ
ールとを重ねない直交配線構造を実現したことにより、
コンタクトホール面積を減少せずにスルーホール面積を
増加できるので、請求項９の効果に加え、直交配線構造
を形成しても配線抵抗を上昇させず、一層オン抵抗を低
減でき、また、微細化及び集積化に適した高耐圧半導体
装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る高耐圧ＭＯＳ
ＦＥＴの素子構造を示す平面図

【図２】同実施の形態における図１のIIＡ−IIＡ線及び
IIＢ−IIＢ線矢視断面図

【図３】同実施の形態の効果を説明するための縦型ＭＯ
ＳＦＥＴの課題を示す模式図

【図４】本発明の第２の実施の形態に係る高耐圧ＭＯＳ
ＦＥＴの素子構造を示す平面図

【図５】同実施の形態における図４のＶＡ−ＶＡ線及び
ＶＢ−ＶＢ線矢視断面図

【図６】本発明の第３の実施の形態に係る高耐圧ＭＯＳ
ＦＥＴの素子構造を示す平面図

【図７】同実施の形態における図６の VIIＡ− VIIＡ線
及び VIIＢ− VIIＢ線矢視断面図

【図８】同実施の形態における高耐圧ＭＯＳＦＥＴのオ
ン抵抗と従来の高耐圧ＭＯＳＦＥＴのオン抵抗とを比較
した実験結果を示す図

【図９】本発明の第４の実施の形態に係る高耐圧ＭＯＳ
ＦＥＴの素子構造を示す断面図

【図１０】本発明の第５の実施の形態に係る高耐圧ＭＯ
ＳＦＥＴの素子構造を示す平面図

【図１１】本発明の第６の実施の形態に係る高耐圧ＭＯ
ＳＦＥＴの素子構造を示す平面図

【図１２】同実施の形態における図１１の XII− XII線
矢視断面図

【図１３】本発明の第７の実施の形態に係る高耐圧ＭＯ
ＳＦＥＴの構造を示す平面図

【図１４】同実施の形態における図１３の XIV− XIV線
矢視断面図

【図１５】同実施の形態における図１３のXV−XV線矢視
断面図

【図１６】同実施の形態における変形構成を示す断面図

【図１７】同実施の形態における変形構成を示す断面図

【図１８】同実施の形態における変形構成を示す断面図

【図１９】本発明の第８の実施の形態に係る高耐圧ＭＯ
ＳＦＥＴの構造を示す平面図

【図２０】同実施の形態における図１９のXX−XX線矢視
断面図

【図２１】従来の高耐圧ＭＯＳＦＥＴの素子構造を示す
平面図

【図２２】従来の図２１のXXII−XXII線矢視断面図

【図２３】従来の高耐圧ＭＯＳＦＥＴに直交配線を施し
た構造を示す平面図

【図２４】従来の図２３のIV−IV線矢視断面図

【符号の説明】

１…ｐ型半導体層 ２…ｐ型ベース層 ３，３′…ｎ型ソース層 ４…ｎ型ドレイン層 ５…ｎ型ドリフト層 ５ａ…直下部 ６…ゲート酸化膜 ７…フィールド酸化膜 ８，８′…ゲート電極 ９…ソース電極 １０…ドレイン電極 １１…ｐ型コンタクト層 １２…ｐ型Ｓｉ基板 １３…酸化膜 １４，１５…絶縁膜 １６…層間絶縁膜 ｘ，ｙ，ｚ…長さ Ｓ１…下層ソース配線 Ｓ２…上層ソース配線 Ｄ１…下層ドレイン配線 Ｄ２…上層ドレイン配線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−267652（ＪＰ，Ａ) 特開 平５−29615（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】高抵抗半導体層と、 前記高抵抗半導体層の表面に選択的に形成された第１導
   電型ドリフト層と、 前記第１導電型ドリフト層の表面に形成されたドレイン
   層と、 前記高抵抗半導体層の表面に選択的に形成された第２導
   電型ベース層と、 前記第２導電型ベース層の表面に複数の島状をなして形
   成された第１導電型ソース層と、 前記第１導電型ソース層と前記第１導電型ドリフト層と
   の間及び隣合う前記第１導電型ソース層間の前記第２導
   電型ベース層上にゲート絶縁膜を介して形成されたゲー
   ト電極と、 前記ドレイン層にコンタクトするドレイン電極と、 前記第１導電型ソース層及び前記第２導電型ベース層の
   双方にコンタクトするソース電極とを備え、 複数の前記第１導電型ソース層が所定の配列方向に沿っ
   て形成されるとき、隣り合う前記第１導電型ソース層間
   上に形成される前記ゲート電極の前記配列方向の長さを
   ｘとし、前記第１導電型ソース層の前記配列方向の長さ
   をｙとすると、４．５μｍ≦ｘ＋ｙ≦１００μｍの関係
   を満たしている ことを特徴とする高耐圧半導体装置。
2. 【請求項２】高抵抗半導体層と、 前記高抵抗半導体層の表面に選択的に形成された第１導
   電型ドリフト層と、 前記第１導電型ドリフト層の表面に略ストライプ状をな
   して形成されたドレイン層と、 前記高抵抗半導体層の表面に選択的に形成された第２導
   電型ベース層と、 前記第２導電型ベース層の表面にかつ前記ドレイン層の
   ストライプ方向と略平行に複数の島状をなして配列形成
   された第１導電型ソース層と、 前記第１導電型ソース層と前記第１導電型ドリフト層と
   の間及び隣合う前記第１導電型ソース層間の前記第２導
   電型ベース層上にゲート絶縁膜を介して形成されたゲー
   ト電極と、 前記ドレイン層にコンタクトするドレイン電極と、 前記第１導電型ソース層及び前記第２導電型ベース層の
   双方にコンタクトするソース電極とを備え、 複数の前記第１導電型ソース層が所定の配列方向に沿っ
   て形成されるとき、隣り合う前記第１導電型ソース層間
   上に形成される前記ゲート電極の前記配列方向の長さを
   ｘとし、前記第１導電型ソース層の前記配列方向の長さ
   をｙとすると、４．５μｍ≦ｘ＋ｙ≦１００μｍの関係
   を満たしている ことを特徴とする高耐圧半導体装置。
3. 【請求項３】基板と、 この基板上に形成された絶縁膜と、 この絶縁膜上に形成された高抵抗半導体層と、 前記高抵抗半導体層の表面に選択的に形成された第１導
   電型ドリフト層と、 前記第１導電型ドリフト層の表面に略ストライプ状をな
   して形成されたドレイン層と、 前記高抵抗半導体層の表面に選択的に形成された第２導
   電型ベース層と、 前記第２導電型ベース層の表面にかつ前記ドレイン層の
   ストライプ方向と略平行に複数の島状をなして配列形成
   された第１導電型ソース層と、 前記第１導電型ソース層と前記第１導電型ドリフト層と
   の間及び隣合う前記第１導電型ソース層間の前記第２導
   電型ベース層上にゲート絶縁膜を介して形成されたゲー
   ト電極と、 前記ドレイン層にコンタクトするドレイン電極と、 前記第１導電型ソース層及び前記第２導電型ベース層の
   双方にコンタクトするソース電極とを備え、 複数の前記第１導電型ソース層が所定の配列方向に沿っ
   て形成されるとき、隣 り合う前記第１導電型ソース層間
   上に形成される前記ゲート電極の前記配列方向の長さを
   ｘとし、前記第１導電型ソース層の前記配列方向の長さ
   をｙとすると、４．５μｍ≦ｘ＋ｙ≦１００μｍの関係
   を満たしている ことを特徴とする高耐圧半導体装置。
4. 【請求項４】 請求項１乃至請求項３のいずれか１項に
   記載の高耐圧半導体装置において、 前記ゲート電極は、前記第１導電型ソース層と前記第１
   導電型ドリフト層との間及び隣合う前記第１導電型ソー
   ス層間の前記第２導電型ベース層上にゲート絶縁膜を介
   して全体的に形成されたことを特徴とする高耐圧半導体
   装置。
5. 【請求項５】 請求項１乃至請求項４のいずれか１項に
   記載の高耐圧半導体装置において、前 記ゲート電極の前記配列方向の長さをｘは、１．５μ
   ｍ≦ｘ≦４μｍの関係を満たしていることを特徴とする
   高耐圧半導体装置。
6. 【請求項６】 請求項５に記載の高耐圧半導体装置にお
   いて、 前記第１導電型ソース層は、所定の配列方向に沿って直
   線的に形成されたことを特徴とする高耐圧半導体装置。
7. 【請求項７】 請求項１乃至請求項４のいずれか１項に
   記載の高耐圧半導体装置において、 前記第１導電型ドリフト層は、前記ゲート絶縁膜に接す
   るように前記第２導電型ベース層間にも形成されている
   ことを特徴とする高耐圧半導体装置。
8. 【請求項８】 請求項１乃至請求項４のいずれか１項に
   記載の高耐圧半導体装置において、 前記ドレイン層は、第１導電型であることを特徴とする
   高耐圧半導体装置。
9. 【請求項９】 請求項１乃至請求項４のいずれか１項に
   記載の高耐圧半導体装置において、 前記ドレイン電極は複数の島状をなして配列形成された
   ことを特徴とする高耐圧半導体装置。
10. 【請求項１０】 請求項９に記載の高耐圧半導体装置に
    おいて、 前記ゲート電極とはコンタクトせずに前記ゲート電極上
    方を介し、隣り合う各ソース電極を電気的に接続する下
    層ソース配線と、 前記下層ソース配線とは直交する方向に長手方向を有
    し、前記ゲート電極上方にて前記下層ソース配線の上部
    にコンタクトする上層ソース配線と、 前記ドレイン層とはコンタクトせずに前記ドレイン層上
    方を介し、隣り合う各ドレイン電極を電気的に接続する
    下層ドレイン配線と、 前記下層ドレイン配線とは直交する方向に長手方向を有
    し、前記ドレイン層上方にて下層ドレイン配線の上部に
    コンタクトする上層ドレイン配線とを備えたことを特徴
    とする高耐圧半導体装置。