JP3394872B2 - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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Description
【0001】
【発明の属する技術分野】本発明は、高耐圧半導体装
置、より詳しく述べれば島状のソース電極を有する横型
の高耐圧半導体装置に関する。
置、より詳しく述べれば島状のソース電極を有する横型
の高耐圧半導体装置に関する。
【0002】
【従来の技術】従来から、高耐圧駆動回路などに用いら
れる高耐圧半導体素子と、低耐圧駆動回路などに用いら
れる低耐圧半導体素子とが同一の基板に形成されたパワ
−ICは知られており、多くの用途が考えられている。
この種のパワーICの出力段に用いられる高耐圧MOS
FETには、低いオン抵抗が要求されている。
れる高耐圧半導体素子と、低耐圧駆動回路などに用いら
れる低耐圧半導体素子とが同一の基板に形成されたパワ
−ICは知られており、多くの用途が考えられている。
この種のパワーICの出力段に用いられる高耐圧MOS
FETには、低いオン抵抗が要求されている。
【0003】図21はこの種の高耐圧MOSFETの素
子構造を示す平面図であり、図22は、図21のXXII−
XXII線矢視断面図である。
子構造を示す平面図であり、図22は、図21のXXII−
XXII線矢視断面図である。
【0004】図中、参照符号101は高抵抗のp型半導
体基板を示し、このp型半導体基板101の表面にはp
型ベース層102が選択的に形成されている。p型ベー
ス層102の表面には低抵抗のn型ソース層103が形
成されている。p型半導体基板101のp型ベース層1
02とは異なる表面には、低抵抗のn型ドレイン層10
4が設けられている。n型ドレイン層104は高抵抗の
n型ドリフト層105内に形成されている。
体基板を示し、このp型半導体基板101の表面にはp
型ベース層102が選択的に形成されている。p型ベー
ス層102の表面には低抵抗のn型ソース層103が形
成されている。p型半導体基板101のp型ベース層1
02とは異なる表面には、低抵抗のn型ドレイン層10
4が設けられている。n型ドレイン層104は高抵抗の
n型ドリフト層105内に形成されている。
【0005】そしてn型ソース層103とn型ドリフト
層105とによって挟まれるp型べース層102の表面
と、この表面に隣接するn型ドリフト層105表面の一
部とには、ゲート酸化膜106及びフィールド酸化膜1
07を介してゲート電極108が形成されている。また
参照符号109はn型ソース層103にコンタクトする
ソース電極を示し、参照符号110はn型ドレイン層1
04にコンタクトするドレイン電極を示している。
層105とによって挟まれるp型べース層102の表面
と、この表面に隣接するn型ドリフト層105表面の一
部とには、ゲート酸化膜106及びフィールド酸化膜1
07を介してゲート電極108が形成されている。また
参照符号109はn型ソース層103にコンタクトする
ソース電極を示し、参照符号110はn型ドレイン層1
04にコンタクトするドレイン電極を示している。
【0006】これらの層や電極の平面形状は、図21に
示すようにストライプ状をなしている。
示すようにストライプ状をなしている。
【0007】このように構成された高耐圧MOSFET
は、n型ドレイン層104がn型ドリフト層105内に
形成されているため、通常のMOSFETに比べて耐圧
が高くなる。
は、n型ドレイン層104がn型ドリフト層105内に
形成されているため、通常のMOSFETに比べて耐圧
が高くなる。
【0008】
【発明が解決しようとする課題】しかしながら、図21
及び図22に示される従来の高耐圧MOSFETでは、
同一面積のままで電流容量を大きくするには、単位面積
当たりの電流密度を上昇させる必要がある。換言すると
オン抵抗を低減させる必要がある。オン抵抗を低減させ
るためには実効的なチャネル幅を広げることが有効であ
る。しかし図21及び図22に示される従来の高耐圧M
OSFETでは、ゲート電極108下に形成されるチャ
ネル領域の幅が一定である。このため、十分に低いオン
抵抗が得られないという問題がある。
及び図22に示される従来の高耐圧MOSFETでは、
同一面積のままで電流容量を大きくするには、単位面積
当たりの電流密度を上昇させる必要がある。換言すると
オン抵抗を低減させる必要がある。オン抵抗を低減させ
るためには実効的なチャネル幅を広げることが有効であ
る。しかし図21及び図22に示される従来の高耐圧M
OSFETでは、ゲート電極108下に形成されるチャ
ネル領域の幅が一定である。このため、十分に低いオン
抵抗が得られないという問題がある。
【0009】次に、以上のような従来の高耐圧MOSF
ETの配線方法について説明する。従来の高耐圧MOS
FETは、図21に示した通り、ソース電極109、ゲ
ート電極108及びドレイン電極110がストライプ状
に配置されている。
ETの配線方法について説明する。従来の高耐圧MOS
FETは、図21に示した通り、ソース電極109、ゲ
ート電極108及びドレイン電極110がストライプ状
に配置されている。
【0010】これら各電極108〜110は下層配線と
して機能し、各下層配線は個別に上層配線を介して各パ
ッド(図示せず)に接続される。これら下層配線及び上
層配線からなる2層配線としては、平行配線方式及び直
交配線方式という2種類の構造がある。
して機能し、各下層配線は個別に上層配線を介して各パ
ッド(図示せず)に接続される。これら下層配線及び上
層配線からなる2層配線としては、平行配線方式及び直
交配線方式という2種類の構造がある。
【0011】平行配線方式は、上層配線が下層配線の長
手方向に対して平行に配置される構造を示し、下層配線
と上層配線とのコンタクト面積を広く取れる利点があ
る。しかしながら、平行配線方式は、一般に上層配線
が、膜厚の厚いアルミで形成されることから配線間の抜
き幅を大きく取る必要があるため、素子を微細化しても
ソース・ドレイン間のピッチを小さくできない問題があ
る。
手方向に対して平行に配置される構造を示し、下層配線
と上層配線とのコンタクト面積を広く取れる利点があ
る。しかしながら、平行配線方式は、一般に上層配線
が、膜厚の厚いアルミで形成されることから配線間の抜
き幅を大きく取る必要があるため、素子を微細化しても
ソース・ドレイン間のピッチを小さくできない問題があ
る。
【0012】一方、直交配線方式は、図23に示すよう
に、上層配線So,Do が下層配線(109,110)の
長手方向に対して垂直に配置される構造を示し、配線間
の抜き幅を任意の値にできるため、素子の微細化に伴
い、ソース・ドレイン間のピッチを小さくできる利点を
有する。
に、上層配線So,Do が下層配線(109,110)の
長手方向に対して垂直に配置される構造を示し、配線間
の抜き幅を任意の値にできるため、素子の微細化に伴
い、ソース・ドレイン間のピッチを小さくできる利点を
有する。
【0013】しかしながら、直交配線方式では、下層配
線(109,110)と上層配線So,Do との間のスル
ーホールと、下層配線とn型ソース層103あるいはn
型ドレイン層104との間のコンタクトホールとが重ね
て配置された場合、図24に示すように、コンタクトホ
ール領域の下層配線表面に凹部が形成され、この凹部に
不純物Ip が残留することにより、配線抵抗を増加させ
る問題がある。このため、直交配線方式においては、ス
ルーホールとコンタクトホールとを重ねて配置できない
制約がある。
線(109,110)と上層配線So,Do との間のスル
ーホールと、下層配線とn型ソース層103あるいはn
型ドレイン層104との間のコンタクトホールとが重ね
て配置された場合、図24に示すように、コンタクトホ
ール領域の下層配線表面に凹部が形成され、この凹部に
不純物Ip が残留することにより、配線抵抗を増加させ
る問題がある。このため、直交配線方式においては、ス
ルーホールとコンタクトホールとを重ねて配置できない
制約がある。
【0014】しかしながら、この制約に従い、コンタク
トホールに重ならないようにスルーホールが形成された
としても、下層配線(109,110)と上層配線So,
Doとの間のスルーホールの面積が減少され、スルーホ
ールの部分の配線抵抗を増大させる問題が生じる。ま
た、スルーホールの面積を増加させるためにコンタクト
ホールの面積を減少させると、コンタクト抵抗を増加さ
せてしまい、結果として素子全体のオン抵抗を増加させ
てしまう問題がある。
トホールに重ならないようにスルーホールが形成された
としても、下層配線(109,110)と上層配線So,
Doとの間のスルーホールの面積が減少され、スルーホ
ールの部分の配線抵抗を増大させる問題が生じる。ま
た、スルーホールの面積を増加させるためにコンタクト
ホールの面積を減少させると、コンタクト抵抗を増加さ
せてしまい、結果として素子全体のオン抵抗を増加させ
てしまう問題がある。
【0015】本発明は上記実情を考慮してなされたもの
で、低いオン抵抗を得られる高耐圧半導体装置を提供す
ることを目的とする。
で、低いオン抵抗を得られる高耐圧半導体装置を提供す
ることを目的とする。
【0016】より詳しく述べると、本発明の目的は、ソ
ース電極のコンタクト抵抗を上昇させずに、ゲート電極
下のチャネル幅を拡大できる高耐圧半導体装置を提供す
ることにある。
ース電極のコンタクト抵抗を上昇させずに、ゲート電極
下のチャネル幅を拡大できる高耐圧半導体装置を提供す
ることにある。
【0017】また、本発明の他の目的は、低い配線抵抗
の2層配線を有し、微細化及び集積化に適する、前述し
たとおりの高耐圧半導体装置を提供することにある。
の2層配線を有し、微細化及び集積化に適する、前述し
たとおりの高耐圧半導体装置を提供することにある。
【0018】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る第1の高耐圧半導体装置では、高抵抗半
導体層と、前記高抵抗半導体層の表面に選択的に形成さ
れた第1導電型ドリフト層と、前記第1導電型ドリフト
層の表面に形成されたドレイン層と、前記高抵抗半導体
層の表面に選択的に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に複数の島状をなして形
成された第1導電型ソース層と、前記第1導電型ソース
層と前記第1導電型ドリフト層との間及び隣合う前記第
1導電型ソース層間の前記第2導電型ベース層上にゲー
ト絶縁膜を介して(全体的に)形成されたゲート電極
と、前記ドレイン層にコンタクトするドレイン電極と、
前記第1導電型ソース層及び前記第2導電型ベース層の
双方にコンタクトするソース電極とを備え、複数の前記
第1導電型ソース層が所定の配列方向に沿って形成され
るとき、隣り合う前記第1導電型ソース層間上に形成さ
れる前記ゲート電極の前記配列方向の長さをxとし、前
記第1導電型ソース層の前記配列方向の長さをyとする
と、4.5μm≦x+y≦100μmの関係を満たして
いる。
に本発明に係る第1の高耐圧半導体装置では、高抵抗半
導体層と、前記高抵抗半導体層の表面に選択的に形成さ
れた第1導電型ドリフト層と、前記第1導電型ドリフト
層の表面に形成されたドレイン層と、前記高抵抗半導体
層の表面に選択的に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に複数の島状をなして形
成された第1導電型ソース層と、前記第1導電型ソース
層と前記第1導電型ドリフト層との間及び隣合う前記第
1導電型ソース層間の前記第2導電型ベース層上にゲー
ト絶縁膜を介して(全体的に)形成されたゲート電極
と、前記ドレイン層にコンタクトするドレイン電極と、
前記第1導電型ソース層及び前記第2導電型ベース層の
双方にコンタクトするソース電極とを備え、複数の前記
第1導電型ソース層が所定の配列方向に沿って形成され
るとき、隣り合う前記第1導電型ソース層間上に形成さ
れる前記ゲート電極の前記配列方向の長さをxとし、前
記第1導電型ソース層の前記配列方向の長さをyとする
と、4.5μm≦x+y≦100μmの関係を満たして
いる。
【0019】本発明によれば、第1導電型ソース層が第
2導電型ベース層の表面に複数の島状をなして形成され
ており、隣合う第1導電型ソース層間上にもゲ−ト電極
が形成されるため、この第1導電型ソース層間にもチャ
ネルが形成される。このため、第1導電型ソース層と第
1導電型ドリフト層との間にのみゲート電極が形成され
てチャネルが形成される従来の高耐圧半導体装置より
も、実効的なチャネル幅を広げることができるので、低
いオン抵抗を得ることができる。
2導電型ベース層の表面に複数の島状をなして形成され
ており、隣合う第1導電型ソース層間上にもゲ−ト電極
が形成されるため、この第1導電型ソース層間にもチャ
ネルが形成される。このため、第1導電型ソース層と第
1導電型ドリフト層との間にのみゲート電極が形成され
てチャネルが形成される従来の高耐圧半導体装置より
も、実効的なチャネル幅を広げることができるので、低
いオン抵抗を得ることができる。
【0020】また、本発明に係る第2の高耐圧半導体装
置は、高抵抗半導体層と、前記高抵抗半導体層の表面に
選択的に形成された第1導電型ドリフト層と、前記第1
導電型ドリフト層の表面に略ストライプ状をなして形成
されたドレイン層と、前記高抵抗半導体層の表面に選択
的に形成された第2導電型ベース層と、前記第2導電型
ベース層の表面にかつ前記ドレイン層のストライプ方向
と略平行に複数の島状をなして配列形成された第1導電
型ソース層と、前記第1導電型ソース層と前記第1導電
型ドリフト層との間及び隣合う前記第1導電型ソース層
間の前記第2導電型ベース層上にゲート絶縁膜を介して
(全体的に)形成されたゲート電極と、前記ドレイン層
にコンタクトするドレイン電極と、前記第1導電型ソー
ス層及び前記第2導電型ベース層の双方にコンタクトす
るソース電極とを備え、複数の前記第1導電型ソース層
が所定の配列方向に沿って形成されるとき、隣り合う前
記第1導電型ソース層間上に形成される前記ゲート電極
の前記配列方向の長さをxとし、前記第1導電型ソース
層の前記配列方向の長さをyとすると、4.5μm≦x
+y≦100μmの関係を満たしている。
置は、高抵抗半導体層と、前記高抵抗半導体層の表面に
選択的に形成された第1導電型ドリフト層と、前記第1
導電型ドリフト層の表面に略ストライプ状をなして形成
されたドレイン層と、前記高抵抗半導体層の表面に選択
的に形成された第2導電型ベース層と、前記第2導電型
ベース層の表面にかつ前記ドレイン層のストライプ方向
と略平行に複数の島状をなして配列形成された第1導電
型ソース層と、前記第1導電型ソース層と前記第1導電
型ドリフト層との間及び隣合う前記第1導電型ソース層
間の前記第2導電型ベース層上にゲート絶縁膜を介して
(全体的に)形成されたゲート電極と、前記ドレイン層
にコンタクトするドレイン電極と、前記第1導電型ソー
ス層及び前記第2導電型ベース層の双方にコンタクトす
るソース電極とを備え、複数の前記第1導電型ソース層
が所定の配列方向に沿って形成されるとき、隣り合う前
記第1導電型ソース層間上に形成される前記ゲート電極
の前記配列方向の長さをxとし、前記第1導電型ソース
層の前記配列方向の長さをyとすると、4.5μm≦x
+y≦100μmの関係を満たしている。
【0021】このように、第1導電型ソース層を複数の
島状に形成する場合、ドレイン層を従来と同様に略スト
ライプ状に形成し、このストライプ方向と略平行に第1
導電型ソース層を配列形成してもよい。この形態を用い
れば、従来の設計をそれほど変更せずに本発明に係る高
耐圧半導体装置を形成することができる。
島状に形成する場合、ドレイン層を従来と同様に略スト
ライプ状に形成し、このストライプ方向と略平行に第1
導電型ソース層を配列形成してもよい。この形態を用い
れば、従来の設計をそれほど変更せずに本発明に係る高
耐圧半導体装置を形成することができる。
【0022】さらに、本発明に係る第3の高耐圧半導体
装置は、基板と、この基板上に形成された絶縁膜と、こ
の絶縁膜上に形成された高抵抗半導体層と、前記高抵抗
半導体層の表面に選択的に形成された第1導電型ドリフ
ト層と、前記第1導電型ドリフト層の表面に略ストライ
プ状をなして形成されたドレイン層と、前記高抵抗半導
体層の表面に選択的に形成された第2導電型ベース層
と、前記第2導電型ベース層の表面にかつ前記ドレイン
層のストライプ方向と略平行に複数の島状をなして配列
形成された第1導電型ソース層と、前記第1導電型ソー
ス層と前記第1導電型ドリフト層との間及び隣合う前記
第1導電型ソース層間の前記第2導電型ベース層上にゲ
ート絶縁膜を介して(全体的に)形成されたゲート電極
と、前記ドレイン層にコンタクトするドレイン電極と、
前記第1導電型ソース層及び前記第2導電型ベース層の
双方にコンタクトするソース電極とを備え、複数の前記
第1導電型ソース層が所定の配列方向に沿って形成され
るとき、隣り合う前記第1導電型ソース層間上に形成さ
れる前記ゲート電極の前記配列方向の長さをxとし、前
記第1導電型ソース層の前記配列方向の長さをyとする
と、4.5μm≦x+y≦100μmの関係を満たして
いる。
装置は、基板と、この基板上に形成された絶縁膜と、こ
の絶縁膜上に形成された高抵抗半導体層と、前記高抵抗
半導体層の表面に選択的に形成された第1導電型ドリフ
ト層と、前記第1導電型ドリフト層の表面に略ストライ
プ状をなして形成されたドレイン層と、前記高抵抗半導
体層の表面に選択的に形成された第2導電型ベース層
と、前記第2導電型ベース層の表面にかつ前記ドレイン
層のストライプ方向と略平行に複数の島状をなして配列
形成された第1導電型ソース層と、前記第1導電型ソー
ス層と前記第1導電型ドリフト層との間及び隣合う前記
第1導電型ソース層間の前記第2導電型ベース層上にゲ
ート絶縁膜を介して(全体的に)形成されたゲート電極
と、前記ドレイン層にコンタクトするドレイン電極と、
前記第1導電型ソース層及び前記第2導電型ベース層の
双方にコンタクトするソース電極とを備え、複数の前記
第1導電型ソース層が所定の配列方向に沿って形成され
るとき、隣り合う前記第1導電型ソース層間上に形成さ
れる前記ゲート電極の前記配列方向の長さをxとし、前
記第1導電型ソース層の前記配列方向の長さをyとする
と、4.5μm≦x+y≦100μmの関係を満たして
いる。
【0023】すなわち、高抵抗半導体層を基板上に形成
された絶縁膜の上に形成する、いわゆるSOI構造が適
用されている。これにより素子間分離が容易となり、ノ
イズに対して非常に有効な耐性をもつことができる。な
お、このSOI構造の場合、第1導電型ドリフト層は絶
縁膜に達しないように形成される。
された絶縁膜の上に形成する、いわゆるSOI構造が適
用されている。これにより素子間分離が容易となり、ノ
イズに対して非常に有効な耐性をもつことができる。な
お、このSOI構造の場合、第1導電型ドリフト層は絶
縁膜に達しないように形成される。
【0024】これら本発明に係る高耐圧半導体装置で
は、各第1導電型ソース層が所定の配列方向に沿って
(直線的に)形成されるとき、第1導電型ソース層間上
に形成される前記ゲート電極の前記ストライプ方向の長
さをxとし、前記第1導電型ソース層の前記ストライプ
方向の長さをyとしたとき、4.5μm≦x+y≦10
0μmの関係を満たすことがコンタクト抵抗を上昇させ
ずにオン抵抗を低減させる観点から好ましい。
は、各第1導電型ソース層が所定の配列方向に沿って
(直線的に)形成されるとき、第1導電型ソース層間上
に形成される前記ゲート電極の前記ストライプ方向の長
さをxとし、前記第1導電型ソース層の前記ストライプ
方向の長さをyとしたとき、4.5μm≦x+y≦10
0μmの関係を満たすことがコンタクト抵抗を上昇させ
ずにオン抵抗を低減させる観点から好ましい。
【0025】同様に、隣り合う前記第1導電型ソース層
間上に形成される前記ゲート電極の前記ストライプ方向
の長さをxとしたとき、1.5μm≦x≦4μmの関係
を満たすことがコンタクト抵抗を上昇させずにオン抵抗
を低減させる観点から好ましい。
間上に形成される前記ゲート電極の前記ストライプ方向
の長さをxとしたとき、1.5μm≦x≦4μmの関係
を満たすことがコンタクト抵抗を上昇させずにオン抵抗
を低減させる観点から好ましい。
【0026】同様に、各第1導電型ソース層が所定の配
列方向に沿って(直線的に)形成されるとき、隣り合う
前記第1導電型ソース層間上に形成される前記ゲート電
極の前記ストライプ方向の長さをxとし、1.5μm≦
x≦4μmの関係を満たすことがコンタクト抵抗を上昇
させずにオン抵抗を低減させる観点から好ましい。
列方向に沿って(直線的に)形成されるとき、隣り合う
前記第1導電型ソース層間上に形成される前記ゲート電
極の前記ストライプ方向の長さをxとし、1.5μm≦
x≦4μmの関係を満たすことがコンタクト抵抗を上昇
させずにオン抵抗を低減させる観点から好ましい。
【0027】さらに、ドレイン層は、第1導電型又は第
2導電型のいずれでもよい。本発明に係る高耐圧半導体
装置は、ドレイン層が第1導電型のときに高耐圧MOS
FETとなり、ドレイン層が第2導電型のときに高耐圧
IGBTとなる。
2導電型のいずれでもよい。本発明に係る高耐圧半導体
装置は、ドレイン層が第1導電型のときに高耐圧MOS
FETとなり、ドレイン層が第2導電型のときに高耐圧
IGBTとなる。
【0028】また、本発明に係る高耐圧半導体装置は、
ドレイン電極は複数の島状をなして配列形成されてもよ
い。またさらに、前記ゲート電極とはコンタクトせずに
前記ゲート電極上方を介し、隣り合う各ソース電極を電
気的に接続する下層ソース配線と、前記下層ソース配線
とは直交する方向に長手方向を有し、前記ゲート電極上
方にて前記下層ソース配線の上部にコンタクトする上層
ソース配線と、前記ドレイン層とはコンタクトせずに前
記ドレイン層上方を介し、隣り合う各ドレイン電極を電
気的に接続する下層ドレイン配線と、前記下層ドレイン
配線とは直交する方向に長手方向を有し、前記ドレイン
層上方にて下層ドレイン配線の上部にコンタクトする上
層ドレイン配線とを備えた直交配線構造としてもよい。
ドレイン電極は複数の島状をなして配列形成されてもよ
い。またさらに、前記ゲート電極とはコンタクトせずに
前記ゲート電極上方を介し、隣り合う各ソース電極を電
気的に接続する下層ソース配線と、前記下層ソース配線
とは直交する方向に長手方向を有し、前記ゲート電極上
方にて前記下層ソース配線の上部にコンタクトする上層
ソース配線と、前記ドレイン層とはコンタクトせずに前
記ドレイン層上方を介し、隣り合う各ドレイン電極を電
気的に接続する下層ドレイン配線と、前記下層ドレイン
配線とは直交する方向に長手方向を有し、前記ドレイン
層上方にて下層ドレイン配線の上部にコンタクトする上
層ドレイン配線とを備えた直交配線構造としてもよい。
【0029】これにより、素子自体のオン抵抗の低減効
果に加え、直交配線構造を形成しても配線抵抗を上昇さ
せないので、一層オン抵抗を低減させることができる。
また、直交配線構造を形成しても配線抵抗を上昇させな
いので、微細化及び集積化に適している。
果に加え、直交配線構造を形成しても配線抵抗を上昇さ
せないので、一層オン抵抗を低減させることができる。
また、直交配線構造を形成しても配線抵抗を上昇させな
いので、微細化及び集積化に適している。
【0030】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【0031】(第1の実施の形態)図1は本発明の第1
の実施の形態に係る高耐圧MOSFETの素子構造を示
す平面図であり、図2(a)は、図1のIIA−IIA線矢
視断面図である。図2(b)は、図1のIIB−IIB線矢
視断面図である。本実施の形態では、第1導電型をn型
とし、第2導電型をp型としており、以下の実施の形態
でも同様とする。
の実施の形態に係る高耐圧MOSFETの素子構造を示
す平面図であり、図2(a)は、図1のIIA−IIA線矢
視断面図である。図2(b)は、図1のIIB−IIB線矢
視断面図である。本実施の形態では、第1導電型をn型
とし、第2導電型をp型としており、以下の実施の形態
でも同様とする。
【0032】図中、p型半導体層1は高抵抗のp型Si
基板からなり、このp型半導体層1の表面には選択的に
厚さ1μm程度のp型ベース層2が形成されている。p
型べース層2の表面には、低抵抗で厚さ0.3μm程度
のn型ソース層3が形成されている。p型ベース層2と
は異なるp型半導体層1の表面には、低抵抗で厚さ0.
3μm程度のn型ドレイン層4が略ストライプ状に形成
されている。このn型ドレイン層4は、高抵抗で厚さ
1.5μm程度のn型ドリフト層5内に形成されてい
る.図2(a)に示すように、n型ソース層3とn型ド
リフト層5とによって挟まれるp型ベース層2の表面
と、この表面に隣接するn型ドリフト層5表面の一部と
には、ゲート酸化膜6及びフィールド酸化膜7を介して
ゲート電極8が形成されている。このゲート電極8下方
の、n型ソース層3とn型ドリフト層5とに挟まれたp
型ベース層2の表面に形成されるチャネルは長さ0.7
μm程度である。
基板からなり、このp型半導体層1の表面には選択的に
厚さ1μm程度のp型ベース層2が形成されている。p
型べース層2の表面には、低抵抗で厚さ0.3μm程度
のn型ソース層3が形成されている。p型ベース層2と
は異なるp型半導体層1の表面には、低抵抗で厚さ0.
3μm程度のn型ドレイン層4が略ストライプ状に形成
されている。このn型ドレイン層4は、高抵抗で厚さ
1.5μm程度のn型ドリフト層5内に形成されてい
る.図2(a)に示すように、n型ソース層3とn型ド
リフト層5とによって挟まれるp型ベース層2の表面
と、この表面に隣接するn型ドリフト層5表面の一部と
には、ゲート酸化膜6及びフィールド酸化膜7を介して
ゲート電極8が形成されている。このゲート電極8下方
の、n型ソース層3とn型ドリフト層5とに挟まれたp
型ベース層2の表面に形成されるチャネルは長さ0.7
μm程度である。
【0033】同様に、図2(b)に示すように、隣合う
n型ソース層3間のp型ベース層2の表面にも、ゲ−ト
酸化膜6を介してゲ−ト電極8が形成されている。ゲー
ト電極8の寸法のうち、n型ソース層3間でストライプ
方向に沿った長さxは2μm程度である。n型ドリフト
層5はこのn型ソース層3間にも形成されている。n型
ソース層3上にはソース電極9が形成されている。n型
ドレイン層4上にはドレイン電極10が形成されてい
る。さらに、ソース電極9の中央下部には良好なコンタ
クトを得るための低抵抗のp型コンタクト層11が形成
されている。
n型ソース層3間のp型ベース層2の表面にも、ゲ−ト
酸化膜6を介してゲ−ト電極8が形成されている。ゲー
ト電極8の寸法のうち、n型ソース層3間でストライプ
方向に沿った長さxは2μm程度である。n型ドリフト
層5はこのn型ソース層3間にも形成されている。n型
ソース層3上にはソース電極9が形成されている。n型
ドレイン層4上にはドレイン電極10が形成されてい
る。さらに、ソース電極9の中央下部には良好なコンタ
クトを得るための低抵抗のp型コンタクト層11が形成
されている。
【0034】また、チャネル長をあまり長くするとオン
抵抗を増加させてしまうため、2重拡散により形成され
るp型ベース層2の厚さは1.5μm以下が好ましい。
抵抗を増加させてしまうため、2重拡散により形成され
るp型ベース層2の厚さは1.5μm以下が好ましい。
【0035】この高耐圧MOSFETの特徴は、p型ベ
ース層2表面のn型ソース層3が複数の長方形または正
方形の島状に形成され、この島状の各n型ソース層3が
ストライプ状のドレイン層4のストライプ方向に対し
て、略平行に配列形成されたことである。
ース層2表面のn型ソース層3が複数の長方形または正
方形の島状に形成され、この島状の各n型ソース層3が
ストライプ状のドレイン層4のストライプ方向に対し
て、略平行に配列形成されたことである。
【0036】この高耐圧MOSFETは、n型ソース層
3が島状に配列形成されるため、図2(b)に示される
ように、隣り合うn型ソース層3間にゲート電極8を形
成でき、n型ソース層3間でゲート電極8の下方のp型
ベース層2表面にもチャネルを形成できるので、従来よ
りも実効的なチャネル幅を広げることができ、もって、
オン抵抗を低減させることができる。
3が島状に配列形成されるため、図2(b)に示される
ように、隣り合うn型ソース層3間にゲート電極8を形
成でき、n型ソース層3間でゲート電極8の下方のp型
ベース層2表面にもチャネルを形成できるので、従来よ
りも実効的なチャネル幅を広げることができ、もって、
オン抵抗を低減させることができる。
【0037】次に、オン抵抗の低減に必要なチャネル幅
を広げるための条件について説明する。チャネル幅を広
げるためには、図1に示す長さx、y、zを規定するこ
とが重要である。但し、xは、隣合うn型ソース層3の
間隔に対応するゲート電極の長さである。yは、ゲート
電極8に囲まれたn型ソース層3のストライプ方向に沿
った長さである。zは、xとは直交する方向により示さ
れ、隣合うn型ソース層3の幅に対応するゲート電極の
長さである。
を広げるための条件について説明する。チャネル幅を広
げるためには、図1に示す長さx、y、zを規定するこ
とが重要である。但し、xは、隣合うn型ソース層3の
間隔に対応するゲート電極の長さである。yは、ゲート
電極8に囲まれたn型ソース層3のストライプ方向に沿
った長さである。zは、xとは直交する方向により示さ
れ、隣合うn型ソース層3の幅に対応するゲート電極の
長さである。
【0038】ここで、x,y,zは次の(1)式〜
(5)式に示すように規定されることがオン抵抗を低減
させる観点から好ましい。
(5)式に示すように規定されることがオン抵抗を低減
させる観点から好ましい。
【0039】
4.5μm≦x+y≦100μm …(1)
1.5μm≦x≦4μm …(2)
3μm≦y≦98.5μm …(3)
3μm≦z≦6μm …(4)
x<z …(5)
n型ソース層3の長さy及びゲート電極8の長さxから
なる1ピッチ(x+y)が100μmより大きい場合、
ソース電極9が本発明に係る島状から従来のストライプ
状に近くなってしまう。このため、オン抵抗の値は従来
とほぼ同一になり、本発明によるオン抵抗の低減分が製
造誤差の範囲に入ってしまう。従って、x+yは100
μm以下が好ましい(x+y≦100μm …(1)式
の上限値)。
なる1ピッチ(x+y)が100μmより大きい場合、
ソース電極9が本発明に係る島状から従来のストライプ
状に近くなってしまう。このため、オン抵抗の値は従来
とほぼ同一になり、本発明によるオン抵抗の低減分が製
造誤差の範囲に入ってしまう。従って、x+yは100
μm以下が好ましい(x+y≦100μm …(1)式
の上限値)。
【0040】また、長さxが1.5μmよりも短くなる
とxの部分のチャネル幅が狭くなりチャネル抵抗が高く
なるので、長さxは1.5μm以上が好ましい。長さx
が4μmを越えると、単位面積当たりのソース電極9の
個数が減少し、その結果、ソース電極9のコンタクト面
積が減少してコンタクト抵抗が高くなるので、長さxは
4μm以下が好ましい(1.5μm≦x≦4μm …
(2)式)。
とxの部分のチャネル幅が狭くなりチャネル抵抗が高く
なるので、長さxは1.5μm以上が好ましい。長さx
が4μmを越えると、単位面積当たりのソース電極9の
個数が減少し、その結果、ソース電極9のコンタクト面
積が減少してコンタクト抵抗が高くなるので、長さxは
4μm以下が好ましい(1.5μm≦x≦4μm …
(2)式)。
【0041】さらに長さyが3μmよりも短くなっても
ソース電極9のコンタクト面積が減少し、コンタクト抵
抗が高くなるので、長さyは3μm以上が好ましい。そ
して、x+yは100μm以下が好ましく、長さxは
1.5μm以上が好ましいことにより、長さyは98.
5μm以下が好ましい(3μm≦y≦98.5μm …
(3)式)。
ソース電極9のコンタクト面積が減少し、コンタクト抵
抗が高くなるので、長さyは3μm以上が好ましい。そ
して、x+yは100μm以下が好ましく、長さxは
1.5μm以上が好ましいことにより、長さyは98.
5μm以下が好ましい(3μm≦y≦98.5μm …
(3)式)。
【0042】また、長さyは3μm以上が好ましく、長
さxは1.5μm以上が好ましいことにより、x+yは
4.5μm以上が好ましい(4.5μm≦x+y …
(1)式の下限値)。
さxは1.5μm以上が好ましいことにより、x+yは
4.5μm以上が好ましい(4.5μm≦x+y …
(1)式の下限値)。
【0043】これに加え、長さzが3μmを越えると、
コンタクト抵抗が高くなるので、長さzは3μm以上が
好ましい。また長さzが6μmを超えるとオン抵抗が増
加するので、長さzは6μm以下が好ましい(3μm≦
z≦6μm …(4))。
コンタクト抵抗が高くなるので、長さzは3μm以上が
好ましい。また長さzが6μmを超えるとオン抵抗が増
加するので、長さzは6μm以下が好ましい(3μm≦
z≦6μm …(4))。
【0044】そして、本発明では、長さzで示される奥
行きをゲート電極8に形成してチャネル幅を広げるた
め、xとzとを比較したとき、xが長くzが短いと、本
発明に係るチャネル幅が従来のチャネル幅と比較して広
がらないので、zをxよりも長くすることが好ましい。
行きをゲート電極8に形成してチャネル幅を広げるた
め、xとzとを比較したとき、xが長くzが短いと、本
発明に係るチャネル幅が従来のチャネル幅と比較して広
がらないので、zをxよりも長くすることが好ましい。
【0045】以上のように(1)式〜(5)式の規定に
従うことにより、本実施の形態に係る高耐圧MOSFE
Tは、コンタクト抵抗を増加させずに実効的なチャネル
幅を広げることができ、もって、容易且つ確実にオン抵
抗を低減させることができる。
従うことにより、本実施の形態に係る高耐圧MOSFE
Tは、コンタクト抵抗を増加させずに実効的なチャネル
幅を広げることができ、もって、容易且つ確実にオン抵
抗を低減させることができる。
【0046】また、この高耐圧MOSFETは、従来よ
りもゲート電極8の面積が広いので、ゲート抵抗を低減
でき、スイッチングスピードを向上させることができ
る。
りもゲート電極8の面積が広いので、ゲート抵抗を低減
でき、スイッチングスピードを向上させることができ
る。
【0047】さらに、(2)式は、n型ソース層3の間
隔を4μm以下にすることを規定するが、これは本発明
に係る高耐圧MOSFETが、縦型MOSFETよりも
微細に形成されることを示している。なぜなら縦型MO
SFETでは、図3に示す如き、隣合うn型ソース層
3′から注入される電子による電子電流がゲート電極
8′の直下部5aに集中して発熱などが生じて素子の抵
抗が増加することを防ぐため、n型ソース層3′の間隔
を5μm以上にする必要があるからである。すなわち、
本発明に係る高耐圧MOSFETは、縦型MOSFET
と比べ、微細化に適しており、高い集積度で製造するこ
とができる。
隔を4μm以下にすることを規定するが、これは本発明
に係る高耐圧MOSFETが、縦型MOSFETよりも
微細に形成されることを示している。なぜなら縦型MO
SFETでは、図3に示す如き、隣合うn型ソース層
3′から注入される電子による電子電流がゲート電極
8′の直下部5aに集中して発熱などが生じて素子の抵
抗が増加することを防ぐため、n型ソース層3′の間隔
を5μm以上にする必要があるからである。すなわち、
本発明に係る高耐圧MOSFETは、縦型MOSFET
と比べ、微細化に適しており、高い集積度で製造するこ
とができる。
【0048】(第2の実施の形態)次に、本発明の第2
の実施の形態に係る高耐圧MOSFETについて説明す
る。 図4はこの高耐圧MOSFETの素子構造を示す
平面図であり、図5(a)は、図4のVA−VA線矢視
断面図である。図5(b)は、図4のVB−VB線矢視
断面図である。なお図1、図2(a)及び図2(b)と
同一部分には同一符号を付してその詳しい説明を省略
し、ここでは異なる部分についてのみ述べるが、以下の
実施の形態でも同様である。
の実施の形態に係る高耐圧MOSFETについて説明す
る。 図4はこの高耐圧MOSFETの素子構造を示す
平面図であり、図5(a)は、図4のVA−VA線矢視
断面図である。図5(b)は、図4のVB−VB線矢視
断面図である。なお図1、図2(a)及び図2(b)と
同一部分には同一符号を付してその詳しい説明を省略
し、ここでは異なる部分についてのみ述べるが、以下の
実施の形態でも同様である。
【0049】すなわち、本実施の形態に係る高耐圧MO
SFETは、第1の実施の形態とは異なり、図5(b)
に示すように、隣合うp型ベース層2が互いに離れて形
成され、この各p型ベース層2間の表面にはn型ドリフ
ト層5が露出されて形成されている。
SFETは、第1の実施の形態とは異なり、図5(b)
に示すように、隣合うp型ベース層2が互いに離れて形
成され、この各p型ベース層2間の表面にはn型ドリフ
ト層5が露出されて形成されている。
【0050】これにより、この部分のチャネル抵抗を低
減させることができる。また、隣合うp型ベース層2を
互いにオーバーラップしないように離したので、図5
(a)に示す部分のチャネルとしきい値電圧を揃えるこ
とが容易となる。
減させることができる。また、隣合うp型ベース層2を
互いにオーバーラップしないように離したので、図5
(a)に示す部分のチャネルとしきい値電圧を揃えるこ
とが容易となる。
【0051】上述したように第2の実施の形態によれ
ば、第1の実施の形態の効果に加え、隣合うp型ベース
層2の部分のチャネル抵抗を低減でき、且つソース・ド
レイン間のチャネルとしきい値電圧を容易に揃えること
ができる。
ば、第1の実施の形態の効果に加え、隣合うp型ベース
層2の部分のチャネル抵抗を低減でき、且つソース・ド
レイン間のチャネルとしきい値電圧を容易に揃えること
ができる。
【0052】(第3の実施の形態)次に、本発明の第3
の実施の形態に係る高耐圧MOSFETについて説明す
る。 図6はこの高耐圧MOSFETの素子構造を示す
平面図であり、図7(a)は、図6のVII A−VII A線
矢視断面図である。図7(b)は、図6のVII B−VII
B線矢視断面図である。
の実施の形態に係る高耐圧MOSFETについて説明す
る。 図6はこの高耐圧MOSFETの素子構造を示す
平面図であり、図7(a)は、図6のVII A−VII A線
矢視断面図である。図7(b)は、図6のVII B−VII
B線矢視断面図である。
【0053】本実施の形態に係る高耐圧MOSFET
は、第1の実施の形態とは異なり、p型Si基板12上
に形成された厚さ0.5μm程度の酸化膜13上にp型
半導体層1を備えた、いわゆるSOI(silicon on ins
ulator)構造で実現されている。
は、第1の実施の形態とは異なり、p型Si基板12上
に形成された厚さ0.5μm程度の酸化膜13上にp型
半導体層1を備えた、いわゆるSOI(silicon on ins
ulator)構造で実現されている。
【0054】この場合、p型半導体層1の厚さを2〜5
μm程度とするので、n型ドリフト層5が酸化膜13に
達しないことにより、n型ドリフト層5の厚さは1.5
μm以下が好ましい。また素子に耐圧を持たせる観点か
ら、n型ドリフト層5の厚さは0.8μm以上が好まし
い。
μm程度とするので、n型ドリフト層5が酸化膜13に
達しないことにより、n型ドリフト層5の厚さは1.5
μm以下が好ましい。また素子に耐圧を持たせる観点か
ら、n型ドリフト層5の厚さは0.8μm以上が好まし
い。
【0055】本実施の形態に係る高耐圧MOSFET
は、このようなSOI構造で形成されるので、容易に素
子間を分離でき、ノイズに対して十分な耐性をもつこと
ができる。
は、このようなSOI構造で形成されるので、容易に素
子間を分離でき、ノイズに対して十分な耐性をもつこと
ができる。
【0056】次に、このSOI構造の高耐圧MOSFE
Tにおいて、前述したx+yで表わされる1ピッチの長
さと、オン抵抗との関係を図8を用いて説明する。図8
では横軸がn型ドリフト層5の不純物濃度を示し、縦軸
がオン抵抗の相対値を示している。また、図8は、1ピ
ッチが8.4μm又は22.8μmのときと、従来のよ
うにソース層3がストライプ状のときとを比較して示し
ている。なお、1ピッチ8.4μmのときはx=2μ
m、y=6.4μmである。1ピッチ22.8μmのと
きはx=2μm.y=20.8μmである。
Tにおいて、前述したx+yで表わされる1ピッチの長
さと、オン抵抗との関係を図8を用いて説明する。図8
では横軸がn型ドリフト層5の不純物濃度を示し、縦軸
がオン抵抗の相対値を示している。また、図8は、1ピ
ッチが8.4μm又は22.8μmのときと、従来のよ
うにソース層3がストライプ状のときとを比較して示し
ている。なお、1ピッチ8.4μmのときはx=2μ
m、y=6.4μmである。1ピッチ22.8μmのと
きはx=2μm.y=20.8μmである。
【0057】図8より分かるように、n型ドリフト層5
の不純物濃度の増加に比例して、また、ピッチの短さに
比例してオン抵抗が低減されている。具体的にはストラ
イプ状のときのオン抵抗と比較して、1ピッチ22.8
μmのときはオン抵抗が約8%低減され、1ピッチ8.
4μmのときは約20%低減される。
の不純物濃度の増加に比例して、また、ピッチの短さに
比例してオン抵抗が低減されている。具体的にはストラ
イプ状のときのオン抵抗と比較して、1ピッチ22.8
μmのときはオン抵抗が約8%低減され、1ピッチ8.
4μmのときは約20%低減される。
【0058】なお図示してないが、x=2μm.y=3
8μmで1ピッチ40μmのとき、オン抵抗は約5%低
減される。さらにx=2μm.y=98μmで1ピッチ
100μmのとき、オン抵抗は約2%低減される。1ピ
ッチが100μmを越えると、オン抵抗の値が従来とほ
ぼ同一になり、前述した通り、(1)式の規定が導出さ
れる。なお、他の(2)式〜(5)式の規定についても
同様に導出される。
8μmで1ピッチ40μmのとき、オン抵抗は約5%低
減される。さらにx=2μm.y=98μmで1ピッチ
100μmのとき、オン抵抗は約2%低減される。1ピ
ッチが100μmを越えると、オン抵抗の値が従来とほ
ぼ同一になり、前述した通り、(1)式の規定が導出さ
れる。なお、他の(2)式〜(5)式の規定についても
同様に導出される。
【0059】すなわち、本実施の形態に係る高耐圧MO
SFETは、第1の実施の形態と同様に、(1)式〜
(5)式に示す規定に従うことが好ましい。
SFETは、第1の実施の形態と同様に、(1)式〜
(5)式に示す規定に従うことが好ましい。
【0060】上述したように第3の実施の形態によれ
ば、第1の実施の形態の効果に加え、SOI構造によ
り、容易に素子間を分離でき、ノイズに対して十分な耐
性をもつことができる。
ば、第1の実施の形態の効果に加え、SOI構造によ
り、容易に素子間を分離でき、ノイズに対して十分な耐
性をもつことができる。
【0061】(第4の実施の形態)次に、本発明の第4
の実施の形態に係る高耐圧MOSFETについて図6を
用いて説明する。
の実施の形態に係る高耐圧MOSFETについて図6を
用いて説明する。
【0062】すなわち、本実施の形態に係る高耐圧MO
SFETは、第2及び第3の実施の形態を互いに組合せ
たものであり、図6に示す平面構成に加え、FIG11
(a)に代えて図9(a)に示され、且つ図7(b)に
代えて図9(b)に示されるSOI構造を有し、隣合う
p型ベース層2が互いに離れて形成され、この各p型ベ
ース層2間の表面にはn型ドリフト層5が露出されて形
成されている。
SFETは、第2及び第3の実施の形態を互いに組合せ
たものであり、図6に示す平面構成に加え、FIG11
(a)に代えて図9(a)に示され、且つ図7(b)に
代えて図9(b)に示されるSOI構造を有し、隣合う
p型ベース層2が互いに離れて形成され、この各p型ベ
ース層2間の表面にはn型ドリフト層5が露出されて形
成されている。
【0063】このような構成としたことにより、第2及
び第3の実施の形態の効果を同時に得ることができる。
び第3の実施の形態の効果を同時に得ることができる。
【0064】(第5の実施の形態)次に、本発明の第5
の実施の形態に係る高耐圧MOSFETについて図2
(a)及び図2(b)の断面図を用いて説明する。ま
た、図10はこの高耐圧MOSFETの素子構造を示す
平面図である。
の実施の形態に係る高耐圧MOSFETについて図2
(a)及び図2(b)の断面図を用いて説明する。ま
た、図10はこの高耐圧MOSFETの素子構造を示す
平面図である。
【0065】すなわち、本実施の形態に係る高耐圧MO
SFETは、第1の実施の形態の変形構成であり、図1
0に示すように、ソース電極9に対向するように、ドレ
イン電極10が島状に形成されている。
SFETは、第1の実施の形態の変形構成であり、図1
0に示すように、ソース電極9に対向するように、ドレ
イン電極10が島状に形成されている。
【0066】以上のような構成としても、第1の実施の
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【0067】また、この図10に示す平面構造の高耐圧
MOSFETは、図2(a)及び図2(b)の断面構造
に代えて、第2乃至第4の実施の形態のいずれの断面構
造を有する素子に変形しても、対応する実施の形態と同
様の効果を得ることができる。なお、いずれの変形構成
であっても、ドレイン電極10は島状である。
MOSFETは、図2(a)及び図2(b)の断面構造
に代えて、第2乃至第4の実施の形態のいずれの断面構
造を有する素子に変形しても、対応する実施の形態と同
様の効果を得ることができる。なお、いずれの変形構成
であっても、ドレイン電極10は島状である。
【0068】(第6の実施の形態)次に、本発明の第6
の実施の形態に係る高耐圧MOSFETについて図2
(a)及び図2(b)の断面図を用いて説明する。ま
た、図11はこの高耐圧MOSFETの素子構造を示す
平面図であり、図12は図11の XII− XII線矢視断面
図である。
の実施の形態に係る高耐圧MOSFETについて図2
(a)及び図2(b)の断面図を用いて説明する。ま
た、図11はこの高耐圧MOSFETの素子構造を示す
平面図であり、図12は図11の XII− XII線矢視断面
図である。
【0069】すなわち、本実施の形態に係る高耐圧MO
SFETは、第1の実施の形態の変形構成であり、図1
1、図12、図2(a)及び図2(b)に示すように、
ソース電極9に対向するように、ドレイン電極10が島
状に形成され、且つこの島状のドレイン電極10を周囲
のn型ドリフト層4及びn型ドレイン層5ごと囲むよう
にゲート電極がメッシュ状に形成されている。
SFETは、第1の実施の形態の変形構成であり、図1
1、図12、図2(a)及び図2(b)に示すように、
ソース電極9に対向するように、ドレイン電極10が島
状に形成され、且つこの島状のドレイン電極10を周囲
のn型ドリフト層4及びn型ドレイン層5ごと囲むよう
にゲート電極がメッシュ状に形成されている。
【0070】以上のような構成としても、第1の実施の
形態と同様の効果を得ることができ、さらに、ゲート電
極8の面積を広げられるので、スイッチングスピードを
向上させることができる。
形態と同様の効果を得ることができ、さらに、ゲート電
極8の面積を広げられるので、スイッチングスピードを
向上させることができる。
【0071】また、本実施の形態に係る高耐圧MOSF
ETは、図2(a)及び図2(b)に示す断面構造に代
えて、第2乃至第4の実施の形態のいずれの断面構造を
有する素子に変形しても、対応する実施の形態と同様の
効果を得ることができ、さらに、前述同様に、スイッチ
ングスピードを向上させることができる。
ETは、図2(a)及び図2(b)に示す断面構造に代
えて、第2乃至第4の実施の形態のいずれの断面構造を
有する素子に変形しても、対応する実施の形態と同様の
効果を得ることができ、さらに、前述同様に、スイッチ
ングスピードを向上させることができる。
【0072】(第7の実施の形態)次に、本発明の第7
の実施の形態に係る高耐圧MOSFETについて説明す
る。 図13はこの高耐圧MOSFETの構造を示す平
面図であり、図14は図13の XIV− XIV線矢視断面図
である。図15は図13のXV−XV線矢視断面図である。
の実施の形態に係る高耐圧MOSFETについて説明す
る。 図13はこの高耐圧MOSFETの構造を示す平
面図であり、図14は図13の XIV− XIV線矢視断面図
である。図15は図13のXV−XV線矢視断面図である。
【0073】すなわち、本実施の形態に係る高耐圧MO
SFETは、第5の実施の形態に係る高耐圧MOSFE
T上に2層配線を形成した構成である。
SFETは、第5の実施の形態に係る高耐圧MOSFE
T上に2層配線を形成した構成である。
【0074】具体的には、図13乃至図15に示すよう
に、ゲート電極8を覆う絶縁膜14と、ゲート電極8と
は絶縁されるようにゲート電極8上方の絶縁膜14上部
にコンタクトし、隣り合う各ソース電極9を電気的に接
続する下層ソース配線S1と、この下層ソース配線S1
とは直交する方向に長手方向を有し、ゲート電極8上方
にて下層ソース配線S1の上部にコンタクトする上層ソ
ース配線S2と、各ドレイン電極10の周囲でn型ドレ
イン層を覆う絶縁膜15と、n型ドレイン層4とは絶縁
されるようにn型ドレイン層4上方の絶縁膜15上部に
コンタクトし、隣り合う各ドレイン電極10を電気的に
接続する下層ドレイン配線D1と、この下層ドレイン配
線D1とは直交する方向に長手方向を有し、n型ドレイ
ン層4上方にて下層ドレイン配線D1の上部にコンタク
トする上層ドレイン配線D2とを備えている。
に、ゲート電極8を覆う絶縁膜14と、ゲート電極8と
は絶縁されるようにゲート電極8上方の絶縁膜14上部
にコンタクトし、隣り合う各ソース電極9を電気的に接
続する下層ソース配線S1と、この下層ソース配線S1
とは直交する方向に長手方向を有し、ゲート電極8上方
にて下層ソース配線S1の上部にコンタクトする上層ソ
ース配線S2と、各ドレイン電極10の周囲でn型ドレ
イン層を覆う絶縁膜15と、n型ドレイン層4とは絶縁
されるようにn型ドレイン層4上方の絶縁膜15上部に
コンタクトし、隣り合う各ドレイン電極10を電気的に
接続する下層ドレイン配線D1と、この下層ドレイン配
線D1とは直交する方向に長手方向を有し、n型ドレイ
ン層4上方にて下層ドレイン配線D1の上部にコンタク
トする上層ドレイン配線D2とを備えている。
【0075】なお、下層配線S1,D1と、上層配線S
2,D2との間には層間絶縁膜16が形成されている。
また、各配線S1,S2,D1,D2としては、Alが
用いられている。
2,D2との間には層間絶縁膜16が形成されている。
また、各配線S1,S2,D1,D2としては、Alが
用いられている。
【0076】ここで、下層ソース配線S1及び下層ドレ
イン配線D1は、互いに略同一の幅をもつように設計さ
れ、例えば、夫々5μmの幅を有し、1μmの間隔を空
けて交互に平行に配列形成されている。
イン配線D1は、互いに略同一の幅をもつように設計さ
れ、例えば、夫々5μmの幅を有し、1μmの間隔を空
けて交互に平行に配列形成されている。
【0077】下層ソース配線S1に接続されるソース電
極9は、前述したピッチx+yによりストライプ方向の
長さが異なるが、最小で1×1μm程度の面積をもつ。
ドレイン電極10も同様であり、最小で1×1μm程度
の面積である。
極9は、前述したピッチx+yによりストライプ方向の
長さが異なるが、最小で1×1μm程度の面積をもつ。
ドレイン電極10も同様であり、最小で1×1μm程度
の面積である。
【0078】下層ソース配線S1と上層ソース配線S2
とを接続するスルーホール(TH)は、ピッチx+yに
よりストライプ方向の長さが異なるが、最小で1.6×
1.6μm程度の面積をもつ。下層ドレイン配線D1と
上層ドレイン配線D2とを接続するスルーホールの寸法
も同様であり、最小で1.6×1.6μm程度の面積で
ある。
とを接続するスルーホール(TH)は、ピッチx+yに
よりストライプ方向の長さが異なるが、最小で1.6×
1.6μm程度の面積をもつ。下層ドレイン配線D1と
上層ドレイン配線D2とを接続するスルーホールの寸法
も同様であり、最小で1.6×1.6μm程度の面積で
ある。
【0079】上層ソース配線S2及び上層ドレイン配線
D2は、ピッチx+yにより寸法が異なるが、例えば、
夫々10〜20μmの幅を有している。
D2は、ピッチx+yにより寸法が異なるが、例えば、
夫々10〜20μmの幅を有している。
【0080】この高耐圧MOSFETの特徴は、前述し
た第5の実施の形態の内容に加え、下層ソース配線S1
と上層ソース配線S2との間のスルーホールと、下層配
線S1とn型ソース層3との間のコンタクトホールとを
重ねないように、直交配線構造を実現したことにある。
なお、下層ドレイン配線D1と上層ドレイン配線D2と
の間のスルーホールと、下層配線D1とn型ドレイン層
4との間のコンタクトホールとを重ねない直交配線構造
も実現されている。
た第5の実施の形態の内容に加え、下層ソース配線S1
と上層ソース配線S2との間のスルーホールと、下層配
線S1とn型ソース層3との間のコンタクトホールとを
重ねないように、直交配線構造を実現したことにある。
なお、下層ドレイン配線D1と上層ドレイン配線D2と
の間のスルーホールと、下層配線D1とn型ドレイン層
4との間のコンタクトホールとを重ねない直交配線構造
も実現されている。
【0081】このような直交配線構造は、ソース側の場
合、島状のソース電極9をストライプ方向に沿って下層
ソース配線S1と共に形成し、各ソース電極9間にて下
層ソース配線S1に平坦部を生じさせ、この平坦部と上
層ソース配線S2とをコンタクトさせるようにして実現
される。なお、ドレイン側も同様である。
合、島状のソース電極9をストライプ方向に沿って下層
ソース配線S1と共に形成し、各ソース電極9間にて下
層ソース配線S1に平坦部を生じさせ、この平坦部と上
層ソース配線S2とをコンタクトさせるようにして実現
される。なお、ドレイン側も同様である。
【0082】この直交配線構造によれば、ソース電極9
の面積(コンタクトホール面積)を低減させずに、単位
面積当たりの下層ソース配線S1と上層ソース配線S2
とのコンタクト面積(スルーホール面積)を増加させる
ことができるので、従来とは異なり配線抵抗を上昇させ
ず、素子のオン抵抗を低減させることができる。
の面積(コンタクトホール面積)を低減させずに、単位
面積当たりの下層ソース配線S1と上層ソース配線S2
とのコンタクト面積(スルーホール面積)を増加させる
ことができるので、従来とは異なり配線抵抗を上昇させ
ず、素子のオン抵抗を低減させることができる。
【0083】同様に、ドレイン電極10の面積(コンタ
クトホール面積)を低減させずに、単位面積当たりの下
層ドレイン配線D1と上層ドレイン配線D2とのコンタ
クト面積(スルーホール面積)を増加させることができ
るので、従来とは異なり配線抵抗を上昇させず、素子の
オン抵抗を低減させることができる。
クトホール面積)を低減させずに、単位面積当たりの下
層ドレイン配線D1と上層ドレイン配線D2とのコンタ
クト面積(スルーホール面積)を増加させることができ
るので、従来とは異なり配線抵抗を上昇させず、素子の
オン抵抗を低減させることができる。
【0084】上述したように第7の実施の形態によれ
ば、第5の実施の形態の効果に加え、配線抵抗を上昇さ
せず、素子のオン抵抗を低減できる2層の直交配線構造
を実現することができる。すなわち、低いオン抵抗と低
い配線抵抗とを両立させ、微細化及び集積化に適した高
耐圧MOSFETを実現することができる。
ば、第5の実施の形態の効果に加え、配線抵抗を上昇さ
せず、素子のオン抵抗を低減できる2層の直交配線構造
を実現することができる。すなわち、低いオン抵抗と低
い配線抵抗とを両立させ、微細化及び集積化に適した高
耐圧MOSFETを実現することができる。
【0085】また、本実施の形態に係る高耐圧MOSF
ETは、図14の断面構造に代えて、第2乃至第4の実
施の形態のいずれかに対応する素子に直交配線を施して
図16乃至図18のいずれかに示す断面構造の装置に変
形しても、本実施の形態の効果に加え、第2乃至第4の
実施の形態のいずれかと同様の効果を得ることができ
る。なお、いずれの変形構成であっても、ドレイン電極
10は島状である。また、図17又は図18に示すSO
I構造に変形した場合、図示はしないが、図15の断面
構造もSOI構造となる。
ETは、図14の断面構造に代えて、第2乃至第4の実
施の形態のいずれかに対応する素子に直交配線を施して
図16乃至図18のいずれかに示す断面構造の装置に変
形しても、本実施の形態の効果に加え、第2乃至第4の
実施の形態のいずれかと同様の効果を得ることができ
る。なお、いずれの変形構成であっても、ドレイン電極
10は島状である。また、図17又は図18に示すSO
I構造に変形した場合、図示はしないが、図15の断面
構造もSOI構造となる。
【0086】(第8の実施の形態)次に、本発明の第8
の実施の形態に係る高耐圧MOSFETについて図14
を用いて説明する。
の実施の形態に係る高耐圧MOSFETについて図14
を用いて説明する。
【0087】図19はこの高耐圧MOSFETの構造を
示す平面図であり、図14は図19の XIV− XIV線矢視
断面図である。図20は図19のXX−XX線矢視断面図で
ある。
示す平面図であり、図14は図19の XIV− XIV線矢視
断面図である。図20は図19のXX−XX線矢視断面図で
ある。
【0088】図19などに示すように、本実施の形態に
係る高耐圧MOSFETは、第6の実施の形態に係る高
耐圧MOSFET上に、第7の実施の形態に係る2層配
線を形成した構成である。
係る高耐圧MOSFETは、第6の実施の形態に係る高
耐圧MOSFET上に、第7の実施の形態に係る2層配
線を形成した構成である。
【0089】このような構成としたことにより、第6及
び第7の実施の形態の効果を同時に得ることができる。
び第7の実施の形態の効果を同時に得ることができる。
【0090】また、本実施の形態に係る高耐圧MOSF
ETは、図14の断面構造に代えて、第2乃至第4の実
施の形態のいずれかに対応する素子に直交配線を施して
図16乃至図18のいずれかに示す断面構造の装置に変
形しても、本実施の形態の効果に加え、第2乃至第4の
実施の形態のいずれかと同様の効果を得ることができ
る。なお、いずれの変形構成であっても、図19に示さ
れる平面構造をもつ。また、図17又は図18に示すS
OI構造に変形した場合、図示はしないが、図20に示
す断面構造もSOI構造となる。
ETは、図14の断面構造に代えて、第2乃至第4の実
施の形態のいずれかに対応する素子に直交配線を施して
図16乃至図18のいずれかに示す断面構造の装置に変
形しても、本実施の形態の効果に加え、第2乃至第4の
実施の形態のいずれかと同様の効果を得ることができ
る。なお、いずれの変形構成であっても、図19に示さ
れる平面構造をもつ。また、図17又は図18に示すS
OI構造に変形した場合、図示はしないが、図20に示
す断面構造もSOI構造となる。
【0091】(他の実施の形態)以上、本発明の実施の
形態を説明したが、本発明は上記各実施の形態に限定さ
れない。例えば、n型ドレイン層4とn型ドリフト層5
との間にバッファ層を設けた構成としてもよい。また、
上記各実施の形態では、n型のドレイン層4をもつMO
SFETを形成した場合について説明したが、ドレイン
層4をp型としてIGBT(insulated gate bipolar t
ransistor )を形成してもよい。
形態を説明したが、本発明は上記各実施の形態に限定さ
れない。例えば、n型ドレイン層4とn型ドリフト層5
との間にバッファ層を設けた構成としてもよい。また、
上記各実施の形態では、n型のドレイン層4をもつMO
SFETを形成した場合について説明したが、ドレイン
層4をp型としてIGBT(insulated gate bipolar t
ransistor )を形成してもよい。
【0092】また、各実施の形態とは半導体層の導電型
を逆にし、第1導電型をp型、第2導電型をn型とした
MOSFETを構成してもよい。さらに、このMOSF
ETのドレイン層の導電型を逆にし、前述したIGBT
とは逆の導電型の半導体層からなるIGBTとしてもよ
い。
を逆にし、第1導電型をp型、第2導電型をn型とした
MOSFETを構成してもよい。さらに、このMOSF
ETのドレイン層の導電型を逆にし、前述したIGBT
とは逆の導電型の半導体層からなるIGBTとしてもよ
い。
【0093】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。
囲で種々変形して実施できる。
【0094】
【発明の効果】以上説明したように請求項1の発明によ
れば、第1導電型ソース層が第2導電型ベース層の表面
に複数の島状をなして形成されており、隣合う第1導電
型ソース層間上にもゲ−ト電極が形成されるため、この
第1導電型ソース層間にもチャネルが形成されることに
より、第1導電型ソース層と第1導電型ドリフト層との
間にのみゲート電極が形成されてチャネルが形成される
従来の高耐圧半導体装置よりも、実効的なチャネル幅を
広げることができるので、低いオン抵抗を得ることがで
きる高耐圧半導体装置を提供できる。
れば、第1導電型ソース層が第2導電型ベース層の表面
に複数の島状をなして形成されており、隣合う第1導電
型ソース層間上にもゲ−ト電極が形成されるため、この
第1導電型ソース層間にもチャネルが形成されることに
より、第1導電型ソース層と第1導電型ドリフト層との
間にのみゲート電極が形成されてチャネルが形成される
従来の高耐圧半導体装置よりも、実効的なチャネル幅を
広げることができるので、低いオン抵抗を得ることがで
きる高耐圧半導体装置を提供できる。
【0095】また、請求項2の発明によれば、第1導電
型ソース層を複数の島状に形成する場合、ドレイン層を
従来と同様に略ストライプ状に形成し、このストライプ
方向と略平行に第1導電型ソース層を配列形成している
ので、請求項1の効果に加え、従来の設計をそれほど変
更せずに形成できる高耐圧半導体装置を提供できる。
型ソース層を複数の島状に形成する場合、ドレイン層を
従来と同様に略ストライプ状に形成し、このストライプ
方向と略平行に第1導電型ソース層を配列形成している
ので、請求項1の効果に加え、従来の設計をそれほど変
更せずに形成できる高耐圧半導体装置を提供できる。
【0096】さらに、請求項3の発明によれば、高抵抗
半導体層を基板上に形成された絶縁膜の上に形成する、
いわゆるSOI構造が適用されていることにより、請求
項1の効果に加え、素子間分離が容易となり、ノイズに
対して非常に有効な耐性を有する高耐圧半導体装置を提
供できる。また、請求項4の発明によれば、ゲート電極
が、第1導電型ソース層と第1導電型ドリフト層との間
及び隣合う第1導電型ソース層間の第2導電型ベース層
上にゲート絶縁膜を介して全体的に形成されているの
で、請求項1乃至請求項3のいずれかの効果と同様の効
果を得ることができる。
半導体層を基板上に形成された絶縁膜の上に形成する、
いわゆるSOI構造が適用されていることにより、請求
項1の効果に加え、素子間分離が容易となり、ノイズに
対して非常に有効な耐性を有する高耐圧半導体装置を提
供できる。また、請求項4の発明によれば、ゲート電極
が、第1導電型ソース層と第1導電型ドリフト層との間
及び隣合う第1導電型ソース層間の第2導電型ベース層
上にゲート絶縁膜を介して全体的に形成されているの
で、請求項1乃至請求項3のいずれかの効果と同様の効
果を得ることができる。
【0097】また、請求項1乃至3の発明によれば、第
1導電型ソース層間上に形成されるゲート電極の配列方
向の長さをxとし、第1導電型ソース層の配列方向の長
さをyとしたとき、4.5μm≦x+y≦100μmの
関係を満たすので、請求項1乃至請求項4のいずれかの
効果に加え、コンタクト抵抗を上昇させずにオン抵抗を
低減させる高耐圧半導体装置を提供できる。
1導電型ソース層間上に形成されるゲート電極の配列方
向の長さをxとし、第1導電型ソース層の配列方向の長
さをyとしたとき、4.5μm≦x+y≦100μmの
関係を満たすので、請求項1乃至請求項4のいずれかの
効果に加え、コンタクト抵抗を上昇させずにオン抵抗を
低減させる高耐圧半導体装置を提供できる。
【0098】さらに、請求項5の発明によれば、隣り合
う第1導電型ソース層間上に形成されるゲート電極の配
列方向の長さをxとしたとき、1.5μm≦x≦4μm
の関係を満たすので、請求項1乃至請求項4のいずれか
の効果に加え、コンタクト抵抗を上昇させずにオン抵抗
を低減させる高耐圧半導体装置を提供できる。また、請
求項6の発明によれば、各第1導電型ソース層が所定の
配列方向に沿って直線的に形成されたので、請求項5の
効果と同様の効果を奏することができる。
う第1導電型ソース層間上に形成されるゲート電極の配
列方向の長さをxとしたとき、1.5μm≦x≦4μm
の関係を満たすので、請求項1乃至請求項4のいずれか
の効果に加え、コンタクト抵抗を上昇させずにオン抵抗
を低減させる高耐圧半導体装置を提供できる。また、請
求項6の発明によれば、各第1導電型ソース層が所定の
配列方向に沿って直線的に形成されたので、請求項5の
効果と同様の効果を奏することができる。
【0099】また、請求項7の発明によれば、第1導電
型ドリフト層がゲート絶縁膜に接するように第2導電型
ベース層間にも形成されているので、請求項1乃至請求
項4のいずれかの効果に加え、隣合う第2導電型ベース
層の部分のチャネル抵抗を低減でき、且つソース・ドレ
イン間のチャネルとしきい値電圧を容易に揃えることが
できる高耐圧半導体装置を提供できる。
型ドリフト層がゲート絶縁膜に接するように第2導電型
ベース層間にも形成されているので、請求項1乃至請求
項4のいずれかの効果に加え、隣合う第2導電型ベース
層の部分のチャネル抵抗を低減でき、且つソース・ドレ
イン間のチャネルとしきい値電圧を容易に揃えることが
できる高耐圧半導体装置を提供できる。
【0100】また、請求項8の発明によれば、ドレイン
層が第1導電型であるので、請求項1乃至請求項4のい
ずれかの効果に加え、高耐圧MOSFETとしての高耐
圧半導体装置を提供できる。
層が第1導電型であるので、請求項1乃至請求項4のい
ずれかの効果に加え、高耐圧MOSFETとしての高耐
圧半導体装置を提供できる。
【0101】また、請求項9の発明によれば、ドレイン
電極が複数の島状をなして配列形成されるので、請求項
1乃至請求項4の効果と同様の効果を奏する高耐圧半導
体装置を提供できる。さらに、請求項10の発明によれ
ば、下層ソース配線と上層ソース配線との間のスルーホ
ールと、下層ソース配線と第1導電型ソース層との間の
コンタクトホールとを重ねず、かつ、下層ドレイン配線
と上層ドレイン配線との間のスルーホールと、下層ドレ
イン配線と第1導電型ドレイン層との間のコンタクトホ
ールとを重ねない直交配線構造を実現したことにより、
コンタクトホール面積を減少せずにスルーホール面積を
増加できるので、請求項9の効果に加え、直交配線構造
を形成しても配線抵抗を上昇させず、一層オン抵抗を低
減でき、また、微細化及び集積化に適した高耐圧半導体
装置を提供できる。
電極が複数の島状をなして配列形成されるので、請求項
1乃至請求項4の効果と同様の効果を奏する高耐圧半導
体装置を提供できる。さらに、請求項10の発明によれ
ば、下層ソース配線と上層ソース配線との間のスルーホ
ールと、下層ソース配線と第1導電型ソース層との間の
コンタクトホールとを重ねず、かつ、下層ドレイン配線
と上層ドレイン配線との間のスルーホールと、下層ドレ
イン配線と第1導電型ドレイン層との間のコンタクトホ
ールとを重ねない直交配線構造を実現したことにより、
コンタクトホール面積を減少せずにスルーホール面積を
増加できるので、請求項9の効果に加え、直交配線構造
を形成しても配線抵抗を上昇させず、一層オン抵抗を低
減でき、また、微細化及び集積化に適した高耐圧半導体
装置を提供できる。
【図1】本発明の第1の実施の形態に係る高耐圧MOS
FETの素子構造を示す平面図
FETの素子構造を示す平面図
【図2】同実施の形態における図1のIIA−IIA線及び
IIB−IIB線矢視断面図
IIB−IIB線矢視断面図
【図3】同実施の形態の効果を説明するための縦型MO
SFETの課題を示す模式図
SFETの課題を示す模式図
【図4】本発明の第2の実施の形態に係る高耐圧MOS
FETの素子構造を示す平面図
FETの素子構造を示す平面図
【図5】同実施の形態における図4のVA−VA線及び
VB−VB線矢視断面図
VB−VB線矢視断面図
【図6】本発明の第3の実施の形態に係る高耐圧MOS
FETの素子構造を示す平面図
FETの素子構造を示す平面図
【図7】同実施の形態における図6の VIIA− VIIA線
及び VIIB− VIIB線矢視断面図
及び VIIB− VIIB線矢視断面図
【図8】同実施の形態における高耐圧MOSFETのオ
ン抵抗と従来の高耐圧MOSFETのオン抵抗とを比較
した実験結果を示す図
ン抵抗と従来の高耐圧MOSFETのオン抵抗とを比較
した実験結果を示す図
【図9】本発明の第4の実施の形態に係る高耐圧MOS
FETの素子構造を示す断面図
FETの素子構造を示す断面図
【図10】本発明の第5の実施の形態に係る高耐圧MO
SFETの素子構造を示す平面図
SFETの素子構造を示す平面図
【図11】本発明の第6の実施の形態に係る高耐圧MO
SFETの素子構造を示す平面図
SFETの素子構造を示す平面図
【図12】同実施の形態における図11の XII− XII線
矢視断面図
矢視断面図
【図13】本発明の第7の実施の形態に係る高耐圧MO
SFETの構造を示す平面図
SFETの構造を示す平面図
【図14】同実施の形態における図13の XIV− XIV線
矢視断面図
矢視断面図
【図15】同実施の形態における図13のXV−XV線矢視
断面図
断面図
【図16】同実施の形態における変形構成を示す断面図
【図17】同実施の形態における変形構成を示す断面図
【図18】同実施の形態における変形構成を示す断面図
【図19】本発明の第8の実施の形態に係る高耐圧MO
SFETの構造を示す平面図
SFETの構造を示す平面図
【図20】同実施の形態における図19のXX−XX線矢視
断面図
断面図
【図21】従来の高耐圧MOSFETの素子構造を示す
平面図
平面図
【図22】従来の図21のXXII−XXII線矢視断面図
【図23】従来の高耐圧MOSFETに直交配線を施し
た構造を示す平面図
た構造を示す平面図
【図24】従来の図23のIV−IV線矢視断面図
1…p型半導体層
2…p型ベース層
3,3′…n型ソース層
4…n型ドレイン層
5…n型ドリフト層
5a…直下部
6…ゲート酸化膜
7…フィールド酸化膜
8,8′…ゲート電極
9…ソース電極
10…ドレイン電極
11…p型コンタクト層
12…p型Si基板
13…酸化膜
14,15…絶縁膜
16…層間絶縁膜
x,y,z…長さ
S1…下層ソース配線
S2…上層ソース配線
D1…下層ドレイン配線
D2…上層ドレイン配線
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平5−267652(JP,A)
特開 平5−29615(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 29/78
Claims (10)
- 【請求項1】高抵抗半導体層と、 前記高抵抗半導体層の表面に選択的に形成された第1導
電型ドリフト層と、 前記第1導電型ドリフト層の表面に形成されたドレイン
層と、 前記高抵抗半導体層の表面に選択的に形成された第2導
電型ベース層と、 前記第2導電型ベース層の表面に複数の島状をなして形
成された第1導電型ソース層と、 前記第1導電型ソース層と前記第1導電型ドリフト層と
の間及び隣合う前記第1導電型ソース層間の前記第2導
電型ベース層上にゲート絶縁膜を介して形成されたゲー
ト電極と、 前記ドレイン層にコンタクトするドレイン電極と、 前記第1導電型ソース層及び前記第2導電型ベース層の
双方にコンタクトするソース電極とを備え、 複数の前記第1導電型ソース層が所定の配列方向に沿っ
て形成されるとき、隣り合う前記第1導電型ソース層間
上に形成される前記ゲート電極の前記配列方向の長さを
xとし、前記第1導電型ソース層の前記配列方向の長さ
をyとすると、4.5μm≦x+y≦100μmの関係
を満たしている ことを特徴とする高耐圧半導体装置。 - 【請求項2】高抵抗半導体層と、 前記高抵抗半導体層の表面に選択的に形成された第1導
電型ドリフト層と、 前記第1導電型ドリフト層の表面に略ストライプ状をな
して形成されたドレイン層と、 前記高抵抗半導体層の表面に選択的に形成された第2導
電型ベース層と、 前記第2導電型ベース層の表面にかつ前記ドレイン層の
ストライプ方向と略平行に複数の島状をなして配列形成
された第1導電型ソース層と、 前記第1導電型ソース層と前記第1導電型ドリフト層と
の間及び隣合う前記第1導電型ソース層間の前記第2導
電型ベース層上にゲート絶縁膜を介して形成されたゲー
ト電極と、 前記ドレイン層にコンタクトするドレイン電極と、 前記第1導電型ソース層及び前記第2導電型ベース層の
双方にコンタクトするソース電極とを備え、 複数の前記第1導電型ソース層が所定の配列方向に沿っ
て形成されるとき、隣り合う前記第1導電型ソース層間
上に形成される前記ゲート電極の前記配列方向の長さを
xとし、前記第1導電型ソース層の前記配列方向の長さ
をyとすると、4.5μm≦x+y≦100μmの関係
を満たしている ことを特徴とする高耐圧半導体装置。 - 【請求項3】基板と、 この基板上に形成された絶縁膜と、 この絶縁膜上に形成された高抵抗半導体層と、 前記高抵抗半導体層の表面に選択的に形成された第1導
電型ドリフト層と、 前記第1導電型ドリフト層の表面に略ストライプ状をな
して形成されたドレイン層と、 前記高抵抗半導体層の表面に選択的に形成された第2導
電型ベース層と、 前記第2導電型ベース層の表面にかつ前記ドレイン層の
ストライプ方向と略平行に複数の島状をなして配列形成
された第1導電型ソース層と、 前記第1導電型ソース層と前記第1導電型ドリフト層と
の間及び隣合う前記第1導電型ソース層間の前記第2導
電型ベース層上にゲート絶縁膜を介して形成されたゲー
ト電極と、 前記ドレイン層にコンタクトするドレイン電極と、 前記第1導電型ソース層及び前記第2導電型ベース層の
双方にコンタクトするソース電極とを備え、 複数の前記第1導電型ソース層が所定の配列方向に沿っ
て形成されるとき、隣 り合う前記第1導電型ソース層間
上に形成される前記ゲート電極の前記配列方向の長さを
xとし、前記第1導電型ソース層の前記配列方向の長さ
をyとすると、4.5μm≦x+y≦100μmの関係
を満たしている ことを特徴とする高耐圧半導体装置。 - 【請求項4】 請求項1乃至請求項3のいずれか1項に
記載の高耐圧半導体装置において、 前記ゲート電極は、前記第1導電型ソース層と前記第1
導電型ドリフト層との間及び隣合う前記第1導電型ソー
ス層間の前記第2導電型ベース層上にゲート絶縁膜を介
して全体的に形成されたことを特徴とする高耐圧半導体
装置。 - 【請求項5】 請求項1乃至請求項4のいずれか1項に
記載の高耐圧半導体装置において、前 記ゲート電極の前記配列方向の長さをxは、1.5μ
m≦x≦4μmの関係を満たしていることを特徴とする
高耐圧半導体装置。 - 【請求項6】 請求項5に記載の高耐圧半導体装置にお
いて、 前記第1導電型ソース層は、所定の配列方向に沿って直
線的に形成されたことを特徴とする高耐圧半導体装置。 - 【請求項7】 請求項1乃至請求項4のいずれか1項に
記載の高耐圧半導体装置において、 前記第1導電型ドリフト層は、前記ゲート絶縁膜に接す
るように前記第2導電型ベース層間にも形成されている
ことを特徴とする高耐圧半導体装置。 - 【請求項8】 請求項1乃至請求項4のいずれか1項に
記載の高耐圧半導体装置において、 前記ドレイン層は、第1導電型であることを特徴とする
高耐圧半導体装置。 - 【請求項9】 請求項1乃至請求項4のいずれか1項に
記載の高耐圧半導体装置において、 前記ドレイン電極は複数の島状をなして配列形成された
ことを特徴とする高耐圧半導体装置。 - 【請求項10】 請求項9に記載の高耐圧半導体装置に
おいて、 前記ゲート電極とはコンタクトせずに前記ゲート電極上
方を介し、隣り合う各ソース電極を電気的に接続する下
層ソース配線と、 前記下層ソース配線とは直交する方向に長手方向を有
し、前記ゲート電極上方にて前記下層ソース配線の上部
にコンタクトする上層ソース配線と、 前記ドレイン層とはコンタクトせずに前記ドレイン層上
方を介し、隣り合う各ドレイン電極を電気的に接続する
下層ドレイン配線と、 前記下層ドレイン配線とは直交する方向に長手方向を有
し、前記ドレイン層上方にて下層ドレイン配線の上部に
コンタクトする上層ドレイン配線とを備えたことを特徴
とする高耐圧半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25985996A JP3394872B2 (ja) | 1995-09-29 | 1996-09-30 | 高耐圧半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25329095 | 1995-09-29 | ||
JP7-253290 | 1995-09-29 | ||
JP25985996A JP3394872B2 (ja) | 1995-09-29 | 1996-09-30 | 高耐圧半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09153615A JPH09153615A (ja) | 1997-06-10 |
JP3394872B2 true JP3394872B2 (ja) | 2003-04-07 |
Family
ID=26541128
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25985996A Expired - Fee Related JP3394872B2 (ja) | 1995-09-29 | 1996-09-30 | 高耐圧半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3394872B2 (ja) |
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---|---|---|---|---|
JP5389223B2 (ja) * | 2012-06-01 | 2014-01-15 | 三菱電機株式会社 | 半導体装置 |
JP6438247B2 (ja) * | 2014-09-09 | 2018-12-12 | 株式会社豊田中央研究所 | 横型半導体装置 |
-
1996
- 1996-09-30 JP JP25985996A patent/JP3394872B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH09153615A (ja) | 1997-06-10 |
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