JPH1074773A - 共通の反対側表面電極を基準としたゲートを有するトライアック回路網 - Google Patents
共通の反対側表面電極を基準としたゲートを有するトライアック回路網Info
- Publication number
- JPH1074773A JPH1074773A JP9184584A JP18458497A JPH1074773A JP H1074773 A JPH1074773 A JP H1074773A JP 9184584 A JP9184584 A JP 9184584A JP 18458497 A JP18458497 A JP 18458497A JP H1074773 A JPH1074773 A JP H1074773A
- Authority
- JP
- Japan
- Prior art keywords
- triac
- metallization
- region
- well
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001465 metallisation Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000004075 alteration Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- VMXJCRHCUWKQCB-UHFFFAOYSA-N NPNP Chemical group NPNP VMXJCRHCUWKQCB-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】 数個のトライアックを共通の電極を有して回
路網内にアセンブルでき、該共通の電極は制御電極に印
加された電圧が選択される基準を形成するトライアック
構造を提供する。 【解決手段】 各トライアックが、ＮＰＮＰ領域からな
る第１のサイリスタと、ＰＮＰＮ領域からなる第２のサ
イリスタとを含み、且つＰ型の深い拡散で囲んでいるＮ
型半導体基板を含む回路網に関する。Ｐ型ウェルは前表
面側上にＮ型領域を含む。第１のメタライゼーションは
第１の主電極に対応しており、第２のメタライゼーショ
ンは第２の主電極に対応しており、第３のメタライゼー
ションはＮ型領域を覆っており且つゲート端子に接続さ
れており、第４のメタライゼーションはＰ型ウェルを深
い拡散の上表面に接続している。
路網内にアセンブルでき、該共通の電極は制御電極に印
加された電圧が選択される基準を形成するトライアック
構造を提供する。 【解決手段】 各トライアックが、ＮＰＮＰ領域からな
る第１のサイリスタと、ＰＮＰＮ領域からなる第２のサ
イリスタとを含み、且つＰ型の深い拡散で囲んでいるＮ
型半導体基板を含む回路網に関する。Ｐ型ウェルは前表
面側上にＮ型領域を含む。第１のメタライゼーションは
第１の主電極に対応しており、第２のメタライゼーショ
ンは第２の主電極に対応しており、第３のメタライゼー
ションはＮ型領域を覆っており且つゲート端子に接続さ
れており、第４のメタライゼーションはＰ型ウェルを深
い拡散の上表面に接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、現在トライアック
と称される中出力の双方向スイッチに関する。
と称される中出力の双方向スイッチに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】通常、
第１の表面即ちトライアックの後表面は、ラジエータ
（ヒートシンク）に接続しなければならず、トライアッ
クの第１の主端子を形成する一定のメタライゼーション
で覆われている。反対側表面即ち前表面は、トライアッ
クの第２の主端子を形成する広い範囲の第２のメタライ
ゼーションと、制御端子即ちトライアックのゲートを少
なくとも１つ形成する１つ以上の副次的メタライゼーシ
ョンとで覆われている。
第１の表面即ちトライアックの後表面は、ラジエータ
（ヒートシンク）に接続しなければならず、トライアッ
クの第１の主端子を形成する一定のメタライゼーション
で覆われている。反対側表面即ち前表面は、トライアッ
クの第２の主端子を形成する広い範囲の第２のメタライ
ゼーションと、制御端子即ちトライアックのゲートを少
なくとも１つ形成する１つ以上の副次的メタライゼーシ
ョンとで覆われている。
【０００３】通常、制御端子を、同一の前表面上に配置
された第２の主端子に対する基準とする。これは欠点と
なり得る。特にモノリシックか又はそうでないかで実現
するしようとする際に、数個のトランジスタがラジエー
タ上にも備えられるグランドに通常接続された共通の主
端子（第１又は第２）を有する。このような配置におい
て、数個のトライアックの第１の主端子（後表面上の主
端子）は、共に接続され、且つグランドに接続された共
通のラジエータ上に備えられる。これにより、数個のト
ライアックのゲートは、高く且つできる限り差のある電
位となる第２の主端子（即ち、前表面上の主端子）を基
準とした信号によって制御される。異なるトライアック
を選択的に制御するために、制御回路は、高く且つでき
るだけ別の電圧である基準電圧を提供する必要がある。
従って、比較的複雑な制御回路を実現するという問題が
発生する。代わりに、グランドに共通に接続されたそれ
らの第２の主端子（前表面上の主端子）を有しており、
冷却用のラジエータ上に備えられ且つ異なる電位となる
後表面を有している（結果的に１つのトライアック当た
り１つのラジエータか又は分離したアセンブリを必要と
する）個々のトライアックが用いられなければならな
い。
された第２の主端子に対する基準とする。これは欠点と
なり得る。特にモノリシックか又はそうでないかで実現
するしようとする際に、数個のトランジスタがラジエー
タ上にも備えられるグランドに通常接続された共通の主
端子（第１又は第２）を有する。このような配置におい
て、数個のトライアックの第１の主端子（後表面上の主
端子）は、共に接続され、且つグランドに接続された共
通のラジエータ上に備えられる。これにより、数個のト
ライアックのゲートは、高く且つできる限り差のある電
位となる第２の主端子（即ち、前表面上の主端子）を基
準とした信号によって制御される。異なるトライアック
を選択的に制御するために、制御回路は、高く且つでき
るだけ別の電圧である基準電圧を提供する必要がある。
従って、比較的複雑な制御回路を実現するという問題が
発生する。代わりに、グランドに共通に接続されたそれ
らの第２の主端子（前表面上の主端子）を有しており、
冷却用のラジエータ上に備えられ且つ異なる電位となる
後表面を有している（結果的に１つのトライアック当た
り１つのラジエータか又は分離したアセンブリを必要と
する）個々のトライアックが用いられなければならな
い。
【０００４】この状態は大多数の装置に見られる。例え
ば、洗濯機において、数個のトライアックは、ポンプ、
ソレノイド動作の注入弁、種々の分配器等を制御するた
めに用いられる。このような中出力のトライアックは、
同一のプログラマユニットと、基準とされるゲートがそ
の上で相互に接続されるそれらの主端子とによって制御
される。これらの主端子はゲートとして同一の側上に配
置されるために、モノリシック構造を実現し、且つ同一
のラジエータ上の共通端子に対応するメタライゼーショ
ンを鑞付けすることが不可能となる。なぜなら、これに
より同一表面上に配置されたゲートメタライゼーション
は、短絡回路となる。このような形態は、多くの他のシ
ステム、例えばエンジンがシャッタを閉じるためのコイ
ルと、その開くための他のコイルとをその中に含むロー
リングシャッタの制御において見られる。
ば、洗濯機において、数個のトライアックは、ポンプ、
ソレノイド動作の注入弁、種々の分配器等を制御するた
めに用いられる。このような中出力のトライアックは、
同一のプログラマユニットと、基準とされるゲートがそ
の上で相互に接続されるそれらの主端子とによって制御
される。これらの主端子はゲートとして同一の側上に配
置されるために、モノリシック構造を実現し、且つ同一
のラジエータ上の共通端子に対応するメタライゼーショ
ンを鑞付けすることが不可能となる。なぜなら、これに
より同一表面上に配置されたゲートメタライゼーション
は、短絡回路となる。このような形態は、多くの他のシ
ステム、例えばエンジンがシャッタを閉じるためのコイ
ルと、その開くための他のコイルとをその中に含むロー
リングシャッタの制御において見られる。
【０００５】従って、本発明の目的は、数個のトライア
ックを共通の電極を有して回路網内にアセンブルでき、
該共通の電極は制御電極に印加された電圧が選択される
基準を形成するようなトライアック構造を提供すること
にある。
ックを共通の電極を有して回路網内にアセンブルでき、
該共通の電極は制御電極に印加された電圧が選択される
基準を形成するようなトライアック構造を提供すること
にある。
【０００６】本発明の他の目的は、他の主端子上のバイ
アス（主電圧の正又は負の半波）に注意することなく、
制御電圧が共通の基準主端子に対して同一のバイアスを
常に有する交番電流のためのこのような構造を提供する
ことにある。
アス（主電圧の正又は負の半波）に注意することなく、
制御電圧が共通の基準主端子に対して同一のバイアスを
常に有する交番電流のためのこのような構造を提供する
ことにある。
【０００７】本発明の他の目的は、トライアック回路網
を備えるモノリシック構造を提供することにある。
を備えるモノリシック構造を提供することにある。
【０００８】本発明の他の目的は、サイリスタ及びトラ
イアックを製造するための現在用いられる方法で製造す
ることを容易にするこのようなモノリシック構造を提供
することにある。
イアックを製造するための現在用いられる方法で製造す
ることを容易にするこのようなモノリシック構造を提供
することにある。
【０００９】
【課題を解決するための手段】これらの目的を達成する
ために、本発明は、各トライアックが、前表面及び後表
面を有する第１の導電型の半導体基板と、前記後表面側
上の第２の導電型の層と、前記層を前記前表面に接続し
ている第２の導電型の深い拡散と、前記前表面側上にお
ける、第１の導電型の第１領域を含む第２の導電型の第
１のウェルと、前記前表面側上における、第２の導電型
の第２のウェルと、実質的に第２のウェルに対向する、
前記後表面側上における第１の導電型の第２の領域と、
前記前表面側上における、第１の導電型の第３の領域を
含む第２の導電型の第３のウェルとを含むトライアック
回路網を提供する。第１のメタライゼーションは前記後
表面側上の第１の主電極に対応しており、前記前表面側
上の第２のメタライゼーションは前記第１の領域及び前
記第２のウェルの上表面を覆い且つ第２の主電極に対応
しており、第３のメタライゼーションは前記第３のウェ
ル及び前記第３の領域の一方を覆っており、第４のメタ
ライゼーションは前記第３のウェル及び第３の領域の他
方を前記深い拡散の上表面に接続している。
ために、本発明は、各トライアックが、前表面及び後表
面を有する第１の導電型の半導体基板と、前記後表面側
上の第２の導電型の層と、前記層を前記前表面に接続し
ている第２の導電型の深い拡散と、前記前表面側上にお
ける、第１の導電型の第１領域を含む第２の導電型の第
１のウェルと、前記前表面側上における、第２の導電型
の第２のウェルと、実質的に第２のウェルに対向する、
前記後表面側上における第１の導電型の第２の領域と、
前記前表面側上における、第１の導電型の第３の領域を
含む第２の導電型の第３のウェルとを含むトライアック
回路網を提供する。第１のメタライゼーションは前記後
表面側上の第１の主電極に対応しており、前記前表面側
上の第２のメタライゼーションは前記第１の領域及び前
記第２のウェルの上表面を覆い且つ第２の主電極に対応
しており、第３のメタライゼーションは前記第３のウェ
ル及び前記第３の領域の一方を覆っており、第４のメタ
ライゼーションは前記第３のウェル及び第３の領域の他
方を前記深い拡散の上表面に接続している。
【００１０】本発明の一実施形態によれば、全てのトラ
イアックは同一の半導体基板内に形成されており、前記
第１のメタライゼーションは前記後表面を覆う共通のメ
タライゼーションである。
イアックは同一の半導体基板内に形成されており、前記
第１のメタライゼーションは前記後表面を覆う共通のメ
タライゼーションである。
【００１１】本発明の一実施形態によれば、前記深い拡
散は、各トライアック構造の周辺に拡張する。
散は、各トライアック構造の周辺に拡張する。
【００１２】本発明の一実施形態によれば、前記第１の
導電型がＮ型である。
導電型がＮ型である。
【００１３】本発明の一実施形態によれば、前記制御端
子は前記第３の領域に接続されており、更に前記第１の
主電極の電位に対して正電圧をこの制御端子に印加する
ための手段を含んでいる。
子は前記第３の領域に接続されており、更に前記第１の
主電極の電位に対して正電圧をこの制御端子に印加する
ための手段を含んでいる。
【００１４】本発明の一実施形態によれば、前記制御端
子は、前記第３のウェルに接続されており、更に、前記
第１の主電極の電位に対して負電圧をこの制御端子に印
加するための手段を含んでいる。
子は、前記第３のウェルに接続されており、更に、前記
第１の主電極の電位に対して負電圧をこの制御端子に印
加するための手段を含んでいる。
【００１５】
【発明の実施の形態】本発明のこれらの目的、特徴及び
効果等は、添付図に関連する特別の実施形態の何ら限定
されない以下の説明の中で詳細に説明されている。
効果等は、添付図に関連する特別の実施形態の何ら限定
されない以下の説明の中で詳細に説明されている。
【００１６】本発明は、各トライアックが、ＮＰＮＰ領
域からなる第１のサイリスタと、ＰＮＰＮ領域からなる
第２のサイリスタとを含み、且つＰ型の深い拡散で囲ん
でいるＮ型半導体基板を含んでいるトライアック回路網
に関する。Ｐ型ウェルは前表面側上にＮ型領域を含む。
第１のメタライゼーションは第１の主電極に対応してお
り、第２のメタライゼーションは第２の主電極に対応し
ており、第３のメタライゼーションはＮ型領域を覆って
且つゲート端子に接続されており、第４のメタライゼー
ションはＰ型ウェルを深い拡散の上表面に接続してい
る。
域からなる第１のサイリスタと、ＰＮＰＮ領域からなる
第２のサイリスタとを含み、且つＰ型の深い拡散で囲ん
でいるＮ型半導体基板を含んでいるトライアック回路網
に関する。Ｐ型ウェルは前表面側上にＮ型領域を含む。
第１のメタライゼーションは第１の主電極に対応してお
り、第２のメタライゼーションは第２の主電極に対応し
ており、第３のメタライゼーションはＮ型領域を覆って
且つゲート端子に接続されており、第４のメタライゼー
ションはＰ型ウェルを深い拡散の上表面に接続してい
る。
【００１７】半導体部品の表現で従来行われるように、
図１Ａ及び図２Ａの断面図は、極めて簡単化されてお
り、実際の縮尺ではない。より実際の実現の一例につい
て、一方は図３Ａ及び図３Ｂの平面図に関連すべきであ
る。
図１Ａ及び図２Ａの断面図は、極めて簡単化されてお
り、実際の縮尺ではない。より実際の実現の一例につい
て、一方は図３Ａ及び図３Ｂの平面図に関連すべきであ
る。
【００１８】図１Ａの構造は、軽くドープされたＮ型半
導体基板１上に基づいて形成される。このトライアック
は、従来、２つの逆平行の垂直サイリスタＴｈ１及びＴ
ｈ２を含む。サイリスタＴｈ１のアノードは、基板の後
又は下表面側上に形成されたＰ型層２に対応する。その
カソードは、Ｐ型ウェル４内の前又は上表面側上に形成
された第２の導電型の領域３に対応する。サイリスタＴ
ｈ２のアノードは、前又は上表面側上に形成されたＰ型
ウェル５に対応しており、そのカソードは、層２の後又
は下表面側上に形成されたＮ型領域６に対応する。この
トライアックはウェル型と称されており、即ちその周辺
は前表面からＰ型層２へ拡張する強くドープされたＰ型
領域７からなる。従来、領域７は、基板の２つの表面か
ら深い拡散によって得られる。後表面は、トライアック
の第１の主端子Ａ１に対応するメタライゼーションＭ１
で覆われており、領域３及び５の上表面は、トライアッ
クの第２の主端子Ａ２に対応する第２のメタライゼーシ
ョンＭ２で覆われている。
導体基板１上に基づいて形成される。このトライアック
は、従来、２つの逆平行の垂直サイリスタＴｈ１及びＴ
ｈ２を含む。サイリスタＴｈ１のアノードは、基板の後
又は下表面側上に形成されたＰ型層２に対応する。その
カソードは、Ｐ型ウェル４内の前又は上表面側上に形成
された第２の導電型の領域３に対応する。サイリスタＴ
ｈ２のアノードは、前又は上表面側上に形成されたＰ型
ウェル５に対応しており、そのカソードは、層２の後又
は下表面側上に形成されたＮ型領域６に対応する。この
トライアックはウェル型と称されており、即ちその周辺
は前表面からＰ型層２へ拡張する強くドープされたＰ型
領域７からなる。従来、領域７は、基板の２つの表面か
ら深い拡散によって得られる。後表面は、トライアック
の第１の主端子Ａ１に対応するメタライゼーションＭ１
で覆われており、領域３及び５の上表面は、トライアッ
クの第２の主端子Ａ２に対応する第２のメタライゼーシ
ョンＭ２で覆われている。
【００１９】トライアックの主な態様がずっと後方で記
載されている。本発明は、そのトライアックのトリガリ
ング構造によって他のトライアックと異なる。このトリ
ガリング構造は、Ｎ型領域１１がその中に形成される前
又は上表面上に形成されたＰ型ウェル１０を含んでい
る。
載されている。本発明は、そのトライアックのトリガリ
ング構造によって他のトライアックと異なる。このトリ
ガリング構造は、Ｎ型領域１１がその中に形成される前
又は上表面上に形成されたＰ型ウェル１０を含んでい
る。
【００２０】図１Ａの実施形態において、ウェル１０の
表面は、トライアックのゲート端子Ｇに接続されるメタ
ライゼーションＭ３を有して１つのブロックを形成して
おり、領域１１の表面は、メタライゼーションＭ４によ
って周辺の深い拡散７の上表面に接続されている。
表面は、トライアックのゲート端子Ｇに接続されるメタ
ライゼーションＭ３を有して１つのブロックを形成して
おり、領域１１の表面は、メタライゼーションＭ４によ
って周辺の深い拡散７の上表面に接続されている。
【００２１】更に、図１Ａを参照して、表された構造に
起因する異なる部品のシンボルが表されている。従っ
て、前述のサイリスタＴｈ１及びＴｈ２は、トランジス
タＴ１と同様に、領域１０及びゲートメタライゼーショ
ンＧに対応するベースと、領域１１及びメタライゼーシ
ョンＭ４に対応するエミッタと（即ち、このエミッタ
は、トライアックの後又は下表面の第１の主電極Ａ１に
ウェル７及びメタライゼーションＭ４によって接続され
る）、基板１即ちサイリスタＴｈ１及びＴｈ２のアノー
ドゲート領域に対応するコレクタとを表している。
起因する異なる部品のシンボルが表されている。従っ
て、前述のサイリスタＴｈ１及びＴｈ２は、トランジス
タＴ１と同様に、領域１０及びゲートメタライゼーショ
ンＧに対応するベースと、領域１１及びメタライゼーシ
ョンＭ４に対応するエミッタと（即ち、このエミッタ
は、トライアックの後又は下表面の第１の主電極Ａ１に
ウェル７及びメタライゼーションＭ４によって接続され
る）、基板１即ちサイリスタＴｈ１及びＴｈ２のアノー
ドゲート領域に対応するコレクタとを表している。
【００２２】トライアックは、以下のように動作する。
端子Ａ２は端子Ａ１に対して負となり、サイリスタＴｈ
１が作動する。これにより等価回路図は図１Ｂのように
なる。後又は下表面の電極Ａ１の電圧に対する正電圧
が、例えば約６Ｖの電圧で端子Ｇに印加されたならば、
電流は、トランジスタＴ１のベース−エミッタ接合を介
して端子Ｇ及びＡ１の間に流れる。このベース−エミッ
タ電流は、トランジスタＴ１を介するコレクタ−エミッ
タ電流の流れと、従ってこれにより作動するサイリスタ
Ｔｈ１のアノード及びアノードゲート間の電流の流れと
を生じる。サイリスタＴｈ１の作動のための他の説明
は、導通するトランジスタＴｈ１のベース−エミッタ接
合が結果的に基板１及び領域４の間の接合の周辺におけ
る荷電の発生となり、即ちその非封鎖によるサイリスタ
Ｔｈ１の作動が基板１及び領域４の間の接合を封鎖する
という事実となる。
端子Ａ２は端子Ａ１に対して負となり、サイリスタＴｈ
１が作動する。これにより等価回路図は図１Ｂのように
なる。後又は下表面の電極Ａ１の電圧に対する正電圧
が、例えば約６Ｖの電圧で端子Ｇに印加されたならば、
電流は、トランジスタＴ１のベース−エミッタ接合を介
して端子Ｇ及びＡ１の間に流れる。このベース−エミッ
タ電流は、トランジスタＴ１を介するコレクタ−エミッ
タ電流の流れと、従ってこれにより作動するサイリスタ
Ｔｈ１のアノード及びアノードゲート間の電流の流れと
を生じる。サイリスタＴｈ１の作動のための他の説明
は、導通するトランジスタＴｈ１のベース−エミッタ接
合が結果的に基板１及び領域４の間の接合の周辺におけ
る荷電の発生となり、即ちその非封鎖によるサイリスタ
Ｔｈ１の作動が基板１及び領域４の間の接合を封鎖する
という事実となる。
【００２３】端子Ａ２が端子Ａ１に対して正となる際
に、サイリスタＴｈ２が作動され得る。等価回路図１Ｃ
のようになる。後又は下表面の電極Ａ１に対する正電圧
が、例えば約６Ｖの電圧で端子Ｇに印加されるならば、
電流がトランジスタＴ１のベース−エミッタ接合を介し
て端子Ｇ及びＡ１の間に流れる。このトランジスタは導
通し、且つ電流は、端子Ａ２から、トランジスタＴｈ２
のアノード／アノードゲート接合を経由し、トランジス
タＴ１を介して、端子Ａ１へ流れる。この場合、トラン
ジスタＴ１は、通常通り（即ち増幅器のように）動作
し、且つアノードゲート電流はトランジスタ利得によっ
て増加された注入したベース電流に実質的に等しくな
る。
に、サイリスタＴｈ２が作動され得る。等価回路図１Ｃ
のようになる。後又は下表面の電極Ａ１に対する正電圧
が、例えば約６Ｖの電圧で端子Ｇに印加されるならば、
電流がトランジスタＴ１のベース−エミッタ接合を介し
て端子Ｇ及びＡ１の間に流れる。このトランジスタは導
通し、且つ電流は、端子Ａ２から、トランジスタＴｈ２
のアノード／アノードゲート接合を経由し、トランジス
タＴ１を介して、端子Ａ１へ流れる。この場合、トラン
ジスタＴ１は、通常通り（即ち増幅器のように）動作
し、且つアノードゲート電流はトランジスタ利得によっ
て増加された注入したベース電流に実質的に等しくな
る。
【００２４】従って、制御電極Ｇが前表面上に配置され
ているが、トライアックは後表面電極（Ａ１）の電圧に
対して所与の極性（正）を有する電圧を端子Ｇに印加す
ることによってトリガされるトライアック構造が得られ
る。
ているが、トライアックは後表面電極（Ａ１）の電圧に
対して所与の極性（正）を有する電圧を端子Ｇに印加す
ることによってトリガされるトライアック構造が得られ
る。
【００２５】図２Ａは、本発明の第２の実施形態の簡単
な断面図を表している。半導体基板に形成された異なる
領域の構造は、図１Ａに説明されたものと同じである。
２つの図の間の差は、領域１１がゲートＧに接続された
メタライゼーションＭ５に接続されており、ウェル１０
が周辺の深い拡散７にメタライゼーション６によって接
続されている。
な断面図を表している。半導体基板に形成された異なる
領域の構造は、図１Ａに説明されたものと同じである。
２つの図の間の差は、領域１１がゲートＧに接続された
メタライゼーションＭ５に接続されており、ウェル１０
が周辺の深い拡散７にメタライゼーション６によって接
続されている。
【００２６】従って、領域１１に対応し且つメタライゼ
ーションＭ５によってゲートＧに接続されるエミッタ
と、ウェル１０に対応し且つメタライゼーションＭ６及
び深い拡散７によって端子Ａ１に接続されるベースと、
基板１即ちサイリスタＴｈ１及びＴｈ２のアノードゲー
トに対応するコレクタとから形成される。
ーションＭ５によってゲートＧに接続されるエミッタ
と、ウェル１０に対応し且つメタライゼーションＭ６及
び深い拡散７によって端子Ａ１に接続されるベースと、
基板１即ちサイリスタＴｈ１及びＴｈ２のアノードゲー
トに対応するコレクタとから形成される。
【００２７】本発明のこの第２の実施形態の動作は、例
えば、端子Ａ２がグランドにおける端子Ａ１に対して負
である場合と、端子Ａ２がそれぞれ端子Ａ１に対して正
である場合との等価回路図を表している図２Ｂ及び図２
Ｃに関連して説明していく。
えば、端子Ａ２がグランドにおける端子Ａ１に対して負
である場合と、端子Ａ２がそれぞれ端子Ａ１に対して正
である場合との等価回路図を表している図２Ｂ及び図２
Ｃに関連して説明していく。
【００２８】図２Ｂに表されているように、端子Ａ２が
端子Ａ１に対して負となると同時に、負電圧がゲートに
印加されるならば、トランジスタＴ２のベース−エミッ
タ接合が導通し、トランジスタＴ２が導通する。結果と
して、電流は、端子Ａ１からサイリスタＴｈ１のアノー
ド／アノードゲート接合へと、トランジスタＴ２を介し
てゲート端子Ｇへと流れる。トランジスタＴ２は、通
常、増幅器として動作する。
端子Ａ１に対して負となると同時に、負電圧がゲートに
印加されるならば、トランジスタＴ２のベース−エミッ
タ接合が導通し、トランジスタＴ２が導通する。結果と
して、電流は、端子Ａ１からサイリスタＴｈ１のアノー
ド／アノードゲート接合へと、トランジスタＴ２を介し
てゲート端子Ｇへと流れる。トランジスタＴ２は、通
常、増幅器として動作する。
【００２９】同様に、端子Ａ２が端子Ａ１に対して正と
なる図２Ｃの場合、端子Ｇにおける負の電圧の用途は、
電流が端子Ａ２からサイリスタＴ２のアノード／アノー
ドゲート接合へと、それによりトランジスタＴ２を介し
て端子Ｇへと流れた後で、ベース−エミッタ電流を循環
することによってトランジスタＴ２を導通する。トラン
ジスタＴ２もまた、通常、増幅器として動作する。
なる図２Ｃの場合、端子Ｇにおける負の電圧の用途は、
電流が端子Ａ２からサイリスタＴ２のアノード／アノー
ドゲート接合へと、それによりトランジスタＴ２を介し
て端子Ｇへと流れた後で、ベース−エミッタ電流を循環
することによってトランジスタＴ２を導通する。トラン
ジスタＴ２もまた、通常、増幅器として動作する。
【００３０】実際に、両方の場合に、トランジスタＴ２
が増幅器として動作し、且つ制御がより高感度となる本
発明のこの第２の実施形態が好ましい。これは、本発明
者による実験によって確立された。
が増幅器として動作し、且つ制御がより高感度となる本
発明のこの第２の実施形態が好ましい。これは、本発明
者による実験によって確立された。
【００３１】前述で示したように、本発明の目的は、ト
ライアックの回路網内において、ゲートメタライゼーシ
ョンがその上に形成される表面と反対側表面を用いて他
方に接続される各々をアセンブルできるトライアックを
実現することである。これは、本発明が何を得るかを的
確にする。
ライアックの回路網内において、ゲートメタライゼーシ
ョンがその上に形成される表面と反対側表面を用いて他
方に接続される各々をアセンブルできるトライアックを
実現することである。これは、本発明が何を得るかを的
確にする。
【００３２】図１Ａ又は図２Ａのような数個の主トライ
アックを、同じくグランドされたラジエータ上にそれら
のメタライゼーションＭ１の鑞付けによってアセンブル
でき、又は、好ましくは、図１Ａ若しくは図２Ａのよう
な数個のトライアックを、同一の半導体基板にモノリシ
ックに実現できる。
アックを、同じくグランドされたラジエータ上にそれら
のメタライゼーションＭ１の鑞付けによってアセンブル
でき、又は、好ましくは、図１Ａ若しくは図２Ａのよう
な数個のトライアックを、同一の半導体基板にモノリシ
ックに実現できる。
【００３３】図３Ａ及び図３Ｂは、トライアックの回路
網の平面図の一例を表しており、その各々が図２Ａのト
ライアックに対応し、且つ本発明の一実施形態によって
アセンブルされる。図３Ａは、メタライゼーションを行
う前の平面図であり、図３Ｂは、メタライゼーションを
説明する平面図である。図３Ａ及び図３Ｂにおいて、４
個のトライアックＴＲ１、ＴＲ２、ＴＲ３及びＴＲ４
は、同一基板内に並べてアセンブルされる。これらの図
において、図２Ａと同一の部品は、同一の参照番号によ
って参照される。
網の平面図の一例を表しており、その各々が図２Ａのト
ライアックに対応し、且つ本発明の一実施形態によって
アセンブルされる。図３Ａは、メタライゼーションを行
う前の平面図であり、図３Ｂは、メタライゼーションを
説明する平面図である。図３Ａ及び図３Ｂにおいて、４
個のトライアックＴＲ１、ＴＲ２、ＴＲ３及びＴＲ４
は、同一基板内に並べてアセンブルされる。これらの図
において、図２Ａと同一の部品は、同一の参照番号によ
って参照される。
【００３４】領域３、４及び５が伸長し且つ平行な形状
を有することに注目すべきである。Ｎ＋型リング２０
は、従来、チャネルストップとして用いられるＰウェル
４及び５の周辺に形成され、（図３Ｂに描かれているよ
うに）メタライゼーションＭ７で覆われる。このメタラ
イゼーションＭ７は、表面上のフィールドを固定する等
電位プレートを構成する。
を有することに注目すべきである。Ｎ＋型リング２０
は、従来、チャネルストップとして用いられるＰウェル
４及び５の周辺に形成され、（図３Ｂに描かれているよ
うに）メタライゼーションＭ７で覆われる。このメタラ
イゼーションＭ７は、表面上のフィールドを固定する等
電位プレートを構成する。
【００３５】もちろん、本発明は、おそらく当業者にす
ぐに見い出されるであろう種々の変更、修正及び改良を
有するであろう。例えば、導電型を、これにより修正さ
れるバイアシングと共に反転できる。更に、トライアッ
クの個々のサイリスタの構造内で通常用いられる種々の
改良は、例えばエミッタの短絡回路領域（エミッタ短
絡）の提供を行うことができる。
ぐに見い出されるであろう種々の変更、修正及び改良を
有するであろう。例えば、導電型を、これにより修正さ
れるバイアシングと共に反転できる。更に、トライアッ
クの個々のサイリスタの構造内で通常用いられる種々の
改良は、例えばエミッタの短絡回路領域（エミッタ短
絡）の提供を行うことができる。
【００３６】好ましくは、サイリスタの鈍い感度を避け
るために、領域５のプロジェクションの上を横方向に拡
張する。
るために、領域５のプロジェクションの上を横方向に拡
張する。
【００３７】このような変更、修正及び改良は、本発明
の技術思想及び見地の中にあることを意図している。従
って、前述の説明は、例のみについてであり、限定しよ
うとするものではない。本発明は、特許請求の範囲及び
それと等価物に規定されるものにのみ限定される。
の技術思想及び見地の中にあることを意図している。従
って、前述の説明は、例のみについてであり、限定しよ
うとするものではない。本発明は、特許請求の範囲及び
それと等価物に規定されるものにのみ限定される。
【図１Ａ】本発明によるトライアック構造の第１の実施
形態の簡単な断面図である。
形態の簡単な断面図である。
【図１Ｂ】主前表面端子が主後表面端子よりも低い電位
である際の第１の実施形態の等価回路図である。
である際の第１の実施形態の等価回路図である。
【図１Ｃ】主前表面端子が主後表面端子よりも高い電位
である際の第１の実施形態の等価回路図である。
である際の第１の実施形態の等価回路図である。
【図２Ａ】本発明によるトライアック構造の第２の実施
形態の簡単な断面図である。
形態の簡単な断面図である。
【図２Ｂ】主前表面端子が主後表面端子よりも低い電位
である際の第２の実施形態の等価回路図である。
である際の第２の実施形態の等価回路図である。
【図２Ｃ】主前表面端子が主後表面端子よりも高い電位
である際の第２の実施形態の等価回路図である。
である際の第２の実施形態の等価回路図である。
【図３Ａ】メタライゼーションを実行する前の本発明に
よるトライアック回路網構造の正面図である。
よるトライアック回路網構造の正面図である。
【図３Ｂ】メタライゼーションを実行した後の本発明に
よるトライアック回路網構造の正面図である。
よるトライアック回路網構造の正面図である。
１ 半導体基板 ２ 層 ３、６、１１ Ｎ型領域 ４、５、１０ Ｐウェル ７ 拡散 ２０ Ｎ＋リング
Claims (6)
- 【請求項１】 トライアック回路網において、各トライ
アックが、 前表面及び後表面を有する第１の導電型の半導体基板
（１）と、 前記後表面側上の第２の導電型の層（２）と、 前記層（２）を前記前表面に接続している第２の導電型
の深い拡散（７）と、 前記前表面側上における、第１の導電型の第１領域
（３）を含む第２の導電型の第１のウェル（４）と、 前記前表面側上における、第２の導電型の第２のウェル
（５）と、 実質的に第２のウェルに対向する、前記後表面側上にお
ける第１の導電型の第２の領域（６）と、 前記前表面側上における、第１の導電型の第３の領域
（１１）を含む第２の導電型の第３のウェル（１０）
と、 第１の主電極（Ａ１）に対応する前記後表面側上の第１
のメタライゼーション（Ｍ１）と、 前記第１の領域（３）及び前記第２のウェル（５）の上
表面を覆い、且つ第２の主電極（Ａ２）に対応する前記
前表面側上の第２のメタライゼーション（Ｍ２）と、 前記第３のウェル及び前記第３の領域の一方を覆ってい
る第３のメタライゼーション（Ｍ３、Ｍ５）と、 前記第３のウェル及び前記第３の領域の他方を前記深い
拡散（７）の上表面に接続する第４のメタライゼーショ
ン（Ｍ４、Ｍ６）とを含むことを特徴とするトライアッ
ク回路網。 - 【請求項２】 全てのトライアックは同一の半導体基板
内に形成されており、前記第１のメタライゼーションは
前記後表面を覆う共通のメタライゼーションであること
を特徴とする請求項１に記載のトライアック回路網。 - 【請求項３】 前記深い拡散は、各トライアック構造の
周辺に拡張することを特徴とする請求項１又は２に記載
のトライアック回路網。 - 【請求項４】 前記第１の導電型がＮ型であることを特
徴とする請求項１から３のいずれか１項に記載のトライ
アック回路網。 - 【請求項５】 前記制御端子は前記第３の領域に接続さ
れており、更に前記第１の主電極の電位に対して正電圧
をこの制御端子に印加するための手段を含んでいること
を特徴とする請求項１から４のいずれか１項に記載のト
ライアック回路網。 - 【請求項６】 前記制御端子は前記第３のウェルに接続
されており、更に前記第１の主電極の電位に対して負電
圧をこの制御端子に印加するための手段を含んでいるこ
とを特徴とする請求項１から４のいすれか１項に記載の
トライアック回路網。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9608300A FR2750536B1 (fr) | 1996-06-28 | 1996-06-28 | Reseau de triacs a gachettes referencees par rapport a une electrode commune de face opposee |
| FR9608300 | 1996-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074773A true JPH1074773A (ja) | 1998-03-17 |
| JP4048577B2 JP4048577B2 (ja) | 2008-02-20 |
Family
ID=9493686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18458497A Expired - Fee Related JP4048577B2 (ja) | 1996-06-28 | 1997-06-26 | 共通の反対側表面電極を基準としたゲートを有するトライアック回路網 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6034381A (ja) |
| EP (1) | EP0817277B1 (ja) |
| JP (1) | JP4048577B2 (ja) |
| DE (1) | DE69715109T2 (ja) |
| FR (1) | FR2750536B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6480056B1 (en) * | 1997-06-09 | 2002-11-12 | Sgs-Thomson Microelectronics S.A. | Network of triacs with gates referenced with respect to a common opposite face electrode |
| DE69839570D1 (de) * | 1998-09-10 | 2008-07-10 | Mitsubishi Electric Corp | Halbleiteranordnung und dessen betriebsverfahren |
| FR2797525B1 (fr) * | 1999-08-09 | 2001-10-12 | St Microelectronics Sa | Commutateur bidirectionnel a performances en commutation ameliorees |
| FR2797524B1 (fr) * | 1999-08-09 | 2001-10-12 | St Microelectronics Sa | Commutateur statique bidirectionnel sensible |
| FR2800513B1 (fr) | 1999-11-03 | 2002-03-29 | St Microelectronics Sa | Detecteur d'etat de composant de puissance |
| FR2818805B1 (fr) * | 2000-12-21 | 2003-04-04 | St Microelectronics Sa | Commutateur statique bidirectionnel sensible |
| FR2818806B1 (fr) | 2000-12-21 | 2003-03-21 | St Microelectronics Sa | Commutateur electronique bidirectionnel bistable a commande par implusions |
| FR2834386B1 (fr) * | 2001-12-28 | 2004-04-02 | St Microelectronics Sa | Interrupteur bidirectionnel commande en tension |
| FR2879350A1 (fr) * | 2004-12-15 | 2006-06-16 | St Microelectronics Sa | Commutateur bidirectionnel a commande en tension |
| US7582917B2 (en) * | 2006-03-10 | 2009-09-01 | Bae Systems Information And Electronic Systems Integration Inc. | Monolithically integrated light-activated thyristor and method |
| FR2959598B1 (fr) | 2010-04-29 | 2012-12-07 | St Microelectronics Tours Sas | Commutateur bidirectionnel a commande en q1, q4 |
| FR2960342B1 (fr) * | 2010-05-18 | 2012-06-08 | St Microelectronics Tours Sas | Commutateur bidirectionnel a commande hf |
| FR2974447A1 (fr) * | 2011-04-22 | 2012-10-26 | St Microelectronics Tours Sas | Structure d'amorcage et composant de protection comprenant une telle structure d'amorcage |
| FR2982077B1 (fr) * | 2011-10-26 | 2013-11-15 | St Microelectronics Tours Sas | Triac a amplification de gachette |
| FR3023060A1 (fr) * | 2014-06-26 | 2016-01-01 | St Microelectronics Tours Sas | Composant de protection contre des surtensions |
| US9455253B2 (en) | 2014-07-23 | 2016-09-27 | Stmicroelectronics (Tours) Sas | Bidirectional switch |
| US9722061B2 (en) | 2014-07-24 | 2017-08-01 | Stmicroelectronics (Tours) Sas | Bidirectional switch |
| US10741548B2 (en) | 2015-04-13 | 2020-08-11 | Infineon Technologies Ag | Protection devices with trigger devices and methods of formation thereof |
| DE102016204699B4 (de) | 2015-04-13 | 2020-07-30 | Infineon Technologies Ag | Schutzvorrichtungen mit Trigger-Vorrichtungen und Verfahren zu deren Bildung |
| FR3076661A1 (fr) | 2018-01-05 | 2019-07-12 | Stmicroelectronics (Tours) Sas | Triode semiconductrice |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3409810A (en) * | 1964-03-31 | 1968-11-05 | Texas Instruments Inc | Gated symmetrical five layer switch with shorted emitters |
| DE3240564A1 (de) * | 1982-11-03 | 1984-05-03 | Licentia Patent-Verwaltungs-Gmbh | Steuerbares halbleiterschaltelement |
| JPH01286465A (ja) * | 1988-05-13 | 1989-11-17 | Toshiba Corp | 双方向制御整流半導体装置 |
| JPH0621438A (ja) * | 1992-07-06 | 1994-01-28 | Toshiba Corp | 光点弧型トライアック装置およびその駆動方法 |
| FR2726398B1 (fr) * | 1994-10-28 | 1997-01-17 | Sgs Thomson Microelectronics | Thyristor commandable par des niveaux logiques |
-
1996
- 1996-06-28 FR FR9608300A patent/FR2750536B1/fr not_active Expired - Fee Related
-
1997
- 1997-06-09 US US08/871,734 patent/US6034381A/en not_active Expired - Lifetime
- 1997-06-25 DE DE69715109T patent/DE69715109T2/de not_active Expired - Fee Related
- 1997-06-25 EP EP97410066A patent/EP0817277B1/fr not_active Expired - Lifetime
- 1997-06-26 JP JP18458497A patent/JP4048577B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69715109T2 (de) | 2003-04-30 |
| EP0817277B1 (fr) | 2002-09-04 |
| DE69715109D1 (de) | 2002-10-10 |
| US6034381A (en) | 2000-03-07 |
| JP4048577B2 (ja) | 2008-02-20 |
| EP0817277A1 (fr) | 1998-01-07 |
| FR2750536B1 (fr) | 1998-12-18 |
| FR2750536A1 (fr) | 1998-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4048577B2 (ja) | 共通の反対側表面電極を基準としたゲートを有するトライアック回路網 | |
| US4994886A (en) | Composite MOS transistor and application to a free-wheel diode | |
| JP2982785B2 (ja) | デプレッション型ｍｏｓ半導体素子およびｍｏｓパワーｉｃ | |
| JPH04349654A (ja) | プログラマブル過電圧保護回路 | |
| JPS62115765A (ja) | 半導体装置 | |
| JP2928285B2 (ja) | 集積可能なアクティブダイオード | |
| JPH07297373A (ja) | 誘導性負荷要素に対する集積ドライバ回路装置 | |
| US3586928A (en) | Integrated transverse and triggering lateral thyristors | |
| US6380565B1 (en) | Bidirectional switch with increased switching breakdown voltage | |
| KR920003012B1 (ko) | 쌍방향 제어정류 반도체장치 | |
| US6552370B2 (en) | Network of triacs with gates referenced with respect to a common opposite face electrode | |
| JPS622461B2 (ja) | ||
| JP2980106B2 (ja) | 集積ｍｏｓパワー・トランジスタを電圧勾配から保護するための構成部品 | |
| JP2980108B2 (ja) | 集積ｍｏｓパワー・トランジスタを含むコンポーネントのロジック・ウエルの保護 | |
| JP2784458B2 (ja) | サージ防護素子 | |
| JP3216315B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP3395282B2 (ja) | 定電圧発生装置 | |
| JP3392496B2 (ja) | 電力用半導体装置 | |
| JP2817147B2 (ja) | 電界効果トランジスタ | |
| JP2825345B2 (ja) | 高速ターンオン素子 | |
| JP2795582B2 (ja) | 静電誘導型半導体装置 | |
| JPH0472670A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH03236282A (ja) | 電導度変調形ｍｏｓｆｅｔ | |
| JPH05299668A (ja) | 半導体装置 | |
| JPH0441501B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050804 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070920 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071119 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |