JPH1056101A - スルーホールおよびバイアの相互接続をもたないボール・グリッド・アレイ・パッケージ - Google Patents
スルーホールおよびバイアの相互接続をもたないボール・グリッド・アレイ・パッケージInfo
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- JPH1056101A JPH1056101A JP9127030A JP12703097A JPH1056101A JP H1056101 A JPH1056101 A JP H1056101A JP 9127030 A JP9127030 A JP 9127030A JP 12703097 A JP12703097 A JP 12703097A JP H1056101 A JPH1056101 A JP H1056101A
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Abstract
(57)【要約】
【課題】 スルーホールあるいはバイアの相互接続が必
要ないボール・グリッド・アレイを使用する、集積回路
のような電子素子をパッケージするための方法および装
置を提供する。 【解決手段】 本発明の電子素子パッケージ10は、開
口部26を有する基板12を含み、この基板の第1の表
面14上には単層の導電回路18が真空蒸着される。第
2の表面16には熱伝導体28が固定され、この熱伝導
体には、基板内の開口部の中に配置されるようにして電
子素子30が固定される。この電子素子は基板の第1の
表面上のワイヤ・ボンド・パッド22に電気的に結合さ
れる。
要ないボール・グリッド・アレイを使用する、集積回路
のような電子素子をパッケージするための方法および装
置を提供する。 【解決手段】 本発明の電子素子パッケージ10は、開
口部26を有する基板12を含み、この基板の第1の表
面14上には単層の導電回路18が真空蒸着される。第
2の表面16には熱伝導体28が固定され、この熱伝導
体には、基板内の開口部の中に配置されるようにして電
子素子30が固定される。この電子素子は基板の第1の
表面上のワイヤ・ボンド・パッド22に電気的に結合さ
れる。
Description
【0001】
【発明の属する技術分野】本発明は、スルーホールある
いはバイアの相互接続が必要ないボール・グリッド・ア
レイを使用する、集積回路のような電子素子をパッケー
ジするための方法および装置に関する。
いはバイアの相互接続が必要ないボール・グリッド・ア
レイを使用する、集積回路のような電子素子をパッケー
ジするための方法および装置に関する。
【0002】
【従来の技術】集積回路のような電子素子から延長され
る入出力リード線の本数が増加するに伴い、種々のボー
ル・グリッド・アレイ(BGA)パッケージが開発され
ている。BGAパッケージは電子素子パッケージの一種
であり、このパッケージでは、集積回路チップのような
電子素子が最低1つは基板に取り付けられており、パッ
ケージされた電子素子の外部のプリント回路板(PC
B)のような導電体への電気的接続は、基板の表面に配
置されたはんだボールの配列によって行われる。
る入出力リード線の本数が増加するに伴い、種々のボー
ル・グリッド・アレイ(BGA)パッケージが開発され
ている。BGAパッケージは電子素子パッケージの一種
であり、このパッケージでは、集積回路チップのような
電子素子が最低1つは基板に取り付けられており、パッ
ケージされた電子素子の外部のプリント回路板(PC
B)のような導電体への電気的接続は、基板の表面に配
置されたはんだボールの配列によって行われる。
【0003】BGAパッケージの製造に使用される当今
のPCB技術では、幅が約3ミル(約0.076mm)
あるいはそれ以上の導電体トレース線が形成される。こ
のトレース線幅の限定によって、BGA基板に取り付け
られる導電体の個々の層のための入出力リード線の本数
が制限される。したがって、100本以上の入出力リー
ド線が必要な電子素子には、個々の層が相互に電気的に
結合されている、多層の導電体が必要になる。これによ
り、個々の導電体層を相互接続するために、スルーホー
ルおよび(あるいは)バイアを形成することも必要とな
る。多層の導電体層およびスルーホールあるいはバイア
をもつBGAパッケージの例については、米国特許第
5,355,283号を参照されたい。
のPCB技術では、幅が約3ミル(約0.076mm)
あるいはそれ以上の導電体トレース線が形成される。こ
のトレース線幅の限定によって、BGA基板に取り付け
られる導電体の個々の層のための入出力リード線の本数
が制限される。したがって、100本以上の入出力リー
ド線が必要な電子素子には、個々の層が相互に電気的に
結合されている、多層の導電体が必要になる。これによ
り、個々の導電体層を相互接続するために、スルーホー
ルおよび(あるいは)バイアを形成することも必要とな
る。多層の導電体層およびスルーホールあるいはバイア
をもつBGAパッケージの例については、米国特許第
5,355,283号を参照されたい。
【0004】スルーホールを開けること、および(また
は)バイアを形成することは、PCBで最もコストのか
かる作業の1つである。相互接続する個々の層の数によ
り、PCBのコストが増加する。さらに、1つの層を進
み、スルーホールを通り、別の層にもどる必要のある回
路は、単一の層を直接進める回路に比べて電気的性能が
はるかに劣る。真空メタライゼーションなどの薄膜回路
製造プロセスによって、電気メッキ・プロセスを使用し
て形成できる幅よりも狭い幅の導電体トレース線が形成
されている。
は)バイアを形成することは、PCBで最もコストのか
かる作業の1つである。相互接続する個々の層の数によ
り、PCBのコストが増加する。さらに、1つの層を進
み、スルーホールを通り、別の層にもどる必要のある回
路は、単一の層を直接進める回路に比べて電気的性能が
はるかに劣る。真空メタライゼーションなどの薄膜回路
製造プロセスによって、電気メッキ・プロセスを使用し
て形成できる幅よりも狭い幅の導電体トレース線が形成
されている。
【0005】薄膜回路製造の主要技術の1つは、真空蒸
着あるいはスパッタリングによって基板上に導電体を付
着させることである。スパッタリングあるいは真空蒸着
では非常に薄くて均一な導電体層を付着でき、薄いレジ
ストと組み合わせて使用すると、幅が1ミル(0.02
5mm)のオーダのトレース線を形成できる。スパッタ
リングおよび真空蒸着の欠点は、これらが非常に高温な
プロセスであることである。導電体が付着される基板
は、多くの場合摂氏500度の高温に達する。したがっ
て薄膜回路製造に使用される基板は、一般にセラミック
のような高耐熱材である。スパッタされた金属膜および
サブトラクティブ回路製造法と組み合わせて、ポリイミ
ドの薄膜も多層の薄膜回路を製造するために使用されて
いる。
着あるいはスパッタリングによって基板上に導電体を付
着させることである。スパッタリングあるいは真空蒸着
では非常に薄くて均一な導電体層を付着でき、薄いレジ
ストと組み合わせて使用すると、幅が1ミル(0.02
5mm)のオーダのトレース線を形成できる。スパッタ
リングおよび真空蒸着の欠点は、これらが非常に高温な
プロセスであることである。導電体が付着される基板
は、多くの場合摂氏500度の高温に達する。したがっ
て薄膜回路製造に使用される基板は、一般にセラミック
のような高耐熱材である。スパッタされた金属膜および
サブトラクティブ回路製造法と組み合わせて、ポリイミ
ドの薄膜も多層の薄膜回路を製造するために使用されて
いる。
【0006】100本以上の入出力リード線をもつ電子
素子を搭載するためには、トレース線の幅が1ミル
(0.025mm)よりも狭い導電体トレース線、ワイ
ヤ・ボンド・パッド、はんだボール・パッドなどの単層
回路をもつBGAパッケージが必要とされる。このよう
なボール・グリッド・アレイ・パッケージは、真空メタ
ライゼーションなどの薄膜回路製造プロセスを使用して
形成できる。
素子を搭載するためには、トレース線の幅が1ミル
(0.025mm)よりも狭い導電体トレース線、ワイ
ヤ・ボンド・パッド、はんだボール・パッドなどの単層
回路をもつBGAパッケージが必要とされる。このよう
なボール・グリッド・アレイ・パッケージは、真空メタ
ライゼーションなどの薄膜回路製造プロセスを使用して
形成できる。
【0007】
【発明が解決しようとする課題】本発明の目的は、スル
ーホールあるいはバイアの相互接続が必要ないボール・
グリッド・アレイを使用する、集積回路のような電子素
子をパッケージするための方法および装置を提供するこ
とである。
ーホールあるいはバイアの相互接続が必要ないボール・
グリッド・アレイを使用する、集積回路のような電子素
子をパッケージするための方法および装置を提供するこ
とである。
【0008】
【課題を解決するための手段】したがって、本発明は電
子素子をパッケージする方法を提供し、この方法は、第
1の表面および反対側の第2の表面をもつ基板を設ける
ステップ、この基板の第1の表面上に単層の導電回路を
形成するステップ、基板内に開口部を設けるステップ、
基板の第2の表面上に熱伝導体を固定するステップ、電
子素子が基板内の開口部の中に配置されるように電子素
子を熱伝導体に固定するステップ、およびこの電子素子
を回路に電気的に結合するステップを含む。
子素子をパッケージする方法を提供し、この方法は、第
1の表面および反対側の第2の表面をもつ基板を設ける
ステップ、この基板の第1の表面上に単層の導電回路を
形成するステップ、基板内に開口部を設けるステップ、
基板の第2の表面上に熱伝導体を固定するステップ、電
子素子が基板内の開口部の中に配置されるように電子素
子を熱伝導体に固定するステップ、およびこの電子素子
を回路に電気的に結合するステップを含む。
【0009】本発明はまた、電子素子パッケージを提供
し、このパッケージは、第1の表面および反対側の第2
の表面をもつ基板と、この第1の表面上に真空蒸着され
た単層の導電回路とを含む。この基板は開口部を含み、
第2の表面に固定された熱伝導体が装備されている。電
子素子は、基板内の開口部の中に実質的に配置されるよ
うに熱伝導体に固定され、この電子素子は回路に電気的
に結合される。
し、このパッケージは、第1の表面および反対側の第2
の表面をもつ基板と、この第1の表面上に真空蒸着され
た単層の導電回路とを含む。この基板は開口部を含み、
第2の表面に固定された熱伝導体が装備されている。電
子素子は、基板内の開口部の中に実質的に配置されるよ
うに熱伝導体に固定され、この電子素子は回路に電気的
に結合される。
【0010】本発明の第1の利点は、スルーホールおよ
びバイアの相互接続をなくすことである。
びバイアの相互接続をなくすことである。
【0011】本発明のもう1つの利点は、穴を開けメッ
キするスルーホール接続およびバイアをなくすことによ
って、電子素子の製造コストを低減させ、電気的性能を
改善することである。
キするスルーホール接続およびバイアをなくすことによ
って、電子素子の製造コストを低減させ、電気的性能を
改善することである。
【0012】
【発明の実施の形態】図1および図2を参照すると、本
発明に従った電子素子パッケージ10が示されている。
この電子素子パッケージ10は、ボール・グリッド・ア
レイ(BGA)パッケージとしても知られる。電子素子
パッケージ10は、第1の表面14および反対側の第2
の表面16をもつ基板12を含む。基板12は絶縁体す
なわち非導電体であり、ポリイミド積層板、エポキシ積
層板、あるいはシアン酸エステル積層板などの有機材で
製造されるが、これらには限定されない。しかし、約1
5ミル(約0.38mm)の厚さのポリイミド積層板が
基板12に使用されることが望ましい。ポリイミド積層
板は、ポリイミド樹脂およびガラス布のような補強材か
ら成り、補強のため、および(または)電気的性能向上
のために1枚あるいは複数の銅プレーン、すなわち接続
されない接地プレーンを含む場合もある。電子素子パッ
ケージ10は、第1の表面14上に真空蒸着された単層
の導電体すなわち回路18をさらに含む。導電層18
は、互いに電気的に結合されたトレース線20、ワイヤ
・ボンド・パッド22、およびはんだボール・パッド2
4の回路を含む。基板12は開口部26を含む。パッケ
ージ10は、基板12の第2の表面16に固定された熱
伝導体28をさらに含む。熱伝導体28の厚さは一般に
は0.010インチ(0.25mm)であるが、必要な
熱放散を行うためにより厚くしても、あるいは薄くして
もよい。
発明に従った電子素子パッケージ10が示されている。
この電子素子パッケージ10は、ボール・グリッド・ア
レイ(BGA)パッケージとしても知られる。電子素子
パッケージ10は、第1の表面14および反対側の第2
の表面16をもつ基板12を含む。基板12は絶縁体す
なわち非導電体であり、ポリイミド積層板、エポキシ積
層板、あるいはシアン酸エステル積層板などの有機材で
製造されるが、これらには限定されない。しかし、約1
5ミル(約0.38mm)の厚さのポリイミド積層板が
基板12に使用されることが望ましい。ポリイミド積層
板は、ポリイミド樹脂およびガラス布のような補強材か
ら成り、補強のため、および(または)電気的性能向上
のために1枚あるいは複数の銅プレーン、すなわち接続
されない接地プレーンを含む場合もある。電子素子パッ
ケージ10は、第1の表面14上に真空蒸着された単層
の導電体すなわち回路18をさらに含む。導電層18
は、互いに電気的に結合されたトレース線20、ワイヤ
・ボンド・パッド22、およびはんだボール・パッド2
4の回路を含む。基板12は開口部26を含む。パッケ
ージ10は、基板12の第2の表面16に固定された熱
伝導体28をさらに含む。熱伝導体28の厚さは一般に
は0.010インチ(0.25mm)であるが、必要な
熱放散を行うためにより厚くしても、あるいは薄くして
もよい。
【0013】好ましい実施例では熱伝導体28は銅で製
造される。熱伝導体28は、熱を放散するので熱放散体
(spreader)と呼ばれることもある。熱伝導体
28を基板12に固定するには耐熱接着剤が使用され
る。電子素子30は、基板12内の開口部26の中に実
質的に配置されるように、熱伝導体28に固定される。
電子素子30は、接点32をもつ集積回路あるいは(お
よび)半導体ダイのような、いずれかの電気的な素子で
よい。好ましい実施例では、電子素子30は100個以
上の接点32をもつ。導電ボンド・ワイヤ34の一方の
端は電子素子30の接点32に、他方の端はワイヤ・ボ
ンド・パッド22にワイヤ・ボンドされて、接点32を
ワイヤ・ボンド・パッド22に電気的に結合する。電子
素子30は、耐熱接着剤を使用して熱伝導体28に固定
される。パッケージ10は、個々のはんだボール・パッ
ド24に電気的に結合されたはんだボール36をさらに
含む。また、封止材38をさらに含み、この封止材38
は、電子素子30、開口部26、および第1の表面14
上のワイヤ・ボンド・パッド22を覆い、熱伝導体28
と封止材38との間にある電子素子30を密封する。
造される。熱伝導体28は、熱を放散するので熱放散体
(spreader)と呼ばれることもある。熱伝導体
28を基板12に固定するには耐熱接着剤が使用され
る。電子素子30は、基板12内の開口部26の中に実
質的に配置されるように、熱伝導体28に固定される。
電子素子30は、接点32をもつ集積回路あるいは(お
よび)半導体ダイのような、いずれかの電気的な素子で
よい。好ましい実施例では、電子素子30は100個以
上の接点32をもつ。導電ボンド・ワイヤ34の一方の
端は電子素子30の接点32に、他方の端はワイヤ・ボ
ンド・パッド22にワイヤ・ボンドされて、接点32を
ワイヤ・ボンド・パッド22に電気的に結合する。電子
素子30は、耐熱接着剤を使用して熱伝導体28に固定
される。パッケージ10は、個々のはんだボール・パッ
ド24に電気的に結合されたはんだボール36をさらに
含む。また、封止材38をさらに含み、この封止材38
は、電子素子30、開口部26、および第1の表面14
上のワイヤ・ボンド・パッド22を覆い、熱伝導体28
と封止材38との間にある電子素子30を密封する。
【0014】トレース線20、ワイヤ・ボンド・パッド
22、およびはんだボール・パッド24を含む単層の導
電体18は、第1の表面14上の第1のCr付着物、こ
の第1のCr付着物上のCu付着物、およびこのCu付
着物上の第2のCr付着物から成り、第1の表面14上
に単一の複合Cr/Cu/Cr層を形成する。単層18
の厚さは0.5ミル(0.013mm)よりも薄いこと
が好ましい。トレース線20の幅は1ミル(0.025
mm)よりも狭いことが好ましく、真空メタライゼーシ
ョンおよびサブトラクティブ回路製造技術など、印刷回
路基板製造分野で周知の薄膜回路製造プロセスを使用し
て達成できる。トレース線20間の間隔は約1ミル(約
0.025mm)である。このようにして、フットプリ
ントすなわち基板12のサイズが縦15mmから50m
m、横15mmから50mmの範囲であるパッケージ1
0は、単層回路18のみを使用して、100本以上の入
出力リード線および接点32をもつ電子素子30を搭載
することができ、スルーホールあるいはバイアを必要と
しない。
22、およびはんだボール・パッド24を含む単層の導
電体18は、第1の表面14上の第1のCr付着物、こ
の第1のCr付着物上のCu付着物、およびこのCu付
着物上の第2のCr付着物から成り、第1の表面14上
に単一の複合Cr/Cu/Cr層を形成する。単層18
の厚さは0.5ミル(0.013mm)よりも薄いこと
が好ましい。トレース線20の幅は1ミル(0.025
mm)よりも狭いことが好ましく、真空メタライゼーシ
ョンおよびサブトラクティブ回路製造技術など、印刷回
路基板製造分野で周知の薄膜回路製造プロセスを使用し
て達成できる。トレース線20間の間隔は約1ミル(約
0.025mm)である。このようにして、フットプリ
ントすなわち基板12のサイズが縦15mmから50m
m、横15mmから50mmの範囲であるパッケージ1
0は、単層回路18のみを使用して、100本以上の入
出力リード線および接点32をもつ電子素子30を搭載
することができ、スルーホールあるいはバイアを必要と
しない。
【0015】図3から図9を参照すると、電子素子30
の本発明に従ったパッケージング方法が示されている。
図3から図10で使用されている参照番号は、図1およ
び図2で使用されている参照番号と同様であり、同じ参
照番号は同様の構成部品を示す。図3に示されるように
ステップ210では、第1の表面14および反対側の第
2の表面16をもつ基板12が設けられる。ステップ2
20(図4)では、この基板12の第1の表面14上に
単層の導電体すなわち回路18が形成される。この単層
の導電体は、トレース線20、ワイヤ・ボンド・パッド
22、およびはんだボール・パッド24を含む。ステッ
プ220は、真空メタライゼーション・プロセスを使用
して基板12の第1の表面14上に導電体18を付着さ
せ、次に導電体を部分的に取り除いてトレース線20、
はんだボール・パッド24、およびワイヤ・ボンド・パ
ッド22を形成するステップを含む。トレース線20、
はんだボール・パッド24、およびワイヤ・ボンド・パ
ッド22は、それぞれが互いに電気的に結合されるよう
に形成される。導電体の除去には、レジストおよびエッ
チング・プロセス、すなわち当分野で周知のサブトラク
ティブ回路製造技術を利用できる。このようにして、ス
テップ220は幅が1ミル(0.025mm)よりも狭
いトレース線を形成するステップを含み、さらに厚さが
0.5ミル(0.013mm)よりも薄い単層回路18
を形成するステップを含む。またステップ220は、電
気メッキ・プロセスを使用して導電体をさらに付着し、
真空メタライゼーション・プロセスによって付着された
導電体の厚さを増すステップを含むことがある。
の本発明に従ったパッケージング方法が示されている。
図3から図10で使用されている参照番号は、図1およ
び図2で使用されている参照番号と同様であり、同じ参
照番号は同様の構成部品を示す。図3に示されるように
ステップ210では、第1の表面14および反対側の第
2の表面16をもつ基板12が設けられる。ステップ2
20(図4)では、この基板12の第1の表面14上に
単層の導電体すなわち回路18が形成される。この単層
の導電体は、トレース線20、ワイヤ・ボンド・パッド
22、およびはんだボール・パッド24を含む。ステッ
プ220は、真空メタライゼーション・プロセスを使用
して基板12の第1の表面14上に導電体18を付着さ
せ、次に導電体を部分的に取り除いてトレース線20、
はんだボール・パッド24、およびワイヤ・ボンド・パ
ッド22を形成するステップを含む。トレース線20、
はんだボール・パッド24、およびワイヤ・ボンド・パ
ッド22は、それぞれが互いに電気的に結合されるよう
に形成される。導電体の除去には、レジストおよびエッ
チング・プロセス、すなわち当分野で周知のサブトラク
ティブ回路製造技術を利用できる。このようにして、ス
テップ220は幅が1ミル(0.025mm)よりも狭
いトレース線を形成するステップを含み、さらに厚さが
0.5ミル(0.013mm)よりも薄い単層回路18
を形成するステップを含む。またステップ220は、電
気メッキ・プロセスを使用して導電体をさらに付着し、
真空メタライゼーション・プロセスによって付着された
導電体の厚さを増すステップを含むことがある。
【0016】ステップ220は、第1の表面14上に第
1のCr付着物をスパッタし、この第1のCr付着物上
にCu付着物をスパッタし、このCu付着物上に第2の
Cr付着物をスパッタして、第1の表面14上に単一の
複合Cr/Cu/Cr層を形成するステップを含む。図
3のステップ210は、有機材、好ましくはポリイミド
積層材で製造された基板12を供給するステップを含
む。
1のCr付着物をスパッタし、この第1のCr付着物上
にCu付着物をスパッタし、このCu付着物上に第2の
Cr付着物をスパッタして、第1の表面14上に単一の
複合Cr/Cu/Cr層を形成するステップを含む。図
3のステップ210は、有機材、好ましくはポリイミド
積層材で製造された基板12を供給するステップを含
む。
【0017】図5を参照すると、ステップ230は基板
12に開口部26を打ち抜くステップを含む。図6のス
テップ240では耐熱接着剤あるいはにかわを使用し
て、熱伝導体28が基板12の第2の表面16に固定さ
れる。図7に示されているようにステップ250では、
基板12内の開口部26の中に電子素子30が配置され
るように、熱伝導接着剤あるいはにかわを使用して電子
素子30が熱伝導体28に固定される。ステップ260
(図8)では、当分野で周知のワイヤ・ボンディング・
プロセスによって、ワイヤ・ボンド34の一方の端は電
子素子30の接点32に、他方の端はワイヤ・ボンド・
パッド22に電気的に結合される。
12に開口部26を打ち抜くステップを含む。図6のス
テップ240では耐熱接着剤あるいはにかわを使用し
て、熱伝導体28が基板12の第2の表面16に固定さ
れる。図7に示されているようにステップ250では、
基板12内の開口部26の中に電子素子30が配置され
るように、熱伝導接着剤あるいはにかわを使用して電子
素子30が熱伝導体28に固定される。ステップ260
(図8)では、当分野で周知のワイヤ・ボンディング・
プロセスによって、ワイヤ・ボンド34の一方の端は電
子素子30の接点32に、他方の端はワイヤ・ボンド・
パッド22に電気的に結合される。
【0018】図9ではステップ270を示し、このステ
ップでは電子素子30、ワイヤ・ボンド34、開口部2
6、およびワイヤ・ボンド・パッド22は、エポキシの
ような電気絶縁材で封止される。図10に示されている
ステップ280では、個々のはんだボール・パッド24
上にはんだボールが形成される。
ップでは電子素子30、ワイヤ・ボンド34、開口部2
6、およびワイヤ・ボンド・パッド22は、エポキシの
ような電気絶縁材で封止される。図10に示されている
ステップ280では、個々のはんだボール・パッド24
上にはんだボールが形成される。
【図1】本発明に従ったBGAパッケージの一部を切り
取った図である。
取った図である。
【図2】図1のBGAパッケージの断面図である。
【図3】本発明に従った電子素子のパッケージング方法
における1ステップを示す図である。
における1ステップを示す図である。
【図4】本発明に従った電子素子のパッケージング方法
における1ステップを示す図である。
における1ステップを示す図である。
【図5】本発明に従った電子素子のパッケージング方法
における1ステップを示す図である。
における1ステップを示す図である。
【図6】本発明に従った電子素子のパッケージング方法
における1ステップを示す図である。
における1ステップを示す図である。
【図7】本発明に従った電子素子のパッケージング方法
における1ステップを示す図である。
における1ステップを示す図である。
【図8】本発明に従った電子素子のパッケージング方法
における1ステップを示す図である。
における1ステップを示す図である。
【図9】本発明に従った電子素子のパッケージング方法
における1ステップを示す図である。
における1ステップを示す図である。
【図10】本発明に従った電子素子のパッケージング方
法における1ステップを示す図である。
法における1ステップを示す図である。
10 電子素子パッケージ 12 基板 14 第1の表面 16 第2の表面 18 単層の導電回路 20 トレース線 22 ワイヤ・ボンド・パッド 24 はんだボール・パッド 26 開口部 28 熱伝導体 30 電子素子 32 接点 34 ワイヤ・ボンド 36 はんだボール 38 被包材
Claims (12)
- 【請求項1】電子素子をパッケージする方法であって、 第1の表面および反対側の第2の表面を有する基板を設
けるステップと、 前記基板の前記第1の表面上に単層の導電回路を形成す
るステップと、 前記基板内に開口部を設けるステップと、 前記基板の前記第2の表面に熱伝導体を固定するステッ
プと、 前記電子素子が前記基板内の前記開口部の中に配置され
るように、前記電子素子を前記熱伝導体に固定するステ
ップと、 前記電子素子をワイヤ・ボンド・パッドに電気的に結合
するステップと、を含む方法。 - 【請求項2】前記形成するステップが、真空メタライゼ
ーション・プロセスを使用して、前記基板の前記第1の
表面上に導電体を付着させるステップを含む、請求項1
に記載の方法。 - 【請求項3】前記形成するステップが、前記真空メタラ
イゼーション・プロセスによって付着された前記導電体
の厚さを増すために、電気メッキ・プロセスを使用して
さらに導電体を付着させるステップを含む、請求項2に
記載の方法。 - 【請求項4】前記形成するステップが、トレース線、は
んだボール・パッド、およびワイヤ・ボンド・パッドを
形成するために、前記導電体を部分的に取り除くステッ
プを含む、請求項2あるいは請求項3に記載の方法。 - 【請求項5】前記電気的に結合するステップが、ワイヤ
・ボンディングによって前記単層回路に前記電子素子を
電気的に結合するステップを含む、請求項1に記載の方
法。 - 【請求項6】個々のはんだボール・パッド上にはんだボ
ールを形成するステップをさらに含む、請求項1に記載
の方法。 - 【請求項7】前記電子素子を電気絶縁材で封止するステ
ップをさらに含む、請求項1に記載の方法。 - 【請求項8】電子素子パッケージであって、 第1の表面および反対側の第2の表面を有し、さらに開
口部を有する基板と、 前記第1の表面上に真空メタライズされた単層の導電回
路と、 前記第2の表面上に固定された熱伝導体と、 前記基板内の前記開口部中に配置されるように前記熱伝
導体に固定され、ワイヤ・ボンド・パッドに電気的に結
合された電子素子と、を含む電子素子パッケージ。 - 【請求項9】前記単層の導電回路が、相互に電気的に結
合されたトレース線、ワイヤ・ボンド・パッド、および
はんだボール・パッドを含む、請求項8に記載の電子素
子パッケージ。 - 【請求項10】前記電子素子が前記ワイヤ・ボンド・パ
ッドにワイヤ・ボンドされた、請求項9に記載の電子素
子パッケージ。 - 【請求項11】個々のはんだボール・パッドに電気的に
結合されたはんだボールをさらに含む、請求項9に記載
の電子素子パッケージ。 - 【請求項12】前記電子素子、前記開口部、および前記
基板の前記第1の表面の一部を覆う封止材をさらに含
む、請求項8に記載の電子素子パッケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US65792096A | 1996-05-31 | 1996-05-31 | |
US08/657920 | 1996-05-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1056101A true JPH1056101A (ja) | 1998-02-24 |
JP3158073B2 JP3158073B2 (ja) | 2001-04-23 |
Family
ID=24639189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12703097A Expired - Fee Related JP3158073B2 (ja) | 1996-05-31 | 1997-05-16 | 電子素子のパッケージ方法および電子素子パッケージ |
Country Status (5)
Country | Link |
---|---|
US (1) | US5966803A (ja) |
EP (1) | EP0810654A1 (ja) |
JP (1) | JP3158073B2 (ja) |
KR (1) | KR100272069B1 (ja) |
TW (1) | TW327247B (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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