JPH10506760A - 半導体メモリ装置用周辺回路 - Google Patents

Abstract

(57)【要約】 集積回路は、ａ）複数の電子デバイス（３２）で構成された第１アレイであり、該メモリ・アレイから外側へ延在している一連の導電性ランナー（３３）を具備して、隣接する前記ランナーがピッチ方向に０．６ミクロン或いはそれ以下のデバイス・ピッチを有することから成る第１アレイと、ｂ）前記第１アレイの周辺における、複数の電子デバイス（４３）で構成された第２アレイであり、前記第１アレイの前記０．６ミクロン・ピッチの導電性ランナーが当該第２アレイ内に延在しており、前記一連の導電性ランナーの内の少なくとも幾つかが、当該第２アレイ内において、それらの各内部に、それぞれ分離されたギャップ（８２）を有し、該ギャップが当該第２アレイ内において相互に整列していることから成る第２アレイと、ｃ）前記ピッチ方向と略平行して延在すると共に、前記第２アレイ内において前記整列ギャップ上方にある交差方向の導体（９０乃至９７）と、ｄ）前記第２アレイ内において、前記分離されたギャップに相対するように設けられた絶縁誘電体層と、ｅ）前記絶縁誘電体層内に設けられ、前記第２アレイ内において前記ピッチ方向に略直交するように延在している一連の導電性プラグ（１０５乃至１１２）と、を備え、前記導電性プラグが、前記第２アレイにおいて、それぞれの分離された導電性ランナーの間の各ギャップに亙って延在してそれら導電性ランナーを電気的に相互に接続しており、前記交差方向導体が前記導電性プラグの高さ方向における上方に延在している。また、メモリ集積回路が開示されており、ピッチ・セルにおける個別のトランジスタの分離されたアクティブ・エリア領域（４３１，４２１，４１１，４０１，３９１）を電気的に相互接続する導電性プラグ（４７，５０，５２）を取入れている。

Description

【発明の詳細な説明】 半導体メモリ装置用周辺回路 技術分野 本発明はメモリ集積回路に関すると共に他の集積回路に関する。 発明の背景 集積回路は、シリコン・ウェハー等の基板内に複数の領域をパターニングする ことによって、そして基板上に複数の層をパターニングすることによって、基板 内に化学的且つ物理的に集積される。これら領域及び層は導体及び抵抗体製作用 に導電性とすることができる。またそれらは、本質的には、トランジスタ及びダ イオード製作用に異なる導電性型とすることもできる。 集積回路の密度は増大し続けられ、それによってより密接（より小さな）デバ イス対デバイス間隔を要求している。複数の半導体回路が、典型的には、共通の 機能を提供する複数の同等セルから成るアレイの形態で配置される。例えばメモ リ集積回路に関しては、中央アレイ・エリア領域が個々別々の複数のメモリ・セ ルから成る順序付けられた配列を提供している。各セルに対するアクセスと共に 各セルに対する読み出し及び書き込み用回路は、典型的には、メモリ・アレイ自 体に対して周辺的に設けられている。周辺回路の１つのタイプは「ピッチ・セル 」として分類されている。これらは、ａ）センス・アンプ、ｂ）行デコーダ、ｃ ）データ・パス装置、並びに、ｄ）列デコーダ等の、多数の異なるタイプのセル を構成している。これら「ピッチ・セル」の各々は多数のトランジスタ装置を構 成する。これら装置は、典型的には、ピッチ・セル回路相互接続としてはある特 定のアクティブ・エリアが他のトランジスタの他のアクティブ・エリアと相互接 続されることを要求するので、基板内に形成された共通のアクティブ・エリア拡 散領域を有する。 図１は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・アレイに 関連する周辺ピッチ・セルの先行技術に係るレイアウトの一部を示す。詳細には 、ウェハー断片１０は、複数のメモリセル１２で構成されたアレイと複数の周辺 ピ ッチ・セル１４で構成されたアレイを含む。例示されたピッチ・セルは一連又は 一組の外側ｐ-センス・アンプを備え、そうしたセンス・アンプの１つが輪郭１ ６によって示されている。ｐ-センス・アンプ１６は、一連の６つのトランジス タ２０，２１，２２，２３，２４，２５を含む。輪郭１６内に示された破断線の 輪郭は基板本体内のアクティブ・エリア拡散領域を示す。明らかなように、トラ ンジスタ２１，２２，２３の左側に示されたアクティブ・エリアは共通の相互接 続された拡散領域を構成している。同様に、トランジスタ２４及び２５の左側に 示された拡散領域もまた相互接続されている。 そうした先行技術に係るピッチ・セルの構造及びアレイを改善して、隣接導電 性ランナー又は隣接導電性線ピッチが０．６ミクロン以下とすることが望ましい 。 図面の簡単な説明 以下、本発明の好適実施例を次に説明する添付図面を参照して説明する。 図１は、周辺ピッチ・セルの先行技術に係るレイアウト設計例を示し、上述の 「発明の背景」の項で議論された先行技術に係る半導体ウェハー断片の上面図で ある。 図２は、本発明に従っての半導体ウェハー断片の上面図であり、周辺ピッチ・ セルのレイアウト設計例を示している、。 図３は、本発明に対して特別な関連性を有する他の回路の明瞭化のために、回 路構成要素の内の幾つかが示されていない図２の上面図である。 図４は、図２における４−４線に沿って切取った場合の拡大断面図である。 図５は、図２における５−５線に沿って切取った場合の拡大断面図である。 図６は、本発明の代替実施例に係る半導体ウェハー断片の上面図であり、代替 的な周辺ピッチ・セルの代替的なレイアウト設計例を示している。 図７は、図６における７−７線に沿って切取った場合の断面図である。 好適実施例の詳細な説明 本発明の一局面に従えば、メモリ集積回路は、 複数のメモリ・セルで構成されたアレイであり、前記メモリ・セルが、当該メ モリ・アレイから外側へ延びる一連の導電性相互接続ランナーを具備し、隣接す る該ランナーのピッチが０．６ミクロン或いはそれ以下であることから成る複数 のメモリ・セルで構成されたアレイと、 前記メモリ・アレイの周辺における複数のピッチ・セルで構成されたピッチ・ セル・アレイであり、前記ピッチ・セルが複数の導電性相互接続ランナーで構成 された一連のメモリ・アレイを含むと共に、前記複数のメモリ・セルで構成され るアレイと対応するピッチを有することから成るピッチ・セル・アレイであり、 関連するソース／ドレイン拡散領域を有する複数の電界効果トランジスタをそれ ぞれが含む複数のピッチ・セルを具備することから成るピッチ・セル・アレイと 、 各ピッチ・セル内における、分離されたソース／ドレイン領域を有する個別電 界トランジスタと、 前記ピッチ・セルの各々の上方に設けられた絶縁誘電体層と、 前記ピッチ・セル・アレイ内における前記絶縁誘電体層内に設けられた導電性 プラグであり、前記個別電界効果トランジスタの一対の分離されたソース／ドレ イン領域の間に延在してそれらを電気的に相互接続している導電性プラグと、 を備えて構成されている。 本発明の他の局面に従えば、集積回路は、 複数の電子デバイスで構成された第１アレイであり、当該第１アレイが、その メモリ・アレイから外側へ延在する一連の導電性ランナーを含み、前記第１アレ イ内における隣接する前記ランナーがピッチ方向において０．６ミクロン或いは それ以下のデバイス・ピッチを有することから成る第１アレイと、 前記第１アレイの周辺の、複数の電子デバイスで構成された第２アレイであり 、前記第１アレイの前記０．６ピッチ導電性ランナーが、当該第２アレイ内に延 在しており、前記一連の導電性ランナーの内の少なくとも幾つかが、当該第２ア レイ内で、それぞれの内部で分離されたギャップを有し、該ギャップが当該第２ アレイ内で相互に整列していることから成る第２アレイと、 前記ピッチ方向に略平行して延在すると共に、前記第２アレイ内での前記整列 ギャップの上方に延在する交差方向導体と、 前記第２アレイ内において前記導電性ランナー上に横たわる絶縁誘電体層と、 前記絶縁誘電体層内に設けられ、前記第２アレイ内において前記ピッチ方向に 略直交して延在する一連の導電性プラグであり、各々が、前記第２アレイ内の前 記分離された導電性ランナーの間の各ギャップに亙って延在して、それらを相互 に電気的に接続すると共に、前記交差方向導体を高さ方向の上方に延在させてい ることから成る一連の導電性プラグと、 を備えることから構成されている。 本発明の更なる局面に従えば、集積回路は、 複数の電子デバイスで構成されたアレイであり、ピッチ方向に０．６ミクロン 或いはそれ以下のピッチを有する複数の導電性ランナーを含み、前記導電性ラン ナーの内の少なくとも１つが、その内部に分離されたギャップを含むことから成 る複数の電子デバイスで構成されたアレイと、 前記導電性ランナー上に設けられた絶縁誘電体層と、 前記絶縁誘電体層内に設けられ、前記ピッチ方向に略直交して延在する導電性 プラグであり、前記分離された導電性ランナーの間の前記ギャップに亙って延在 してそれらを相互に電気的に接続している導電性プラグと、 を備えることから構成されている。 図２乃至図５で参照されるように、半導体ウェハー断片及びレイアウトが符号 ３０で概略的に示されている。これには、符号３２で概略的に示された複数のメ モリ・セルから成るアレイを備えられている。そうしたメモリセルはＳＲＡＭ或 いはＤＲＡＭメモリ・セルを構成してもよい。一連又は一組の相互接続ランナー ３３は、メモリ・アレイ３２から外側へ延びており、隣接するランナー３３間は ピッチ方向３６において０．６ミクロン或いはそれ以下のピッチを有する。一例 としてのピッチは０．２４ミクロンである。 このメモリ・アレイの周辺には、複数のピッチ・セル３４から成るアレイがあ る。ピッチ・セル・アレイ３４は、複数の相互接続ランナー３３から成るメモリ ・アレイを備えると共に、メモリ・アレイ３２に対応した「ピッチ上」にある。 詳細には、ピッチ・セル・アレイ３４は、関連されたソース／ドレイン拡散領域 を有する複数の電界効果トランジスタをそれぞれが具備する複数のピッチ・セル を備える。１つのそうしたピッチ・セルがｐ-センス・アンプの形態で閉じられ た輪郭３７によって示されている。図３は、明瞭化のために回路の一部のみを示 す図２のレイアウトの一部を構成している。 ピッチ・セル３７は、複数のトランジスタ３８，３９，４０，４１，４２，４ ３を備える。その各々は、ダッシュ線(dashed line)でそれぞれ示された、アク ティブ・エリア領域３８１，３９１，４０１，４１１，４２１，４３１を有する 。そうしたアクティブ・エリア領域は、図示の如くに、シリコン基板本体で相互 に分離されたソース／ドレイン拡散領域を構成している。トランジスタ３８，３ ９，４０，４１，４２，４３は、図面内においては明瞭化の目的で符号では全く 示されていない関連されたゲートを含む。詳細には、図２及び図４がトランジス タ４３のゲート４３２を示している。図示されたゲート（図４）は絶縁窒化物に よって封止されている。 絶縁誘電体層４５（好ましくはＢＰＳＧ）はピッチ・セル３７の複数のトラン ジスタ上に横たわっている。一連の導電性プラグ４６，４７，４８，４９，５０ ，５１，５２，５３がその絶縁誘電体層４５内に設けられている。そうしたプラ グは、好ましくは、導電性のドーピングが為されているポリシリコンを備える。 導電性プラグの幾つかは、異なる複数のトランジスタ各々の一対の分離されたソ ース／ドレイン拡散領域の間に延在してそれらを電気的に相互接続している。詳 細には、導電性プラグ４７は、トランジスタ４３及び４２の各アクティブ・エリ ア４３１及び４２１においての図示される各右側部の双方間に延在してそれらを 相互接続している。導電性プラグ５０は、トランジスタ４１，４０，３９の各ア クティブ・エリア４１１，４０１，３９１においての各右側に亙って延在してそ れらを相互接続している。プラグ５２は、トランジスタ３９及び３８の各アクテ ィブ・エリア３９１及び３８１における各左側を相互接続している。また任意に 、他の導電性増強相互接続を、図示の如くに、電気的に接続されたアクティブ・ エリアに亙って設けることもできる。例えば、パターン形成された金属線１７５ （図２）及びそれに関連するコンタクトがプラグ５２に部分的に重ねられて示さ れている。 フィールド酸化物２９は別々のトランジスタの分離されたアクティブ・エリア 拡散領域を分離しており、導電性相互接続プラグ４７，５０，５２がそのフィー ルド酸化物２９上に横たわっている（図５）。絶縁層１５５及び絶縁層１６５（ 図４及び図５）は、プラグ４６，４７，４８，４９，５０，５１，５２，５３、 及 び絶縁層４５の上に横たわっている。そうしたものは、典型的には、ドーピング が為された二酸化シリコン或いはドーピングが為されていない二酸化シリコンを 含むことになる。 パターン形成された相互ランナー３３が層１６５上に設けられ、これらの４つ の相互接続線３３が単一のピッチ・セル用に使用されている。従って、アレイ３ ４のピッチ・セルはメモリ・アレイ３２のピッチに合ったピッチであり、図示さ れる周辺セルのピッチは上記線３３ピッチの４倍を構成している。 本発明に係る代替実施例を図６及び図７を参照して説明する。これら図面には 、複数の電子デバイスで構成された第１アレイ６２と、該第１アレイ６２の周辺 における複数の電子デバイスで構成された第２アレイ６４とを含む集積回路６０ が示されている。例えば、第１アレイ６２はメモリ・アレイを構成し得る一方で 、第２アレイ６４が複数のピッチ・セルを構成しており、その一連の内側ｐ-セ ンス・アンプの複数のピッチ・セルが図示されている。第１アレイ６２は、一連 又は一組の導電性ランナー６３，６４，６５，６６，６７，６８，６９，７０， ７１，７２，７３，７４，７５，７６，７７，７８を備え、これらがメモリ・セ ル６２から外側へ延びている。第１アレイから延在しているようなこの一連のラ ンナーにおける隣接ランナーは、ピッチ方向７９に関して、０．６ミクロン或い はそれ以下のデバイス・ピッチを有する。第１アレイ６２のランナー６３乃至７ ８は外側へ延びると共に該第２アレイ内へ延びており、よってその一部を含む。 導電性ランナー６３乃至７８の内の少なくとも幾つかは、第２アレイ６４内に おいて、それぞれ分離されてその内部に分離ギャップを有する。より詳細には、 ランナー６３，６５，６７，６９，７１，７３，７５，７７は図示の部分におい て、それぞれ分離されてその内部に分離ギャップ８０を有する第１の副次的な一 連の導電性ランナーを含み、それらギャップが第２アレイ６４内において相互に 整列されている。第２の副次的な一連の導電性ランナー６６，７０，７４，７８ と、第３の副次的な一連の導電性ランナー６４，６８，７２，７６とは、それぞ れ分離されて共通的なギャップ８２を含み、それら分離ギャップが相互に整列さ れ、分離ギャップ８０と一部重なると共に整列している。 図７で参照されるように、フィールド酸化物８８がベースと成る基板体８９に 対して設けられている。一連のパターン形成された導電性線９０，９１，９２， ９３，９４，９５，９６，９７が第２アレイ６４内に設けられて、ピッチ方向７ ９に対して略直交するように延在している。一連のこれらパターン形成された導 電性線は、Ｓｉ₃Ｎ₄（窒化珪素）１００の絶縁層によって取り囲まれている。絶 縁誘電体層１０１（典型的には、ホウ素・リン珪酸ガラス）が基板上の分離ギャ ップ８２とそれ故の分離ギャップ８０とに相対して設けられている。導電性線９ １，９３，９５，９７は、それぞれの分離ギャップ８２に亙って第１の副次的な 一連の分離ランナー６６，７０，７４，７８を相互に電気的に接続している。パ ターン形成された導電性線９０，９２，９４，９６は、それぞれの分離ギャップ ８２に亙って第２の副次的な一連の分離ランナー６４，６８，７２，７６を相互 に電気的に接続している。 一連の導電性プラグ１０５，１０６，１０７，１０８，１０９，１１０，１１ １，１１２が絶縁誘電体層１０１内に設けられ、ピッチ方向７９に対して略直交 するように延在し、導電性線９０乃至９７と略平行している。プラグ１０５乃至 １１２はそれぞれのギャップ８０に亙って延在し、第２アレイ６４内の分離され た一連の導電性ランナー６３，６５，６７，６９，７１，７３，７７の間にあっ て、それらを相互に電気的に接続している。プラグ１０５乃至１１２と、パター ン形成された線９０乃至９７とは、好ましくは同一材料を構成しており、導電性 にドープされたポリシリコンが好適な材料である。またこの好適実施例に示され るように、パターン形成された線９０乃至９７は、第２アレイ６４内の一連の導 電性プラグ１０５乃至１１２において互い違いとなっている。導電性プラグ１０ ５乃至１１２は、それぞれ最外表面１１５を有し、パターン形成された導電性線 ９０乃至９７はそうした最外表面よりも高さ方向において低位に設けられている 。 第１電気的絶縁層１２０及び第２電気的絶縁層１２２（好ましくは、ドーピン グされた或いはドーピングされていない二酸化珪素）が、プラグ１０５乃至１１ ２の外側に設けられている。交差方向に延びている導体１２５（図６）はピッチ 方向７９と略平行すると共に、絶縁層１２２の外側で、第２アレイ６４内の整列 されたギャップ８０，８２に亙って延在している。従って、交差方向に延びる導 体１２５は、高さ方向において、導電性プラグ１０５乃至１１２の上方に延在し ている。 以上、本発明は、法規に準拠して、構造的及び組織的な特徴に関して多少独特 な言語で説明されている。しかしながら、理解して頂きたいことは、本発明は図 示され且つ説明された独特な特徴に限定されるものではないことであり、その理 由は、ここに開示された手段等が、本発明を実行する好適な形態を備えているか らである。よって、本発明は、等価説に従って適宜に解釈される添付の数々の請 求項の適切な範囲内においての任意の形態或いは変形で特許請求されるものであ る。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年４月１０日 【補正内容】 ている。 【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年６月１２日 【補正内容】 請求の範囲 １． 集積回路であって、 複数の電子デバイス（３２）で構成された第１アレイであり、当該第１アレイ の外側へ延在する一連の導電性相互接続ランナー（３３）を含み、隣接する相互 接続ランナー（３３）が０．６ミクロン或いはそれ以下のピッチを有することか ら成る第１アレイと、 前記第１アレイの周辺の、複数の電子デバイス（３４）で構成された第２アレ イであり、前記相互接続ランナーを含むと共に、前記複数の電子デバイスで構成 された第１アレイと対応するピッチであることから成る第２アレイと、 前記複数の電子デバイスで構成された第２アレイ内に設けられ、少なくとも２ つの分離された集積回路アクティブ領域を結合する長尺状導電性プラグ（４７） と、 を備える集積回路。 ２． 前記集積回路がメモリ集積回路であり、該メモリ集積回路が、 前記第１アレイが複数のメモリ・セル（３２）で構成されたアレイであり、前 記メモリ・セルが、前記メモリ・アレイから外側へ延在する一連の導電性相互接 続ランナー（３３）を含み、隣接する該相互接続ランナーが０．６ミクロン或い はそれ以下のピッチを有することと、 前記第２アレイが前記メモリ・セルの周辺における複数のピッチ・セル(３４) で構成されたアレイであり、前記ピッチ・セルが、複数の導電性相互接続ランナ ーで構成された前記一連のメモリ・アレイを含み、前記複数のメモリ・セルで構 成された前記アレイと対応するピッチであり、前記ピッチ・セル・アレイが、関 連されたソース／ドレイン拡散領域（４２１，４３１）を有する複数のトランジ スタ（４２，４３）をそれぞれが含む複数のピッチ・セルを具備することと、 各ピッチ・セル内における、分離されたソース／ドレイン拡散領域を有する個 別トランジスタと、 前記ピッチ・セル各々の上に横たわる絶縁誘電体層（４５）と、 前記導電性プラグ（４７）が、前記ピッチ・セル・アレイ内における前記絶縁 誘電体層内に設けられて、個別トランジスタの一対の分離されたソース／ドレイ ン拡散領域の間に延在してそれらを相互に電気的に接続していることと、 を含む、請求項１に記載の集積回路。 ３． 前記個別トランジスタの分離された拡散領域がフィールド酸化物（２ ９）によって分離されており、前記導電性相互接続プラグが前記フィールド酸化 物上に横たわっている、請求項２に記載のメモリ集積回路。 ４． 前記個別トランジスタの分離された拡散領域が前記フィールド酸化物 （２９）によって分離されており、前記導電性相互接続プラグが前記フィールド 酸化物上に横たわっており、前記導電性プラグが導電性にドーピングされたポリ シリコンを含む、請求項２に記載のメモリ集積回路。 ５． 前記一連の導電性ランナーの内の少なくとも幾つかが、前記第２アレ イ内において、それぞれの内部に分離されたギャップ（８０）を有し、該ギャッ プが前記第２アレイ内において相互に整列されていることから成り、前記集積回 路が、 前記第２アレイ内の、ピッチ方向に略平行し且つ前記整列されたギャップ上方 に延在する交差方向導体（１２５）と、 前記第２アレイ内の前記分離されたギャップ内に配置された絶縁誘電体層（１ ０１）と、 前記絶縁誘電体層内に設けられて、前記第２アレイ内の前記ピッチ方向に略直 交するように延在する一連の第２導電性プラグ（１０５）であり、当該導電性プ ラグが、前記第２アレイ内の前記分離された導電性ランナー各々の間の各ギャッ プに亙って延在してそれらを相互に電気的に接続しており、前記交差方向導体が 当該導電性プラグの高さ方向における上方に延在していることから成る一連の第 ２導電性プラグ（１０５）と、 を更に備える、請求項１に記載の集積回路。 ６． 前記第２アレイ内において前記一連の第２導電性プラグと略平行して 延在する一連のパターン形成された導電性線（９０）であり、前記第２アレイ内 において前記一連の第２導電性プラグ内で互い違いになっていることから成る一 連のパターン形成された導電性線（９０）を更に備える、請求項５に記載の集積 回路。 ７． 前記第２アレイ内において前記一連の第２導電性プラグと略平行して 延在する一連のパターン形成された導電性線（９０）であり、前記第２アレイ内 において前記一連の第２導電性プラグ内で互い違いになっていることから成る一 連のパターン形成された導電性（９０）を更に備え、 前記第２導電性プラグが、前記第２アレイ内において、最外表面をそれぞれ有 し、前記パターン形成された導電性線が前記第２導電性プラグの前記最外表面よ りも高さ方向において低位に設けられている、請求項５に記載の集積回路。 ８． 前記第２アレイ内において前記一連の第２導電性プラグと略平行して 延在する一連のパターン形成された導電性線（９０）であり、前記第２アレイ内 において前記一連の第２導電性プラグ内で互い違いになっていることから成る一 連のパターン形成された導電性（９０）を更に備え、 前記パターン形成された導電性線が前記導電性プラグと同一材料を構成してい る、請求項５に記載の集積回路。 ９． 前記第２アレイ内において前記一連の第２導電性プラグと略平行して 延在する一連のパターン形成された導電性線（９０）であり、前記第２アレイ内 において前記一連の第２導電性プラグ内で互い違いになっていることから成る一 連のパターン形成された導電性（９０）を更に備え、 前記第２導電性プラグが前記第２アレイ内において最外表面をそれぞれ有し、 前記パターン形成された導電性線が前記導電性プラグの前記最外表面よりも高さ 方向において低位に設けられており、前記パターン形成された導電性相互接続が 前記導電性プラグと同一材料を構成している、請求項５に記載の集積回路。 １０． 前記第２アレイ内において前記一連の第２導電性プラグと略平行して 延在する一連のパターン形成された導電性線であり、前記第２アレイ内において 前記一連の第２導電性プラグ内で互い違いになっていることから成る一連のパタ ーン形成された導電性を更に備え、 前記導電性ランナーが金属を含み、前記第２導電性プラグ及び前記パターン形 成された導電性線が導電性にドーピングされあポリシリコンを含む、請求項５に 記載の集積回路。 １１． 前記一連の導電性ランナーが副次的な一連の導電性ランナー（６６） を含み、該副次的な導電性ランナーがそれらの各内部において分離されたギャッ プをそれぞれ有し、それらギャップが相互に整列すると共に、前記一連のランナ ーの他の状態のギャップと整列しており、 前記第２アレイ内において前記一連の第２導電性プラグと略平行して延在する 一連のパターン形成された導電性線（９０）であり、当該一連のパターン形成さ れた導電性線が、前記第２アレイ内の前記一連の第２導電性プラグ内において互 い違いとなっており、当該一連のパターン形成された導電性線の内の少なくとも 幾つかが、それらの各ギャップに亙って前記副次的な一連の導電性ランナーの内 の各分離されたランナーを相互に接続しており、前記交差方向導体が当該パター ン形成された導電性線の高さ方向の上方に延在している、請求項５に記載の集積 回路。 １２． 前記一連の導電性ランナーが副次的な一連の導電性ランナー（６６） を含み、該副次的な導電性ランナーがそれらの各内部において分離されたギャッ プをそれぞれ有し、それらギャップが相互に整列すると共に、前記一連のランナ ーの他の状態のギャップと整列しており、 前記第２アレイ内において前記一連の第２導電性プラグと略平行して延在する 一連のパターン形成された導電性線（９０）であり、当該一連のパターン形成さ れた導電性線が、前記第２アレイ内の前記一連の第２導電性プラグ内において互 い違いとなっており、当該一連のパターン形成された導電性線の内の少なくとも 幾つかが、それらの各ギャップに亙って前記副次的な一連の導電性ランナーの内 の各分離されたランナーを相互に接続しており、前記交差方向導体が当該パター ン形成された導電性線の高さ方向の上方に延在しており、 前記導電性プラグが、前記第２アレイ内において最外表面をそれぞれ有し、前 記パターン形成された導電性線が、前記第２導電性プラグの前記最外表面よりも 高さ方向においてより低位に設けられている、請求項５に記載の集積回路。 １３． 前記一連の導電性ランナーが副次的な一連の導電性ランナー（６６） を含み、該副次的な導電性ランナーがそれらの各内部において分離されたギャッ プをそれぞれ有し、それらギャップが相互に整列すると共に、前記一連のランナ ーの他の状態のギャップと整列しており、 前記第２アレイ内において前記一連の第２導電性プラグと略平行して延在する 一連のパターン形成された導電性線（９０）であり、当該一連のパターン形成さ れた導電性線が、前記第２アレイ内の前記一連の第２導電性プラグ内において互 い違いとなっており、当該一連のパターン形成された導電性線の内の少なくとも 幾つかが、それらの各ギャップに亙って前記副次的な一連の導電性ランナーの内 の各分離されたランナーを相互に接続しており、前記交差方向導体が当該パター ン形成された導電性線の高さ方向の上方に延在しており、 前記パターン形成された導電性線が前記第２導電性プラグと同一の導電性材料 を構成している、請求項５に記載の集積回路。 １４． 前記一連の導電性ランナーが副次的な一連の導電性ランナー（６６） を含み、該副次的な導電性ランナーがそれらの各内部において分離されたギャッ プをそれぞれ有し、それらギャップが相互に整列すると共に、前記一連のランナ ーの他の状態のギャップと整列しており、 前記第２アレイ内において前記一連の第２導電性プラグと略平行して延在する 一連のパターン形成された導電性線（９０）であり、当該一連のパターン形成さ れた導電性線が、前記第２アレイ内の前記一連の第２導電性プラグ内において互 い違いとなっており、当該一連のパターン形成された導電性線の内の少なくとも 幾つかが、それらの各ギャップに亙って前記副次的な一連の導電性ランナーの内 の各分離されたランナーを相互に接続しており、前記交差方向導体が当該パター ン形成された導電性線の高さ方向の上方に延在しており、 前記第２導電性プラグが最外表面をそれぞれ有し、前記パターン形成された導 電性線が、前記第２導電性プラグの前記最外表面よりも高さ方向においてより低 位に設けられており、前記パターン形成された導電性相互接続が前記導電性プラ グと同一の導電性材料を構成している、請求項５に記載の集積回路。 １５． ２つの隣接する相互接続ランナー（６３，６４）が、それらの内部に 分離されたギャップを含み、前記集積回路が、 ピッチ方向と略平行すると共に、前記第２アレイ内の前記整列されたギャップ 上方に延在する交差方向導体（１２５）と、 前記交差方向導体の下側に横たわる絶縁誘電体層（１０１）と、 前記絶縁誘電体層内に設けられると共に、前記第２アレイ内の前記ピッチ方向 と略平行して延在する第２導電性プラグ（１０５）であり、前記第２アレイ内に おいて、前記２つの隣接する導電性ランナーの内の第１のランナー（６３）の間 の分離されたギャップ（８０）に亙って延在して相互に電気的に接続し、前記交 差導体が高さ方向上方に延在していることから成る第２導電性プラグ（１０５） と、 を更に備える、請求項１に記載の集積回路。 １６． 前記導電性ランナーが金属を含み、前記第２導電性プラグが導電性に ドーピングされたポリシリコンを含む、請求項１５に記載の集積回路。

───────────────────────────────────────────────────── 【要約の続き】 ッチ方向に略直交するように延在している一連の導電性 プラグ（１０５乃至１１２）と、を備え、前記導電性プ ラグが、前記第２アレイにおいて、それぞれの分離され た導電性ランナーの間の各ギャップに亙って延在してそ れら導電性ランナーを電気的に相互に接続しており、前 記交差方向導体が前記導電性プラグの高さ方向における 上方に延在している。また、メモリ集積回路が開示され ており、ピッチ・セルにおける個別のトランジスタの分 離されたアクティブ・エリア領域（４３１，４２１，４ １１，４０１，３９１）を電気的に相互接続する導電性 プラグ（４７，５０，５２）を取入れている。

Claims (1)

1. 【特許請求の範囲】 １． メモリ集積回路であって、 複数のメモリ・セルで構成されたアレイであり、前記メモリ・セルが、当該メ モリ・アレイから外側へ延びる一連の導電性相互接続ランナーを具備し、隣接す る該ランナーのピッチが０．６ミクロン或いはそれ以下であることから成る複数 のメモリ・セルで構成されたアレイと、 前記メモリ・アレイの周辺における複数のピッチ・セルで構成されたピッチ・ セル・アレイであり、前記ピッチ・セルが複数の導電性相互接続ランナーで構成 された一連のメモリ・アレイを含むと共に、前記複数のメモリ・セルで構成され るアレイと対応するピッチを有することから成るピッチ・セル・アレイであり、 関連するソース／ドレイン拡散領域を有する複数の電界効果トランジスタをそれ ぞれが含む複数のピッチ・セルを具備することから成るピッチ・セル・アレイと 、 各ピッチ・セル内における、分離されたソース／ドレイン領域を有する個別電 界トランジスタと、 前記ピッチ・セルの各々の上方に設けられた絶縁誘電体層と、 前記ピッチ・セル・アレイ内における前記絶縁誘電体層内に設けられた導電性 プラグであり、前記個別電界効果トランジスタの一対の分離されたソース／ドレ イン領域の間に延在してそれらを電気的に相互接続している導電性プラグと、 を備えるメモリ集積回路。 ２． 前記個別トランジスタの分離された拡散領域が、フィールド酸化物に よって分離されており、該フィールド酸化物上に前記導電性相互接続プラグが設 けられている、請求項１に記載のメモリ集積回路。 ３． 前記個別トランジスタの分離された拡散領域が、フィールド酸化物に よって分離されており、該フィールド酸化物上に前記導電性相互接続プラグが設 けられており、該導電性プラグが、導電性にドーピングされたポリシリコンを含 む、請求項１に記載のメモリ集積回路。 ４． 集積回路であって、 複数の電子デバイスで構成された第１アレイであり、当該第１アレイが、その メモリ・アレイから外側へ延在する一連の導電性ランナーを含み、前記第１アレ イ内における隣接する前記ランナーがピッチ方向において０．６ミクロン或いは それ以下のデバイス・ピッチを有することから成る第１アレイと、 前記第１アレイの周辺の、複数の電子デバイスで構成された第２アレイであり 、前記第１アレイの前記０．６ピッチ導電性ランナーが、当該第２アレイ内に延 在しており、前記一連の導電性ランナーの内の少なくとも幾つかが、当該第２ア レイ内で、それぞれの内部で分離されたギャップを有し、該ギャップが当該第２ アレイ内で相互に整列していることから成る第２アレイと、 前記ピッチ方向に略平行して延在すると共に、前記第２アレイ内での前記整列 ギャップの上方に延在する交差方向導体と、 前記第２アレイ内における前記ギャップに相対して設けられた絶縁誘電体層と 、 前記絶縁誘電体層内に設けられ、前記第２アレイ内において前記ピッチ方向に 略直交して延在する一連の導電性プラグであり、各々が、前記第２アレイ内の前 記分離された導電性ランナーの間の各ギャップに亙って延在して、それらを相互 に電気的に接続すると共に、前記交差方向導体を高さ方向の上方に延在させてい ることから成る一連の導電性プラグと、 を備える集積回路。 ５． 前記一連の導電性プラグと略平行して延在する、前記第２アレイ内に おける一連のパターン形成された導電性線であり、前記第２アレイ内の前記一連 の導電性プラグ内において違い違いとなった一連のパターン形成された導電性線 を更に備える、請求項４に記載の集積回路。 ６． 前記一連の導電性プラグに略平行して延在し、前記第２アレイ内の前 記一連の導電性プラグ内において互い違いになった、前記第２アレイ内おける一 連のパターン形成された導電性線を更に備え、 前記導電性プラグが、前記第２アレイにおいて、最外表面を有し、前記パター ン形成された導電性線が、前記導電性線の最外表面よりも、高さ方向において低 位に形成されている、請求項４に記載の集積回路。 ７． 前記第２アレイ内において、前記一連の導電性プラグと略平行して延 在し、前記第２アレイ内の前記一連の導電性プラグ内で互い違いになっている一 連のパターン形成された導電性線を更に備え、 前記パターン形成された導電性線が、前記導電性プラグと同一の導電性材料を 構成している、請求項４に記載の集積回路。 ８． 前記第２アレイにおいて、前記一連の導電性プラグと略平行して延在 し、前記第２アレイ内の前記一連の導電性プラグ内において互い違いになってい る一連のパターン形成された導電性線を更に備え、 前記導電性プラグが、前記第２アレイ内において最外表面を有し、前記パター ン形成された導電性線が、前記導電性プラグの最外表面よりも高さ方向において 低位に設けられており、前記パターン形成された導電性相互接続が、前記導電性 プラグと同一の導電性材料を構成している、請求項４に記載の集積回路。 ９． 前記第２アレイ内において、前記一連の導電性プラグと略平行して延 在し、前記第２アレイ内の前記一連の導電性プラグ内で互い違いになっている一 連のパターン形成された導電性線を更に備え、 前記導電性ランナーが金属を含み、前記導電性プラグ及び前記パターン形成さ れた導電性線が導電性にドーピングされたポリシリコンを含む、請求項４に記載 の集積回路。 １０． 前記一連の導電性ランナーが副次的な一連の導電性ランナーを含み、 該副次的な一連の導電性ランナーがそれぞれの内部において分離されたギャップ を有し、それらギャップが相互に整列すると共に、前記一連のランナーの他の状 態のギャップと整列しており、 前記第２アレイにおいて一連のパターン形成された導電性線が、前記一連の導 電性プラグと略平行して延在し、前記第２アレイ内の前記一連の導電性プラグに おいて互い違いになっており、前記パターン形成された導電性線の内の少なくと も幾つかがそれらの各ギャップに亙って前記副次的な一連の分離されたランナー を相互に接続しており、前記交差方向導体が前記パターン形成された導電性線の 高さ方向の上方に延在している、請求項４に記載の集積回路。 １１． 前記一連の導電性ランナーが、副次的な一連の導電性ランナーを含み 、該副次的な一連の導電性ランナーが、それぞれの内部に分離されたギャップを 有し、該ギャップが相互に整列すると共に、前記一連のランナーの他の状態のギ ャップと整列しており、 一連のパターン形成された導電性線が、前記第２アレイ内において、前記一連 の導電性プラグと略平行して延在しており、前記パターン形成された導電性線が 前記第２アレイ内の前記一連の導電性プラグ内において互い違いになっており、 前記パターン形成された導電性線の少なくとも幾つかが、それらの各ギャップに 亙って前記副次的な一連の分離されたランナーを相互に接続しており、前記交差 方向導体が前記パターン形成された導電性線の高さ方向における上方に延在して おり、 前記導電性プラグが、前記第２アレイ内おいて、最外表面を有し、前記パター ン形成された導電性線が、前記導電性プラグの最外表面よりも高さ方向において 低位に設けられている、請求項４に記載の集積回路。 １２． 前記一連の導電性ランナーが、副次的な一連の導電性ランナーを含み 、該副次的な一連のランナーが、それぞれの内部において分離されたギャップを 有し、該ギャップが、相互に整列していると共に、前記一連のランナーの他の状 態のギャップと整列しており、 前記第２アレイにおいて、一連のパターン形成された導電性線が前記一連の導 電性プラグと略平行して延在しており、前記パターン形成された導電性線が前記 第アレイ内の前記一連の導電性プラグ内において互い違いとなっており、前記パ ターン形成された導電性線の内の少なくとも幾つかが、それらの各ギャップに亙 って前記副次的な一連の分離されたランナーを相互に接続しており、前記交差方 向導体が、前記パターン形成された導電性線の高さ方向における上方に延在して おり、 前記パターン形成された導電性線が、前記導電性プラグと同一の材料を構成し ている、請求項４に記載の集積回路。 １３． 前記一連の導電性ランナーが、副次的な一連の導電性ランナーを含み 、該副次的な一連のランナーが、それぞれの内部において分離されたギャップを 有し、該ギャップが相互に整列すると共に、前記一連のランナーの他の状態のギ ャップと整列しており、 前記第２アレイ内において、一連のパターン形成された導電性線が前記導電性 プラグと略平行して延在しており、前記導電性線が、前記第２アレイ内の前記一 連の導電性プラグ内において互い違いとなっており、前記パターン形成された導 電性線の少なくとも幾つかがそれらの各ギャップに亙って前記副次的な一連の分 離された分離ランナーを相互接続しており、前記交差方向導体が、前記パターン 形成された導電性線の高さ方向における上方に延在しており、 前記導電性プラグがそれぞれの最外表面を有し、前記パターン形成された導電 性線が前記導電性プラグの前記最外表面よりも高さ方向において低位に設けられ ており、前記パターン形成された導電性相互接続が前記導電性プラグと同一の導 電性材料を構成している、請求項４に記載の集積回路。 １４． 複数の電子デバイスで構成されたアレイであり、ピッチ方向に０．６ ミクロン或いはそれ以下のピッチを有する複数の導電性ランナーを含み、前記導 電性ランナーの内の少なくとも１つが、その内部に分離されたギャップを含むこ とから成る複数の電子デバイスで構成されたアレイと、 前記導電性ランナー上に設けられた絶縁誘電体層と、 前記絶縁誘電体層内に設けられ、前記ピッチ方向に略直交して延在する導電性 プラグであり、前記分離された導電性ランナーの間の前記ギャップに亙って延在 してそれらを相互に電気的に接続している導電性プラグと、 を備える集積回路。 １５． 前記導電性ランナーが金属を含み、前記導電性プラグが導電性にドー ピングされたポリシリコンを含む、請求項１４に記載の集積回路。