JPH1049512A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】マイクロコンピュータに内蔵されている複数の
機能制御レジスタに対する機能拡張性，アクセス効率，
操作性を向上させる。 【解決手段】アドレスデコーダ４００，ＡＮＤゲート５
００，アドレスラッチ４０１からなる第１選択手段が、
各機能制御レジスタ４１０，４２０，４３０の１つであ
る機能制御レジスタ４１０をアドレス情報に対応して選
択するセレクト信号ＳＥＬｘを出力し、ラッチ４０２お
よび４０３またはラッチ４０４および４０５からなる各
順次選択手段が、書込みサイクルに対応した制御信号に
よりセレクト信号ＳＥＬｘを順次シフト出力しこれら各
シフト出力を各機能制御レジスタ４１０，４２０，４３
０の他の１つである機能制御レジスタ４２０，４３０を
順次選択する各順次セレクト信号ＳＥＬｙ，ＳＥＬｚと
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特にプログラマブルな周辺機能ユニットを搭
載するマイクロコンピュータに関する。

【０００２】

【従来の技術】従来から、マイクロコンピュータには、
搭載されている各種周辺機能ユニットを効果的に使用す
るために、動作モードなどをプログラム指定するための
種々の機能制御レジスタが内蔵されている。まず、マイ
クロコンピュータにおける機能制御レジスタの役割につ
いて例を挙げて説明する。図５は、従来のマイクロコン
ピュータの構成例を示すブロック図である。

【０００３】この従来のマイクロコンピュータは、中央
処理ユニット（以下、ＣＰＵという）１００，記憶ユニ
ット（以下、メモリという）１０１，クロック発生回路
１０２，周辺機能ユニットＡ １０３，周辺機能ユニッ
トＢ １０４，周辺機能ユニットＣ １０５から構成さ
れる。また、メモリ１０１，クロック発生回路１０２，
および各周辺機能ユニットは、システムバス１０６を介
して、ＣＰＵ１００と接続している。

【０００４】ここでは、周辺機能ユニット内の機能制御
レジスタの一例について説明する。この従来のマイクロ
コンピュータにおける周辺機能ユニットの一つは、例え
ば、プログラマブルなパルスの出力機能、パルス間隔や
周波数の計測機能などを実現するためのタイマユニット
１０３である。このタイマユニット１０３は、２つのタ
イマ１１０，１２０を有し、各タイマは、少なくともタ
イマカウンタ１１１（１２１），タイマレジスタ１１２
（１２２），カウントクロックを選択するセレクタ１１
３（１２３），出力制御回路１１４（１２４）とから構
成されている。また、タイマユニット１０３は、各タイ
マの動作、機能を制御するための機能制御レジスタ２１
０，２２０を有している。

【０００５】機能制御レジスタ２１０，２２０の出力信
号は、各タイマの動作モード，カウントクロックの選
択，動作の開始または停止，出力パルス，などをそれぞ
れ制御する。

【０００６】このため、機能制御レジスタの設定に依っ
て、アプリケーションに応じた最適な機能を選択するこ
とができる。例えば、図６は、この従来のマイクロコン
ピュータにおける機能制御レジスタ２１０，２２０と、
その読出しおよび書込み制御回路の構成例と、を示すブ
ロック図である。

【０００７】機能制御レジスタ２１０は、８ビットから
成るレジスタで、各々のビットは、リセット入力付きラ
ッチ２１１および２１２，出力バッファ２１３から構成
される。

【０００８】ラッチ２１１は、セレクト信号ＳＥＬａ，
書込み信号ＷＲ，システムクロック信号ｃｌｋ２が
“Ｈ”であるとき、システムバス１０６のライトデータ
をラッチする。書込み信号ＷＲまたはシステムクロック
信号ｃｌｋ２が“Ｌ”のときには値を保持する。ラッチ
２１１の出力は、ラッチ２１２に入力され、ラッチ２１
２は、システムクロック信号ｃｌｋ１が“Ｈ”のときに
入力を伝搬し、システムクロック信号ｃｌｋ１が“Ｌ”
のときには、値を保持する。また、ラッチ２１２の出力
は、出力バッファ２１３を介してシステムバス１０６に
接続されており、読出し信号ＲＤが“Ｈ”のときに出力
される。さらに、リセット時には、リセット信号ＲＥＳ
がアクティブとなり、ラッチ２１１の出力は、“Ｌ”と
なり、ラッチ２１２に伝搬し、機能制御レジスタ２１０
の出力信号ＴＣａ０−７は、全て“Ｌ”となる。機能制
御レジスタ２１０の出力信号ＴＣａ０−７は、タイマ１
１０に入力され、動作、機能を制御する。ここでは、機
能制御レジスタによるタイマの具体的な制御は、本質で
はないので説明を割愛する。

【０００９】また、機能制御レジスタ２２０は、機能制
御レジスタ２１０と全く同一の構成であり、出力信号Ｔ
Ｃｂ０−７は、タイマ１２０に入力され、動作、機能を
制御する。

【００１０】これら機能制御レジスタ２１０，２２０
は、アドレスデコーダ２１４，ラッチ２１５からなる選
択回路およびその他ゲート９０〜９２を有する書込み制
御回路により、システムバス１０６を介したプログラム
指定のアドレス情報およびデータに基づき選択され、動
作モードなどが書き込まれる。

【００１１】次に、これら機能制御レジスタ２１０，２
２０に対するライト動作について説明する。

【００１２】図７は、この従来のマイクロコンピュータ
における機能制御レジスタ２１０，２２０に対するライ
ト動作のシーケンスを示すタイミング図である。

【００１３】まず、データ転送命令の実行により、シス
テムバス１０６に、機能制御レジスタ２１０のアドレス
情報（ａｄｄ ２１０）が出力される。アドレス情報
は、アドレスデコーダ２１４に取り込まれ、アドレスラ
ッチ許可信号ＡＬＥが“Ｈ”、且つシステムクロック信
号ｃｌｋ１が“Ｈ”の期間にアドレスラッチ２１５にラ
ッチされ、機能制御レジスタ２１０がアクセス（書込
み）の対象であることを示すセレクト信号ＳＥＬａは
“Ｈ”となる。

【００１４】続いて、ＣＰＵ１００は、システムバス１
０６にライトデータ（ｄａｔａ Ａ）を出力し、書込み
信号ＷＲを“Ｈ”にする。論理積ゲート２１６（以下、
ＡＮＤゲート）の出力信号は、セレクト信号ＳＥＬａ，
書込み信号ＷＲとが“Ｈ”である期間に、システムクロ
ック信号ｃｌｋ２が“Ｈ”になるタイミングでアクティ
ブとなり、システムバス１０６上のライトデータを機能
制御レジスタ２１０に取り込み、次のシステムクロック
信号ｃｌｋ１が“Ｈ”である時期から、出力信号ＴＣａ
０−７として出力する。出力信号ＴＣａ０−７の状態に
より、タイマ１１０は、所定の動作または機能に設定さ
れる。

【００１５】続いて、ＣＰＵ１００は、アクセスサイク
ルの終了を示すアクセスサイクル終了信号ＥＮＤを
“Ｈ”にする。アドレスラッチ２１５は、アクセスサイ
クル終了信号ＥＮＤが“Ｈ”である期間に、システムク
ロック信号ｃｌｋ１が“Ｈ”となるタイミングでリセッ
トされ、セレクト信号ＳＥＬａを“Ｌ”にする。

【００１６】機能制御レジスタ２２０に対するライト動
作についても全く同様にして、まず、システムバス１０
６に機能制御レジスタ２２０のアドレス情報（ａｄｄ
２２０）が出力され、続いて、ライトデータ（ｄａｔａ
Ｂ）が出力され、機能制御レジスタ２２０に書込まれ
る。

【００１７】

【発明が解決しようとする課題】第１の問題点は、機能
制御レジスタを追加して周辺機能ユニットの機能拡張を
行うことが容易に出来ない。

【００１８】その理由は、機能制御レジスタを追加する
場合、同時に、そのレジスタを識別するためのアドレス
を割り当てることが必要になるが、割り当てることがで
きるアドレスの範囲に限界があるためである。このた
め、さらに、アドレスデコーダ回路が必要になる。

【００１９】第２の問題点は、複数の機能制御レジスタ
にデータを書き込む場合、まず、システムバスにアドレ
ス情報を出力して対象となるレジスタを指定し、続い
て、ライトデータを出力するというシーケンスを個々に
繰り返す必要がある。そのため、時間がかかり、アクセ
ス効率、操作性が著しく低下していた。

【００２０】その理由は、各機能制御レジスタに接続さ
れるシステムバスは、アドレス情報およびデータの入出
力兼用バスであり、また、書込みの対象となる機能制御
レジスタをアドレス情報から選択する以外に選択する手
段がないためである。また、この欠点を解決する一つの
手段として、システムバスをアドレス出力用、データ入
出力用バスに分けて専用化する方法が考えられるが、Ｃ
ＰＵの基本構造、性質に関わる大幅な変更になり、他に
及ぼす影響が大きく、また、バス配線が増え、回路が複
雑になるため、容易には実現できない。

【００２１】従って、本発明の目的は、マイクロコンピ
ュータに内蔵されている機能制御レジスタに対する機能
拡張性，アクセス効率，操作性を向上させることにあ
る。

【００２２】

【課題を解決するための手段】そのため、本発明は、シ
ステムバスを介したプログラム指定のアドレス情報およ
びデータに基づき選択され動作モードなどが書き込まれ
る複数の機能制御レジスタの書込み制御回路をもつマイ
クロコンピュータにおいて、前記書込み制御回路が、前
記各機能制御レジスタの１つを前記アドレス情報に対応
して選択するセレクト信号を出力する第１選択手段と、
書込みサイクルに対応した制御信号により前記セレクト
信号を順次シフト出力しこれら各シフト出力を前記各機
能制御レジスタの他の１つを順次選択する各順次セレク
ト信号とする各順次選択手段と、を備えている。

【００２３】また、前記各順次選択手段が、前記制御信
号の制御により前記セレクト信号または前記順次セレク
ト信号をシフト入力し前段レジスタの書込み終了を示す
書込み終了信号を出力するラッチ回路と、前記制御信号
の制御により前記書込み終了信号に対応した信号を入力
し前記各順次セレクト信号をシフト出力するラッチ回路
と、をそれぞれ備えている。

【００２４】さらに、前記第１選択手段が、前記アドレ
ス情報をデコードしデコード信号を出力するアドレスデ
コーダと、前記制御信号の制御により前記各書込み終了
信号の反転信号および前記デコード信号の論理積信号に
対応した信号を入力し前記セレクト信号を出力するラッ
チ回路と、を備えている。

【００２５】または、前記各順次選択手段が、前記制御
信号の制御により前記セレクト信号または前記順次セレ
クト信号をシフト入力し前段レジスタの書込み終了を示
す書込み終了信号を出力するラッチ回路と、前記アドレ
ス情報をデコードするアドレスデコーダと、このアドレ
スデコーダの出力および前記書込み終了信号の論理和信
号に対応した信号を入力し前記制御信号の制御により前
記各順次セレクト信号をシフト出力するラッチ回路と、
をそれぞれ備えている。

【００２６】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明のマイクロコンピュータ
の実施形態１における機能制御レジスタ４１０，４２０
と、これらのレジスタに対する書込み制御回路と、を示
すブロック図である。これら各機能制御レジスタ４１
０，４２０の構成は、従来と全く同一あり、説明を省略
する。

【００２７】図１を参照すると、本実施形態のマイクロ
コンピュータにおける書込み制御回路は、従来からある
機能制御レジスタ４１０に、機能制御レジスタ４２０，
４３０を追加し機能拡張する場合の複数の機能制御レジ
スタに対する書込み制御回路の例である。この場合、ア
ドレス情報は、機能制御レジスタ４１０を識別するため
のものしかなく、機能制御レジスタ４２０，４３０に割
り当てるアドレスは必要ない。

【００２８】この書込み制御回路は、アドレスデコーダ
４００，ＡＮＤゲート５００，アドレスラッチ４０１か
らなる第１選択手段と、ラッチ４０２および４０３また
はラッチ４０４および４０５からなる各順次選択手段
と、ＡＮＤゲート５０１〜５０７とを備え、アドレスラ
ッチ許可信号ＡＬＥ，書込み信号ＷＲ，アクセスサイク
ル終了信号ＥＮＤ，およびシステムクロック信号ｃｌｋ
１，ｃｌｋ２が制御信号として供給されている。

【００２９】アドレスデコーダ４００は、機能制御レジ
スタ４１０へのアドレス情報を判別し、出力信号をＡＮ
Ｄゲート５００に出力する。アドレスラッチ４０１は、
ＡＮＤゲート５００の出力信号をラッチし、機能制御レ
ジスタ４１０がアクセスの対象であることを示すセレク
ト信号ＳＥＬｘとして、ＡＮＤゲート５０１およびラッ
チ４０２に出力する。ＡＮＤゲート５０１の他の入力に
は、書込み信号ＷＲとシステムクロック信号ｃｌｋ２を
入力とするＡＮＤゲート５０５の出力信号が入力され
る。ＡＮＤゲート５０１の出力信号は、書込み指示信号
Ｗｘとして、機能制御レジスタ４１０に供給される。

【００３０】また、ラッチ４０２は、セレクト信号ＳＥ
Ｌｘをラッチおよびシフト入力し、機能制御レジスタ４
１０への書込み終了を示す書込み終了信号を出力し、こ
の書込み終了信号の反転信号は、ＡＮＤゲート５００に
入力される。さらに、ラッチ４０３は、この書込み終了
信号をラッチし、機能制御レジスタ４２０がアクセスの
対象であることを示すセレクト信号ＳＥＬｙとして、Ａ
ＮＤゲート５０２およびラッチ４０４にシフト出力す
る。ＡＮＤゲート５０２の他の入力には、ＡＮＤゲート
５０５の出力信号が入力される。ＡＮＤゲート５０２の
出力信号は、書込み指示信号Ｗｙとして、機能制御レジ
スタ４２０に供給される。

【００３１】また、ラッチ４０４は、セレクト信号ＳＥ
Ｌｙをラッチおよびシフト入力し、機能制御レジスタ４
２０への書込み終了を示す書込み終了信号を出力し、こ
の書込み終了信号の反転信号は、ＡＮＤゲート５００に
入力される。さらに、ラッチ４０５は、この書込み終了
信号をラッチし、機能制御レジスタ４３０がアクセスの
対象であることを示すセレクト信号ＳＥＬｚとして、Ａ
ＮＤゲート５０３にシフト出力する。ＡＮＤゲート５０
３の他の入力には、ＡＮＤゲート５０５の出力信号が入
力される。ＡＮＤゲート５０３の出力信号は、書込み指
示信号Ｗｚとして、機能制御レジスタ４３０に供給され
る。

【００３２】次に、本実施の形態におけるライト動作に
ついて説明する。図２は、機能制御レジスタ４１０，４
２０，４３０に対するライト動作のシーケンスを示すタ
イミング図である。

【００３３】まず、図２のサイクルＡにおいて、通常の
データ転送命令の実行により，ライト動作が起動される
とシステムバス１０６上に、機能制御レジスタ４１０の
アドレス情報（ａｄｄ ４１０）が、２クロックの期
間、出力される。アドレス情報が出力されている期間
に、アドレスラッチ許可信号ＡＬＥが、１クロック期
間、“Ｈ”となる。アドレスデコーダ４００は、アドレ
ス情報を判別する。このときのアドレス情報は、機能制
御レジスタ４１０を示しているので、アドレスデコーダ
４００の出力信号は“Ｈ”となる。アドレスデコーダ４
００の出力信号が、“Ｈ”となることで、ＡＮＤゲート
５００の出力信号は“Ｈ”となり、アドレスラッチ許可
信号ＡＬＥ，システムクロック信号ｃｌｋ１が“Ｈ”で
ある期間で、アドレスラッチ４０１に取り込まれ、セレ
クト信号ＳＥＬｘがアクティブ（“Ｈ”）となる。

【００３４】続く図２のサイクルＢにおいて、システム
バス１０６にライトデータ（ｄａｔａ Ｘ）が、２クロ
ックの期間、出力される。このとき、後半１クロックの
期間、書込み信号ＷＲ，システムクロック信号ｃｌｋ２
が“Ｈ”である期間で、ＡＮＤゲート５０１の出力信
号、すなわち機能制御レジスタ４１０に対する書込み指
示信号Ｗｘがアクティブ（“Ｈ”）となって、機能制御
レジスタ４１０にライトデータ（ｄａｔａ Ｘ）がラッ
チされ、機能制御レジスタ４１０の値が書き換わる。同
時に、このタイミングで、セレクト信号ＳＥＬｘがラッ
チ４０２にラッチおよびシフト入力され、機能制御レジ
スタ４１０に対する書込み終了信号は“Ｈ”となる。

【００３５】次に来る、後半のシステムクロック信号ｃ
ｌｋ２のタイミングで、アドレスラッチ許可信号ＡＬＥ
が、再び“Ｈ”となる。このため、アドレスラッチ許可
信号ＡＬＥ，システムクロック信号ｃｌｋ１が“Ｈ”で
ある期間で、ラッチ４０３は、機能制御レジスタ４１０
に対する書込み終了信号をラッチし、セレクト信号ＳＥ
Ｌｙをシフト出力しアクティブ（“Ｈ”）とする。同時
に、この書込み終了信号の反転信号が入力されているＡ
ＮＤゲート５００の出力信号は“Ｌ”になっているた
め、アドレスラッチ４０１に取り込まれて、セレクト信
号ＳＥＬｘは、インアクティブ（“Ｌ”）となる。

【００３６】続く図２のサイクルＣにおいて、システム
バス１０６に、ライトデータ（ｄａｔａ Ｙ）が、２ク
ロックの期間、出力される。このとき、セレクト信号Ｓ
ＥＬｙは“Ｈ”であるので、後半１クロックの期間、書
込み信号ＷＲがアクティブ（“Ｈ”）となり、システム
クロック信号ｃｌｋ２が“Ｈ”である期間で、ＡＮＤゲ
ート５０２の出力信号、すなわち機能制御レジスタ４２
０に対する書込み指示信号Ｗｙがアクティブ（“Ｈ”）
となって、機能制御レジスタ４２０にライトデータ（ｄ
ａｔａ Ｙ）がラッチされ、機能制御レジスタ４２０の
値が書き換わる。同時に、このタイミングで、セレクト
信号ＳＥＬｘがラッチ４０２にラッチおよびシフト入力
され、機能制御レジスタ４１０に対する書込み終了信号
は“Ｌ”となり、セレクト信号ＳＥＬｙがラッチ４０４
にラッチおよびシフト入力され、機能制御レジスタ４２
０に対する書込み終了信号は“Ｈ”となる。

【００３７】次に来る、後半のシステムクロック信号ｃ
ｌｋ２のタイミングで、アドレスラッチ許可信号ＡＬＥ
が、再び“Ｈ”となる。このため、アドレスラッチ許可
信号ＡＬＥ，システムクロック信号ｃｌｋ１が“Ｈ”で
ある期間で、ラッチ４０５は、機能制御レジスタ４２０
に対する書込み終了信号をラッチし、セレクト信号ＳＥ
Ｌｚをシフト出力しアクティブ（“Ｈ”）とする。同時
に、この書込み終了信号の反転信号が入力されているＡ
ＮＤゲート５００の出力信号は“Ｌ”になっているた
め、アドレスラッチ４０１に取り込まれて、セレクト信
号ＳＥＬｘは、インアクティブ（“Ｌ”）となる。同時
に、機能制御レジスタ４１０に対する書込み終了信号は
“Ｌ”がラッチ４０３にラッチおよびシフト出力され、
セレクト信号ＳＥＬｙがインアクティブ（“Ｌ”）とな
る。

【００３８】続く図２のサイクルＤにおいて、システム
バス１０６に、ライトデータ（ｄａｔａ Ｚ）が、２ク
ロックの期間、出力される。このとき、セレクト信号Ｓ
ＥＬｚは“Ｈ”であるので、後半１クロックの期間、書
込み信号ＷＲがアクティブ（“Ｈ”）となり、システム
クロック信号ｃｌｋ２が“Ｈ”である期間で、ＡＮＤゲ
ート５０３の出力信号、すなわち機能制御レジスタ４３
０に対する書込み指示信号Ｗｚがアクティブ（“Ｈ”）
となって、機能制御レジスタ４３０にライトデータ（ｄ
ａｔａ Ｚ）がラッチされ、機能制御レジスタ４３０の
値が書き換わる。最後に、後半のシステムクロック信号
ｃｌｋ２のタイミングで、一連のアクセスサイクルの終
了を示すアクセスサイクル終了信号ＥＮＤが“Ｈ”とな
る。このため、アクセスサイクル終了信号ＥＮＤ，シス
テムクロック信号ｃｌｋ１が“Ｈ”である期間で、アド
レスラッチ４０１，ラッチ４０３，４０５がリセットさ
れ、セレクト信号ＳＥＬｘ，ＳＥＬｙ，およびＳＥＬｚ
は、全てインアクティブ（“Ｌ”）となる。

【００３９】以上のように、本実施例のマイクロコンピ
ュータにおいて、機能制御レジスタ４２０，４３０への
書込みは、必ず、機能制御レジスタ４１０への書込みの
後に続けて行う必要があるが、追加した各機能制御レジ
スタ４２０，４３０にそれぞれアドレスを割り当てアド
レス情報により識別する必要がなく、アドレス情報を判
別するためのアドレスデコーダも不要であるため、容易
に機能拡張できる。

【００４０】なお、ここでは、機能制御レジスタが３種
類の場合について説明したが、レジスタの種類、数に制
限されることなく実現できることは、云うまでもない。

【００４１】図３は、本発明のマイクロコンピュータの
実施形態２における機能制御レジスタ３１０，３２０
と、これらのレジスタに対する書込み制御回路と、を示
すブロック図である。各機能制御レジスタ３１０，３２
０の構成は、従来と全く同一あり、説明を省略する。

【００４２】図３を参照すると、本実施形態のマイクロ
コンピュータにおける書込み制御回路は、アドレスデコ
ーダ３１１，ＡＮＤゲート３０１，アドレスラッチ３１
２からなる第１選択手段と、ラッチ３００，ＯＲゲート
３０２，アドレスデコーダ３２１，アドレスラッチ３２
２からなる順次選択手段と、ＡＮＤゲート３０３，３０
４，３０５，３１３，３２３と、を備え、アドレスラッ
チ許可信号ＡＬＥ，書込み信号ＷＲ，アクセスサイクル
終了信号ＥＮＤ，およびシステムクロック信号ｃｌｋ
１，ｃｌｋ２が、制御信号として供給されている。

【００４３】アドレスデコーダ３１１は、機能制御レジ
スタ３１０へのアドレス情報を判別し、出力信号をＡＮ
Ｄゲート３０１に出力する。アドレスラッチ３１２は、
ＡＮＤゲート３０１の出力信号をラッチし、機能制御レ
ジスタ３１０がアクセスの対象であることを示すセレク
ト信号ＳＥＬｍとして、ＡＮＤゲート３１３とラッチ３
００に出力する。ＡＮＤゲート３１３の他の入力には、
書込み信号ＷＲとシステムクロック信号ｃｌｋ２を入力
とするＡＮＤゲート３０３の出力信号が入力される。Ａ
ＮＤゲート３１３の出力信号は、書込み指示信号Ｗｍと
して、機能制御レジスタ３１０に供給される。

【００４４】また、ラッチ３００は、セレクト信号ＳＥ
Ｌｍをラッチおよびシフト入力し、機能制御レジスタ３
１０への書込み終了を示す書込み終了信号をＯＲゲート
３０２に出力し、この書込み終了信号の反転信号は、Ａ
ＮＤゲート３０１に入力される。さらに、アドレスデコ
ーダ３２１は、機能制御レジスタ３２０へのアドレス情
報を判別し、出力信号をＯＲゲート３０２に出力する。
アドレスラッチ３２２は、ＯＲゲート３０２の出力信号
をラッチし、機能制御レジスタ３２０がアクセスの対象
であることを示すセレクト信号ＳＥＬｎとして、ＡＮＤ
ゲート３２３にシフト出力する。ＡＮＤゲート３２３の
他の入力には、ＡＮＤゲート３０３の出力信号が入力さ
れる。ＡＮＤゲート３２３の出力信号は、書込み指示信
号Ｗｎとして、機能制御レジスタ３２０に供給される。

【００４５】次に、本実施形態のマイクロコンピュータ
における機能制御レジスタに対するライト動作について
説明する。図４は、機能制御レジスタ３１０，３２０に
対するライト動作のシーケンスを示すタイミング図であ
る。

【００４６】まず、図４のサイクルＡにおいて、通常の
データ転送命令の実行により、ライト動作が起動される
と、システムバス１０６上に、機能制御レジスタ３１０
のアドレス情報（ａｄｄ ３１０）が、２クロックの期
間、出力される。アドレス情報が出力されている期間
に、アドレスラッチ許可信号ＡＬＥが、１クロック期
間、“Ｈ”となる。アドレスデコーダ３１１，３２１
は、アドレス情報をそれぞれ判別する。このときのアド
レス情報は機能制御レジスタ３１０を示しているので、
アドレスデコーダ３１１の出力信号のみが“Ｈ”とな
る。アドレスデコーダ３１１の出力信号が“Ｈ”となる
ことで、ＡＮＤゲート３０１の出力信号は“Ｈ”とな
り、アドレスラッチ許可信号ＡＬＥ，システムクロック
信号ｃｌｋ１が“Ｈ”である期間で、アドレスラッチ３
１２に取り込まれ、セレクト信号ＳＥＬｍがアクティブ
（“Ｈ”）となる。

【００４７】続く図４のサイクルＢにおいて、システム
バス１０６に、ライトデータ（ｄａｔａ Ｍ）が、２ク
ロックの期間、出力される。このとき、後半１クロック
の期間、書込み信号ＷＲがアクティブ（“Ｈ”）とな
り、システムクロック信号ｃｌｋ２が“Ｈ”である期間
で、ＡＮＤゲート３１３の出力信号、すなわち機能制御
レジスタ３１０に対する書込み指示信号Ｗｍがアクティ
ブ（“Ｈ”）となって、機能制御レジスタ３１０にライ
トデータ（ｄａｔａ Ｍ）がラッチされ、機能制御レジ
スタ３１０の値が書き換わる。同時に、このタイミング
で、セレクト信号ＳＥＬｍがラッチ３００にラッチおよ
びシフト入力され、機能制御レジスタ３１０に対する書
込み終了信号が“Ｈ”となる。

【００４８】次に来る、後半のシステムクロック信号ｃ
ｌｋ２のタイミングで、アドレスラッチ許可信号ＡＬＥ
が、再び“Ｈ”となる。このため、アドレスラッチ許可
信号ＡＬＥ，システムクロック信号ｃｌｋ１が“Ｈ”で
ある期間で、アドレスラッチ３２２は、書込み終了信号
“Ｈ”が入力されるＯＲゲート３０２の出力信号“Ｈ”
をラッチし、セレクト信号ＳＥＬｎをシフト出力しアク
ティブ（“Ｈ”）とする。同時に、この書込み終了信号
の反転信号が入力されているＡＮＤゲート３０１の出力
信号は“Ｌ”になっているため、アドレスラッチ３１２
に取り込まれて、セレクト信号ＳＥＬｍは、インアクテ
ィブ（“Ｌ”）となる。

【００４９】続く図４のサイクルＣにおいて、システム
バス１０６に、ライトデータ（ｄａｔａ Ｎ）が、２ク
ロックの期間、出力される。このとき、セレクト信号Ｓ
ＥＬｎは“Ｈ”であるので、後半１クロックの期間、書
込み信号ＷＲがアクティブ（“Ｈ”）となり、システム
クロック信号ｃｌｋ２が“Ｈ”である期間で、ＡＮＤゲ
ート３２３の出力信号、すなわち機能制御レジスタ３２
０に対する書込み指示信号Ｗｎがアクティブ（“Ｈ”）
となって、機能制御レジスタ３２０にライトデータ（ｄ
ａｔａ Ｎ）がラッチされ、機能制御レジスタ３２０の
値が書き換わる。最後に、後半のシステムクロック信号
ｃｌｋ２のタイミングで、一連のアクセスサイクルの終
了を示すアクセスサイクル終了信号ＥＮＤが、“Ｈ”と
なる。このため、アクセスサイクル終了信号ＥＮＤ，シ
ステムクロック信号ｃｌｋ１が“Ｈ”である期間で、ア
ドレスラッチ３１１，３２１がリセットされ、セレクト
信号ＳＥＬｍ，ＳＥＬｎは、共にインアクティブ
（“Ｌ”）となる。

【００５０】以上のように、本実施例のマイクロコンピ
ュータにおいて、機能制御レジスタ３１０に対する書込
み終了時に、機能制御レジスタ３２０のセレクト信号Ｓ
ＥＬｎをアクティブにしており、ＣＰＵからのアドレス
情報により、選択制御する必要がない。ただし、本実施
の形態では、従来からの選択手段、すなわち、アドレス
情報により直接、機能制御レジスタ３２０を選択できる
回路構成（アドレスデコーダ３２１）を残しており、２
通りの選択手段を実現している。

【００５１】なお、ここでは、機能制御レジスタが、２
種類の場合について説明したが、機能制御レジスタの種
類、数に制限されることなく実現できることは、云うま
でもない。

【００５２】

【発明の効果】第１の効果は、機能制御レジスタを追加
し、周辺機能ユニットの機能拡張を行うことが容易にで
きる。その理由は、機能制御レジスタへの書込み終了信
号に基づき、書込みの対象とするレジスタを順次、選択
しているため、追加したレジスタにアドレスを割り当て
識別する必要がない、および、そのためのハードウェ
ア、すなわちアドレスデコーダ等が不要になるためであ
る。

【００５３】第２の効果は、アドレス出力とデータ入出
力兼用のシステムバスを用いて複数の機能制御レジスタ
にデータを書き込む場合にも、アクセス効率良く、操作
性を向上できる。その理由は、アドレス情報からだけで
なく、書込みの対象とする機能制御レジスタを特定の機
能制御レジスタの書込み終了後に選択しているためであ
る。

【図面の簡単な説明】

【図１】本発明のマイクロコンピュータの実施形態１に
おける書込み制御回路を示すブロック図である。

【図２】図１の実施形態１における書込み制御回路の動
作を示すタイミング図である。

【図３】本発明のマイクロコンピュータの実施形態２に
おける書込み制御回路を示すブロック図である。

【図４】図３の実施形態２における書込み制御回路の動
作を示すタイミング図である。

【図５】従来のマイクロコンピュータの構成例を示すブ
ロック図である。

【図６】図５の従来のマイクロコンピュータにおける読
出しおよび書込み制御回路の一例を示すブロック図であ
る。

【図７】図６の書込み制御回路の動作のタイミング図で
ある。

【符号の説明】

９０〜９２，２１６〜２１７，２２６〜２２７，３０１
〜３０５，３１３，３２３，５００〜５０７ ＡＮＤ
ゲート １００ ＣＰＵ １０１ メモリ １０２ クロック発生回路 １０３ 周辺機能ユニットＡ（タイマユニット） １０４ 周辺機能ユニットＢ １０５ 周辺機能ユニットＣ １０６ システムバス １１０，１２０ タイマ １１１，１２１ タイマカウンタ １１２，１２２ タイマレジスタ １１３，１２３ セレクタ １１４，１２４ 出力制御回路 ２１０，２２０，３１０，３２０，４１０，４２０，４
３０ 機能制御レジスタ ２１１，２１５，２２５，３１２，３２２，４０１，４
０３，４０５ リセット入力付きラッチ ２１２，３００，４０２，４０４ ラッチ ２１３ 出力バッファ ２１４，２２４，３１１，３２１，４００ アドレス
デコーダ ３０２ ＮＯＲゲート ＡＬＥ アドレスラッチ許可信号 ｃｌｋ１，ｃｌｋ２ システムクロック信号 ＥＮＤ アクセスサイクル終了信号 ＲＥＳ リセット信号 ＲＤ 読出し信号 ＳＥＬａ〜ＳＥＬｚ セレクト信号 Ｗｍ，Ｗｎ，Ｗｘ，Ｗｙ，Ｗｚ 書込み指示信号 ＷＲ 書込み信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 システムバスを介したプログラム指定の
   アドレス情報およびデータに基づき選択され動作モード
   などが書き込まれる複数の機能制御レジスタの書込み制
   御回路をもつマイクロコンピュータにおいて、前記書込
   み制御回路が、前記各機能制御レジスタの１つを前記ア
   ドレス情報に対応して選択するセレクト信号を出力する
   第１選択手段と、書込みサイクルに対応した制御信号に
   より前記セレクト信号を順次シフト出力しこれら各シフ
   ト出力を前記各機能制御レジスタの他の１つを順次選択
   する各順次セレクト信号とする各順次選択手段と、を備
   えることを特徴とするマイクロコンピュータ。
2. 【請求項２】 前記各順次選択手段が、前記制御信号の
   制御により前記セレクト信号または前記順次セレクト信
   号をシフト入力し前段レジスタの書込み終了を示す書込
   み終了信号を出力するラッチ回路と、前記制御信号の制
   御により前記書込み終了信号に対応した信号を入力し前
   記各順次セレクト信号をシフト出力するラッチ回路と、
   をそれぞれ備える、請求項１記載のマイクロコンピュー
   タ。
3. 【請求項３】 前記第１選択手段が、前記アドレス情報
   をデコードしデコード信号を出力するアドレスデコーダ
   と、前記制御信号の制御により前記各書込み終了信号の
   反転信号および前記デコード信号の論理積信号に対応し
   た信号を入力し前記セレクト信号を出力するラッチ回路
   と、を備える、請求項１または２記載のマイクロコンピ
   ュータ。
4. 【請求項４】 前記各順次選択手段が、前記制御信号の
   制御により前記セレクト信号または前記順次セレクト信
   号をシフト入力し前段レジスタの書込み終了を示す書込
   み終了信号を出力するラッチ回路と、前記アドレス情報
   をデコードするアドレスデコーダと、このアドレスデコ
   ーダの出力および前記書込み終了信号の論理和信号に対
   応した信号を入力し前記制御信号の制御により前記各順
   次セレクト信号をシフト出力するラッチ回路と、をそれ
   ぞれ備える、請求項１または３記載のマイクロコンピュ
   ータ。