JPH1049512A - マイクロコンピュータ - Google Patents
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- JPH1049512A JPH1049512A JP8200720A JP20072096A JPH1049512A JP H1049512 A JPH1049512 A JP H1049512A JP 8200720 A JP8200720 A JP 8200720A JP 20072096 A JP20072096 A JP 20072096A JP H1049512 A JPH1049512 A JP H1049512A
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Abstract
(57)【要約】
【課題】マイクロコンピュータに内蔵されている複数の
機能制御レジスタに対する機能拡張性,アクセス効率,
操作性を向上させる。 【解決手段】アドレスデコーダ400,ANDゲート5
00,アドレスラッチ401からなる第1選択手段が、
各機能制御レジスタ410,420,430の1つであ
る機能制御レジスタ410をアドレス情報に対応して選
択するセレクト信号SELxを出力し、ラッチ402お
よび403またはラッチ404および405からなる各
順次選択手段が、書込みサイクルに対応した制御信号に
よりセレクト信号SELxを順次シフト出力しこれら各
シフト出力を各機能制御レジスタ410,420,43
0の他の1つである機能制御レジスタ420,430を
順次選択する各順次セレクト信号SELy,SELzと
する。
機能制御レジスタに対する機能拡張性,アクセス効率,
操作性を向上させる。 【解決手段】アドレスデコーダ400,ANDゲート5
00,アドレスラッチ401からなる第1選択手段が、
各機能制御レジスタ410,420,430の1つであ
る機能制御レジスタ410をアドレス情報に対応して選
択するセレクト信号SELxを出力し、ラッチ402お
よび403またはラッチ404および405からなる各
順次選択手段が、書込みサイクルに対応した制御信号に
よりセレクト信号SELxを順次シフト出力しこれら各
シフト出力を各機能制御レジスタ410,420,43
0の他の1つである機能制御レジスタ420,430を
順次選択する各順次セレクト信号SELy,SELzと
する。
Description
【0001】
【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特にプログラマブルな周辺機能ユニットを搭
載するマイクロコンピュータに関する。
タに関し、特にプログラマブルな周辺機能ユニットを搭
載するマイクロコンピュータに関する。
【0002】
【従来の技術】従来から、マイクロコンピュータには、
搭載されている各種周辺機能ユニットを効果的に使用す
るために、動作モードなどをプログラム指定するための
種々の機能制御レジスタが内蔵されている。まず、マイ
クロコンピュータにおける機能制御レジスタの役割につ
いて例を挙げて説明する。図5は、従来のマイクロコン
ピュータの構成例を示すブロック図である。
搭載されている各種周辺機能ユニットを効果的に使用す
るために、動作モードなどをプログラム指定するための
種々の機能制御レジスタが内蔵されている。まず、マイ
クロコンピュータにおける機能制御レジスタの役割につ
いて例を挙げて説明する。図5は、従来のマイクロコン
ピュータの構成例を示すブロック図である。
【0003】この従来のマイクロコンピュータは、中央
処理ユニット(以下、CPUという)100,記憶ユニ
ット(以下、メモリという)101,クロック発生回路
102,周辺機能ユニットA 103,周辺機能ユニッ
トB 104,周辺機能ユニットC 105から構成さ
れる。また、メモリ101,クロック発生回路102,
および各周辺機能ユニットは、システムバス106を介
して、CPU100と接続している。
処理ユニット(以下、CPUという)100,記憶ユニ
ット(以下、メモリという)101,クロック発生回路
102,周辺機能ユニットA 103,周辺機能ユニッ
トB 104,周辺機能ユニットC 105から構成さ
れる。また、メモリ101,クロック発生回路102,
および各周辺機能ユニットは、システムバス106を介
して、CPU100と接続している。
【0004】ここでは、周辺機能ユニット内の機能制御
レジスタの一例について説明する。この従来のマイクロ
コンピュータにおける周辺機能ユニットの一つは、例え
ば、プログラマブルなパルスの出力機能、パルス間隔や
周波数の計測機能などを実現するためのタイマユニット
103である。このタイマユニット103は、2つのタ
イマ110,120を有し、各タイマは、少なくともタ
イマカウンタ111(121),タイマレジスタ112
(122),カウントクロックを選択するセレクタ11
3(123),出力制御回路114(124)とから構
成されている。また、タイマユニット103は、各タイ
マの動作、機能を制御するための機能制御レジスタ21
0,220を有している。
レジスタの一例について説明する。この従来のマイクロ
コンピュータにおける周辺機能ユニットの一つは、例え
ば、プログラマブルなパルスの出力機能、パルス間隔や
周波数の計測機能などを実現するためのタイマユニット
103である。このタイマユニット103は、2つのタ
イマ110,120を有し、各タイマは、少なくともタ
イマカウンタ111(121),タイマレジスタ112
(122),カウントクロックを選択するセレクタ11
3(123),出力制御回路114(124)とから構
成されている。また、タイマユニット103は、各タイ
マの動作、機能を制御するための機能制御レジスタ21
0,220を有している。
【0005】機能制御レジスタ210,220の出力信
号は、各タイマの動作モード,カウントクロックの選
択,動作の開始または停止,出力パルス,などをそれぞ
れ制御する。
号は、各タイマの動作モード,カウントクロックの選
択,動作の開始または停止,出力パルス,などをそれぞ
れ制御する。
【0006】このため、機能制御レジスタの設定に依っ
て、アプリケーションに応じた最適な機能を選択するこ
とができる。例えば、図6は、この従来のマイクロコン
ピュータにおける機能制御レジスタ210,220と、
その読出しおよび書込み制御回路の構成例と、を示すブ
ロック図である。
て、アプリケーションに応じた最適な機能を選択するこ
とができる。例えば、図6は、この従来のマイクロコン
ピュータにおける機能制御レジスタ210,220と、
その読出しおよび書込み制御回路の構成例と、を示すブ
ロック図である。
【0007】機能制御レジスタ210は、8ビットから
成るレジスタで、各々のビットは、リセット入力付きラ
ッチ211および212,出力バッファ213から構成
される。
成るレジスタで、各々のビットは、リセット入力付きラ
ッチ211および212,出力バッファ213から構成
される。
【0008】ラッチ211は、セレクト信号SELa,
書込み信号WR,システムクロック信号clk2が
“H”であるとき、システムバス106のライトデータ
をラッチする。書込み信号WRまたはシステムクロック
信号clk2が“L”のときには値を保持する。ラッチ
211の出力は、ラッチ212に入力され、ラッチ21
2は、システムクロック信号clk1が“H”のときに
入力を伝搬し、システムクロック信号clk1が“L”
のときには、値を保持する。また、ラッチ212の出力
は、出力バッファ213を介してシステムバス106に
接続されており、読出し信号RDが“H”のときに出力
される。さらに、リセット時には、リセット信号RES
がアクティブとなり、ラッチ211の出力は、“L”と
なり、ラッチ212に伝搬し、機能制御レジスタ210
の出力信号TCa0−7は、全て“L”となる。機能制
御レジスタ210の出力信号TCa0−7は、タイマ1
10に入力され、動作、機能を制御する。ここでは、機
能制御レジスタによるタイマの具体的な制御は、本質で
はないので説明を割愛する。
書込み信号WR,システムクロック信号clk2が
“H”であるとき、システムバス106のライトデータ
をラッチする。書込み信号WRまたはシステムクロック
信号clk2が“L”のときには値を保持する。ラッチ
211の出力は、ラッチ212に入力され、ラッチ21
2は、システムクロック信号clk1が“H”のときに
入力を伝搬し、システムクロック信号clk1が“L”
のときには、値を保持する。また、ラッチ212の出力
は、出力バッファ213を介してシステムバス106に
接続されており、読出し信号RDが“H”のときに出力
される。さらに、リセット時には、リセット信号RES
がアクティブとなり、ラッチ211の出力は、“L”と
なり、ラッチ212に伝搬し、機能制御レジスタ210
の出力信号TCa0−7は、全て“L”となる。機能制
御レジスタ210の出力信号TCa0−7は、タイマ1
10に入力され、動作、機能を制御する。ここでは、機
能制御レジスタによるタイマの具体的な制御は、本質で
はないので説明を割愛する。
【0009】また、機能制御レジスタ220は、機能制
御レジスタ210と全く同一の構成であり、出力信号T
Cb0−7は、タイマ120に入力され、動作、機能を
制御する。
御レジスタ210と全く同一の構成であり、出力信号T
Cb0−7は、タイマ120に入力され、動作、機能を
制御する。
【0010】これら機能制御レジスタ210,220
は、アドレスデコーダ214,ラッチ215からなる選
択回路およびその他ゲート90〜92を有する書込み制
御回路により、システムバス106を介したプログラム
指定のアドレス情報およびデータに基づき選択され、動
作モードなどが書き込まれる。
は、アドレスデコーダ214,ラッチ215からなる選
択回路およびその他ゲート90〜92を有する書込み制
御回路により、システムバス106を介したプログラム
指定のアドレス情報およびデータに基づき選択され、動
作モードなどが書き込まれる。
【0011】次に、これら機能制御レジスタ210,2
20に対するライト動作について説明する。
20に対するライト動作について説明する。
【0012】図7は、この従来のマイクロコンピュータ
における機能制御レジスタ210,220に対するライ
ト動作のシーケンスを示すタイミング図である。
における機能制御レジスタ210,220に対するライ
ト動作のシーケンスを示すタイミング図である。
【0013】まず、データ転送命令の実行により、シス
テムバス106に、機能制御レジスタ210のアドレス
情報(add 210)が出力される。アドレス情報
は、アドレスデコーダ214に取り込まれ、アドレスラ
ッチ許可信号ALEが“H”、且つシステムクロック信
号clk1が“H”の期間にアドレスラッチ215にラ
ッチされ、機能制御レジスタ210がアクセス(書込
み)の対象であることを示すセレクト信号SELaは
“H”となる。
テムバス106に、機能制御レジスタ210のアドレス
情報(add 210)が出力される。アドレス情報
は、アドレスデコーダ214に取り込まれ、アドレスラ
ッチ許可信号ALEが“H”、且つシステムクロック信
号clk1が“H”の期間にアドレスラッチ215にラ
ッチされ、機能制御レジスタ210がアクセス(書込
み)の対象であることを示すセレクト信号SELaは
“H”となる。
【0014】続いて、CPU100は、システムバス1
06にライトデータ(data A)を出力し、書込み
信号WRを“H”にする。論理積ゲート216(以下、
ANDゲート)の出力信号は、セレクト信号SELa,
書込み信号WRとが“H”である期間に、システムクロ
ック信号clk2が“H”になるタイミングでアクティ
ブとなり、システムバス106上のライトデータを機能
制御レジスタ210に取り込み、次のシステムクロック
信号clk1が“H”である時期から、出力信号TCa
0−7として出力する。出力信号TCa0−7の状態に
より、タイマ110は、所定の動作または機能に設定さ
れる。
06にライトデータ(data A)を出力し、書込み
信号WRを“H”にする。論理積ゲート216(以下、
ANDゲート)の出力信号は、セレクト信号SELa,
書込み信号WRとが“H”である期間に、システムクロ
ック信号clk2が“H”になるタイミングでアクティ
ブとなり、システムバス106上のライトデータを機能
制御レジスタ210に取り込み、次のシステムクロック
信号clk1が“H”である時期から、出力信号TCa
0−7として出力する。出力信号TCa0−7の状態に
より、タイマ110は、所定の動作または機能に設定さ
れる。
【0015】続いて、CPU100は、アクセスサイク
ルの終了を示すアクセスサイクル終了信号ENDを
“H”にする。アドレスラッチ215は、アクセスサイ
クル終了信号ENDが“H”である期間に、システムク
ロック信号clk1が“H”となるタイミングでリセッ
トされ、セレクト信号SELaを“L”にする。
ルの終了を示すアクセスサイクル終了信号ENDを
“H”にする。アドレスラッチ215は、アクセスサイ
クル終了信号ENDが“H”である期間に、システムク
ロック信号clk1が“H”となるタイミングでリセッ
トされ、セレクト信号SELaを“L”にする。
【0016】機能制御レジスタ220に対するライト動
作についても全く同様にして、まず、システムバス10
6に機能制御レジスタ220のアドレス情報(add
220)が出力され、続いて、ライトデータ(data
B)が出力され、機能制御レジスタ220に書込まれ
る。
作についても全く同様にして、まず、システムバス10
6に機能制御レジスタ220のアドレス情報(add
220)が出力され、続いて、ライトデータ(data
B)が出力され、機能制御レジスタ220に書込まれ
る。
【0017】
【発明が解決しようとする課題】第1の問題点は、機能
制御レジスタを追加して周辺機能ユニットの機能拡張を
行うことが容易に出来ない。
制御レジスタを追加して周辺機能ユニットの機能拡張を
行うことが容易に出来ない。
【0018】その理由は、機能制御レジスタを追加する
場合、同時に、そのレジスタを識別するためのアドレス
を割り当てることが必要になるが、割り当てることがで
きるアドレスの範囲に限界があるためである。このた
め、さらに、アドレスデコーダ回路が必要になる。
場合、同時に、そのレジスタを識別するためのアドレス
を割り当てることが必要になるが、割り当てることがで
きるアドレスの範囲に限界があるためである。このた
め、さらに、アドレスデコーダ回路が必要になる。
【0019】第2の問題点は、複数の機能制御レジスタ
にデータを書き込む場合、まず、システムバスにアドレ
ス情報を出力して対象となるレジスタを指定し、続い
て、ライトデータを出力するというシーケンスを個々に
繰り返す必要がある。そのため、時間がかかり、アクセ
ス効率、操作性が著しく低下していた。
にデータを書き込む場合、まず、システムバスにアドレ
ス情報を出力して対象となるレジスタを指定し、続い
て、ライトデータを出力するというシーケンスを個々に
繰り返す必要がある。そのため、時間がかかり、アクセ
ス効率、操作性が著しく低下していた。
【0020】その理由は、各機能制御レジスタに接続さ
れるシステムバスは、アドレス情報およびデータの入出
力兼用バスであり、また、書込みの対象となる機能制御
レジスタをアドレス情報から選択する以外に選択する手
段がないためである。また、この欠点を解決する一つの
手段として、システムバスをアドレス出力用、データ入
出力用バスに分けて専用化する方法が考えられるが、C
PUの基本構造、性質に関わる大幅な変更になり、他に
及ぼす影響が大きく、また、バス配線が増え、回路が複
雑になるため、容易には実現できない。
れるシステムバスは、アドレス情報およびデータの入出
力兼用バスであり、また、書込みの対象となる機能制御
レジスタをアドレス情報から選択する以外に選択する手
段がないためである。また、この欠点を解決する一つの
手段として、システムバスをアドレス出力用、データ入
出力用バスに分けて専用化する方法が考えられるが、C
PUの基本構造、性質に関わる大幅な変更になり、他に
及ぼす影響が大きく、また、バス配線が増え、回路が複
雑になるため、容易には実現できない。
【0021】従って、本発明の目的は、マイクロコンピ
ュータに内蔵されている機能制御レジスタに対する機能
拡張性,アクセス効率,操作性を向上させることにあ
る。
ュータに内蔵されている機能制御レジスタに対する機能
拡張性,アクセス効率,操作性を向上させることにあ
る。
【0022】
【課題を解決するための手段】そのため、本発明は、シ
ステムバスを介したプログラム指定のアドレス情報およ
びデータに基づき選択され動作モードなどが書き込まれ
る複数の機能制御レジスタの書込み制御回路をもつマイ
クロコンピュータにおいて、前記書込み制御回路が、前
記各機能制御レジスタの1つを前記アドレス情報に対応
して選択するセレクト信号を出力する第1選択手段と、
書込みサイクルに対応した制御信号により前記セレクト
信号を順次シフト出力しこれら各シフト出力を前記各機
能制御レジスタの他の1つを順次選択する各順次セレク
ト信号とする各順次選択手段と、を備えている。
ステムバスを介したプログラム指定のアドレス情報およ
びデータに基づき選択され動作モードなどが書き込まれ
る複数の機能制御レジスタの書込み制御回路をもつマイ
クロコンピュータにおいて、前記書込み制御回路が、前
記各機能制御レジスタの1つを前記アドレス情報に対応
して選択するセレクト信号を出力する第1選択手段と、
書込みサイクルに対応した制御信号により前記セレクト
信号を順次シフト出力しこれら各シフト出力を前記各機
能制御レジスタの他の1つを順次選択する各順次セレク
ト信号とする各順次選択手段と、を備えている。
【0023】また、前記各順次選択手段が、前記制御信
号の制御により前記セレクト信号または前記順次セレク
ト信号をシフト入力し前段レジスタの書込み終了を示す
書込み終了信号を出力するラッチ回路と、前記制御信号
の制御により前記書込み終了信号に対応した信号を入力
し前記各順次セレクト信号をシフト出力するラッチ回路
と、をそれぞれ備えている。
号の制御により前記セレクト信号または前記順次セレク
ト信号をシフト入力し前段レジスタの書込み終了を示す
書込み終了信号を出力するラッチ回路と、前記制御信号
の制御により前記書込み終了信号に対応した信号を入力
し前記各順次セレクト信号をシフト出力するラッチ回路
と、をそれぞれ備えている。
【0024】さらに、前記第1選択手段が、前記アドレ
ス情報をデコードしデコード信号を出力するアドレスデ
コーダと、前記制御信号の制御により前記各書込み終了
信号の反転信号および前記デコード信号の論理積信号に
対応した信号を入力し前記セレクト信号を出力するラッ
チ回路と、を備えている。
ス情報をデコードしデコード信号を出力するアドレスデ
コーダと、前記制御信号の制御により前記各書込み終了
信号の反転信号および前記デコード信号の論理積信号に
対応した信号を入力し前記セレクト信号を出力するラッ
チ回路と、を備えている。
【0025】または、前記各順次選択手段が、前記制御
信号の制御により前記セレクト信号または前記順次セレ
クト信号をシフト入力し前段レジスタの書込み終了を示
す書込み終了信号を出力するラッチ回路と、前記アドレ
ス情報をデコードするアドレスデコーダと、このアドレ
スデコーダの出力および前記書込み終了信号の論理和信
号に対応した信号を入力し前記制御信号の制御により前
記各順次セレクト信号をシフト出力するラッチ回路と、
をそれぞれ備えている。
信号の制御により前記セレクト信号または前記順次セレ
クト信号をシフト入力し前段レジスタの書込み終了を示
す書込み終了信号を出力するラッチ回路と、前記アドレ
ス情報をデコードするアドレスデコーダと、このアドレ
スデコーダの出力および前記書込み終了信号の論理和信
号に対応した信号を入力し前記制御信号の制御により前
記各順次セレクト信号をシフト出力するラッチ回路と、
をそれぞれ備えている。
【0026】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図1は、本発明のマイクロコンピュータ
の実施形態1における機能制御レジスタ410,420
と、これらのレジスタに対する書込み制御回路と、を示
すブロック図である。これら各機能制御レジスタ41
0,420の構成は、従来と全く同一あり、説明を省略
する。
して説明する。図1は、本発明のマイクロコンピュータ
の実施形態1における機能制御レジスタ410,420
と、これらのレジスタに対する書込み制御回路と、を示
すブロック図である。これら各機能制御レジスタ41
0,420の構成は、従来と全く同一あり、説明を省略
する。
【0027】図1を参照すると、本実施形態のマイクロ
コンピュータにおける書込み制御回路は、従来からある
機能制御レジスタ410に、機能制御レジスタ420,
430を追加し機能拡張する場合の複数の機能制御レジ
スタに対する書込み制御回路の例である。この場合、ア
ドレス情報は、機能制御レジスタ410を識別するため
のものしかなく、機能制御レジスタ420,430に割
り当てるアドレスは必要ない。
コンピュータにおける書込み制御回路は、従来からある
機能制御レジスタ410に、機能制御レジスタ420,
430を追加し機能拡張する場合の複数の機能制御レジ
スタに対する書込み制御回路の例である。この場合、ア
ドレス情報は、機能制御レジスタ410を識別するため
のものしかなく、機能制御レジスタ420,430に割
り当てるアドレスは必要ない。
【0028】この書込み制御回路は、アドレスデコーダ
400,ANDゲート500,アドレスラッチ401か
らなる第1選択手段と、ラッチ402および403また
はラッチ404および405からなる各順次選択手段
と、ANDゲート501〜507とを備え、アドレスラ
ッチ許可信号ALE,書込み信号WR,アクセスサイク
ル終了信号END,およびシステムクロック信号clk
1,clk2が制御信号として供給されている。
400,ANDゲート500,アドレスラッチ401か
らなる第1選択手段と、ラッチ402および403また
はラッチ404および405からなる各順次選択手段
と、ANDゲート501〜507とを備え、アドレスラ
ッチ許可信号ALE,書込み信号WR,アクセスサイク
ル終了信号END,およびシステムクロック信号clk
1,clk2が制御信号として供給されている。
【0029】アドレスデコーダ400は、機能制御レジ
スタ410へのアドレス情報を判別し、出力信号をAN
Dゲート500に出力する。アドレスラッチ401は、
ANDゲート500の出力信号をラッチし、機能制御レ
ジスタ410がアクセスの対象であることを示すセレク
ト信号SELxとして、ANDゲート501およびラッ
チ402に出力する。ANDゲート501の他の入力に
は、書込み信号WRとシステムクロック信号clk2を
入力とするANDゲート505の出力信号が入力され
る。ANDゲート501の出力信号は、書込み指示信号
Wxとして、機能制御レジスタ410に供給される。
スタ410へのアドレス情報を判別し、出力信号をAN
Dゲート500に出力する。アドレスラッチ401は、
ANDゲート500の出力信号をラッチし、機能制御レ
ジスタ410がアクセスの対象であることを示すセレク
ト信号SELxとして、ANDゲート501およびラッ
チ402に出力する。ANDゲート501の他の入力に
は、書込み信号WRとシステムクロック信号clk2を
入力とするANDゲート505の出力信号が入力され
る。ANDゲート501の出力信号は、書込み指示信号
Wxとして、機能制御レジスタ410に供給される。
【0030】また、ラッチ402は、セレクト信号SE
Lxをラッチおよびシフト入力し、機能制御レジスタ4
10への書込み終了を示す書込み終了信号を出力し、こ
の書込み終了信号の反転信号は、ANDゲート500に
入力される。さらに、ラッチ403は、この書込み終了
信号をラッチし、機能制御レジスタ420がアクセスの
対象であることを示すセレクト信号SELyとして、A
NDゲート502およびラッチ404にシフト出力す
る。ANDゲート502の他の入力には、ANDゲート
505の出力信号が入力される。ANDゲート502の
出力信号は、書込み指示信号Wyとして、機能制御レジ
スタ420に供給される。
Lxをラッチおよびシフト入力し、機能制御レジスタ4
10への書込み終了を示す書込み終了信号を出力し、こ
の書込み終了信号の反転信号は、ANDゲート500に
入力される。さらに、ラッチ403は、この書込み終了
信号をラッチし、機能制御レジスタ420がアクセスの
対象であることを示すセレクト信号SELyとして、A
NDゲート502およびラッチ404にシフト出力す
る。ANDゲート502の他の入力には、ANDゲート
505の出力信号が入力される。ANDゲート502の
出力信号は、書込み指示信号Wyとして、機能制御レジ
スタ420に供給される。
【0031】また、ラッチ404は、セレクト信号SE
Lyをラッチおよびシフト入力し、機能制御レジスタ4
20への書込み終了を示す書込み終了信号を出力し、こ
の書込み終了信号の反転信号は、ANDゲート500に
入力される。さらに、ラッチ405は、この書込み終了
信号をラッチし、機能制御レジスタ430がアクセスの
対象であることを示すセレクト信号SELzとして、A
NDゲート503にシフト出力する。ANDゲート50
3の他の入力には、ANDゲート505の出力信号が入
力される。ANDゲート503の出力信号は、書込み指
示信号Wzとして、機能制御レジスタ430に供給され
る。
Lyをラッチおよびシフト入力し、機能制御レジスタ4
20への書込み終了を示す書込み終了信号を出力し、こ
の書込み終了信号の反転信号は、ANDゲート500に
入力される。さらに、ラッチ405は、この書込み終了
信号をラッチし、機能制御レジスタ430がアクセスの
対象であることを示すセレクト信号SELzとして、A
NDゲート503にシフト出力する。ANDゲート50
3の他の入力には、ANDゲート505の出力信号が入
力される。ANDゲート503の出力信号は、書込み指
示信号Wzとして、機能制御レジスタ430に供給され
る。
【0032】次に、本実施の形態におけるライト動作に
ついて説明する。図2は、機能制御レジスタ410,4
20,430に対するライト動作のシーケンスを示すタ
イミング図である。
ついて説明する。図2は、機能制御レジスタ410,4
20,430に対するライト動作のシーケンスを示すタ
イミング図である。
【0033】まず、図2のサイクルAにおいて、通常の
データ転送命令の実行により,ライト動作が起動される
とシステムバス106上に、機能制御レジスタ410の
アドレス情報(add 410)が、2クロックの期
間、出力される。アドレス情報が出力されている期間
に、アドレスラッチ許可信号ALEが、1クロック期
間、“H”となる。アドレスデコーダ400は、アドレ
ス情報を判別する。このときのアドレス情報は、機能制
御レジスタ410を示しているので、アドレスデコーダ
400の出力信号は“H”となる。アドレスデコーダ4
00の出力信号が、“H”となることで、ANDゲート
500の出力信号は“H”となり、アドレスラッチ許可
信号ALE,システムクロック信号clk1が“H”で
ある期間で、アドレスラッチ401に取り込まれ、セレ
クト信号SELxがアクティブ(“H”)となる。
データ転送命令の実行により,ライト動作が起動される
とシステムバス106上に、機能制御レジスタ410の
アドレス情報(add 410)が、2クロックの期
間、出力される。アドレス情報が出力されている期間
に、アドレスラッチ許可信号ALEが、1クロック期
間、“H”となる。アドレスデコーダ400は、アドレ
ス情報を判別する。このときのアドレス情報は、機能制
御レジスタ410を示しているので、アドレスデコーダ
400の出力信号は“H”となる。アドレスデコーダ4
00の出力信号が、“H”となることで、ANDゲート
500の出力信号は“H”となり、アドレスラッチ許可
信号ALE,システムクロック信号clk1が“H”で
ある期間で、アドレスラッチ401に取り込まれ、セレ
クト信号SELxがアクティブ(“H”)となる。
【0034】続く図2のサイクルBにおいて、システム
バス106にライトデータ(data X)が、2クロ
ックの期間、出力される。このとき、後半1クロックの
期間、書込み信号WR,システムクロック信号clk2
が“H”である期間で、ANDゲート501の出力信
号、すなわち機能制御レジスタ410に対する書込み指
示信号Wxがアクティブ(“H”)となって、機能制御
レジスタ410にライトデータ(data X)がラッ
チされ、機能制御レジスタ410の値が書き換わる。同
時に、このタイミングで、セレクト信号SELxがラッ
チ402にラッチおよびシフト入力され、機能制御レジ
スタ410に対する書込み終了信号は“H”となる。
バス106にライトデータ(data X)が、2クロ
ックの期間、出力される。このとき、後半1クロックの
期間、書込み信号WR,システムクロック信号clk2
が“H”である期間で、ANDゲート501の出力信
号、すなわち機能制御レジスタ410に対する書込み指
示信号Wxがアクティブ(“H”)となって、機能制御
レジスタ410にライトデータ(data X)がラッ
チされ、機能制御レジスタ410の値が書き換わる。同
時に、このタイミングで、セレクト信号SELxがラッ
チ402にラッチおよびシフト入力され、機能制御レジ
スタ410に対する書込み終了信号は“H”となる。
【0035】次に来る、後半のシステムクロック信号c
lk2のタイミングで、アドレスラッチ許可信号ALE
が、再び“H”となる。このため、アドレスラッチ許可
信号ALE,システムクロック信号clk1が“H”で
ある期間で、ラッチ403は、機能制御レジスタ410
に対する書込み終了信号をラッチし、セレクト信号SE
Lyをシフト出力しアクティブ(“H”)とする。同時
に、この書込み終了信号の反転信号が入力されているA
NDゲート500の出力信号は“L”になっているた
め、アドレスラッチ401に取り込まれて、セレクト信
号SELxは、インアクティブ(“L”)となる。
lk2のタイミングで、アドレスラッチ許可信号ALE
が、再び“H”となる。このため、アドレスラッチ許可
信号ALE,システムクロック信号clk1が“H”で
ある期間で、ラッチ403は、機能制御レジスタ410
に対する書込み終了信号をラッチし、セレクト信号SE
Lyをシフト出力しアクティブ(“H”)とする。同時
に、この書込み終了信号の反転信号が入力されているA
NDゲート500の出力信号は“L”になっているた
め、アドレスラッチ401に取り込まれて、セレクト信
号SELxは、インアクティブ(“L”)となる。
【0036】続く図2のサイクルCにおいて、システム
バス106に、ライトデータ(data Y)が、2ク
ロックの期間、出力される。このとき、セレクト信号S
ELyは“H”であるので、後半1クロックの期間、書
込み信号WRがアクティブ(“H”)となり、システム
クロック信号clk2が“H”である期間で、ANDゲ
ート502の出力信号、すなわち機能制御レジスタ42
0に対する書込み指示信号Wyがアクティブ(“H”)
となって、機能制御レジスタ420にライトデータ(d
ata Y)がラッチされ、機能制御レジスタ420の
値が書き換わる。同時に、このタイミングで、セレクト
信号SELxがラッチ402にラッチおよびシフト入力
され、機能制御レジスタ410に対する書込み終了信号
は“L”となり、セレクト信号SELyがラッチ404
にラッチおよびシフト入力され、機能制御レジスタ42
0に対する書込み終了信号は“H”となる。
バス106に、ライトデータ(data Y)が、2ク
ロックの期間、出力される。このとき、セレクト信号S
ELyは“H”であるので、後半1クロックの期間、書
込み信号WRがアクティブ(“H”)となり、システム
クロック信号clk2が“H”である期間で、ANDゲ
ート502の出力信号、すなわち機能制御レジスタ42
0に対する書込み指示信号Wyがアクティブ(“H”)
となって、機能制御レジスタ420にライトデータ(d
ata Y)がラッチされ、機能制御レジスタ420の
値が書き換わる。同時に、このタイミングで、セレクト
信号SELxがラッチ402にラッチおよびシフト入力
され、機能制御レジスタ410に対する書込み終了信号
は“L”となり、セレクト信号SELyがラッチ404
にラッチおよびシフト入力され、機能制御レジスタ42
0に対する書込み終了信号は“H”となる。
【0037】次に来る、後半のシステムクロック信号c
lk2のタイミングで、アドレスラッチ許可信号ALE
が、再び“H”となる。このため、アドレスラッチ許可
信号ALE,システムクロック信号clk1が“H”で
ある期間で、ラッチ405は、機能制御レジスタ420
に対する書込み終了信号をラッチし、セレクト信号SE
Lzをシフト出力しアクティブ(“H”)とする。同時
に、この書込み終了信号の反転信号が入力されているA
NDゲート500の出力信号は“L”になっているた
め、アドレスラッチ401に取り込まれて、セレクト信
号SELxは、インアクティブ(“L”)となる。同時
に、機能制御レジスタ410に対する書込み終了信号は
“L”がラッチ403にラッチおよびシフト出力され、
セレクト信号SELyがインアクティブ(“L”)とな
る。
lk2のタイミングで、アドレスラッチ許可信号ALE
が、再び“H”となる。このため、アドレスラッチ許可
信号ALE,システムクロック信号clk1が“H”で
ある期間で、ラッチ405は、機能制御レジスタ420
に対する書込み終了信号をラッチし、セレクト信号SE
Lzをシフト出力しアクティブ(“H”)とする。同時
に、この書込み終了信号の反転信号が入力されているA
NDゲート500の出力信号は“L”になっているた
め、アドレスラッチ401に取り込まれて、セレクト信
号SELxは、インアクティブ(“L”)となる。同時
に、機能制御レジスタ410に対する書込み終了信号は
“L”がラッチ403にラッチおよびシフト出力され、
セレクト信号SELyがインアクティブ(“L”)とな
る。
【0038】続く図2のサイクルDにおいて、システム
バス106に、ライトデータ(data Z)が、2ク
ロックの期間、出力される。このとき、セレクト信号S
ELzは“H”であるので、後半1クロックの期間、書
込み信号WRがアクティブ(“H”)となり、システム
クロック信号clk2が“H”である期間で、ANDゲ
ート503の出力信号、すなわち機能制御レジスタ43
0に対する書込み指示信号Wzがアクティブ(“H”)
となって、機能制御レジスタ430にライトデータ(d
ata Z)がラッチされ、機能制御レジスタ430の
値が書き換わる。最後に、後半のシステムクロック信号
clk2のタイミングで、一連のアクセスサイクルの終
了を示すアクセスサイクル終了信号ENDが“H”とな
る。このため、アクセスサイクル終了信号END,シス
テムクロック信号clk1が“H”である期間で、アド
レスラッチ401,ラッチ403,405がリセットさ
れ、セレクト信号SELx,SELy,およびSELz
は、全てインアクティブ(“L”)となる。
バス106に、ライトデータ(data Z)が、2ク
ロックの期間、出力される。このとき、セレクト信号S
ELzは“H”であるので、後半1クロックの期間、書
込み信号WRがアクティブ(“H”)となり、システム
クロック信号clk2が“H”である期間で、ANDゲ
ート503の出力信号、すなわち機能制御レジスタ43
0に対する書込み指示信号Wzがアクティブ(“H”)
となって、機能制御レジスタ430にライトデータ(d
ata Z)がラッチされ、機能制御レジスタ430の
値が書き換わる。最後に、後半のシステムクロック信号
clk2のタイミングで、一連のアクセスサイクルの終
了を示すアクセスサイクル終了信号ENDが“H”とな
る。このため、アクセスサイクル終了信号END,シス
テムクロック信号clk1が“H”である期間で、アド
レスラッチ401,ラッチ403,405がリセットさ
れ、セレクト信号SELx,SELy,およびSELz
は、全てインアクティブ(“L”)となる。
【0039】以上のように、本実施例のマイクロコンピ
ュータにおいて、機能制御レジスタ420,430への
書込みは、必ず、機能制御レジスタ410への書込みの
後に続けて行う必要があるが、追加した各機能制御レジ
スタ420,430にそれぞれアドレスを割り当てアド
レス情報により識別する必要がなく、アドレス情報を判
別するためのアドレスデコーダも不要であるため、容易
に機能拡張できる。
ュータにおいて、機能制御レジスタ420,430への
書込みは、必ず、機能制御レジスタ410への書込みの
後に続けて行う必要があるが、追加した各機能制御レジ
スタ420,430にそれぞれアドレスを割り当てアド
レス情報により識別する必要がなく、アドレス情報を判
別するためのアドレスデコーダも不要であるため、容易
に機能拡張できる。
【0040】なお、ここでは、機能制御レジスタが3種
類の場合について説明したが、レジスタの種類、数に制
限されることなく実現できることは、云うまでもない。
類の場合について説明したが、レジスタの種類、数に制
限されることなく実現できることは、云うまでもない。
【0041】図3は、本発明のマイクロコンピュータの
実施形態2における機能制御レジスタ310,320
と、これらのレジスタに対する書込み制御回路と、を示
すブロック図である。各機能制御レジスタ310,32
0の構成は、従来と全く同一あり、説明を省略する。
実施形態2における機能制御レジスタ310,320
と、これらのレジスタに対する書込み制御回路と、を示
すブロック図である。各機能制御レジスタ310,32
0の構成は、従来と全く同一あり、説明を省略する。
【0042】図3を参照すると、本実施形態のマイクロ
コンピュータにおける書込み制御回路は、アドレスデコ
ーダ311,ANDゲート301,アドレスラッチ31
2からなる第1選択手段と、ラッチ300,ORゲート
302,アドレスデコーダ321,アドレスラッチ32
2からなる順次選択手段と、ANDゲート303,30
4,305,313,323と、を備え、アドレスラッ
チ許可信号ALE,書込み信号WR,アクセスサイクル
終了信号END,およびシステムクロック信号clk
1,clk2が、制御信号として供給されている。
コンピュータにおける書込み制御回路は、アドレスデコ
ーダ311,ANDゲート301,アドレスラッチ31
2からなる第1選択手段と、ラッチ300,ORゲート
302,アドレスデコーダ321,アドレスラッチ32
2からなる順次選択手段と、ANDゲート303,30
4,305,313,323と、を備え、アドレスラッ
チ許可信号ALE,書込み信号WR,アクセスサイクル
終了信号END,およびシステムクロック信号clk
1,clk2が、制御信号として供給されている。
【0043】アドレスデコーダ311は、機能制御レジ
スタ310へのアドレス情報を判別し、出力信号をAN
Dゲート301に出力する。アドレスラッチ312は、
ANDゲート301の出力信号をラッチし、機能制御レ
ジスタ310がアクセスの対象であることを示すセレク
ト信号SELmとして、ANDゲート313とラッチ3
00に出力する。ANDゲート313の他の入力には、
書込み信号WRとシステムクロック信号clk2を入力
とするANDゲート303の出力信号が入力される。A
NDゲート313の出力信号は、書込み指示信号Wmと
して、機能制御レジスタ310に供給される。
スタ310へのアドレス情報を判別し、出力信号をAN
Dゲート301に出力する。アドレスラッチ312は、
ANDゲート301の出力信号をラッチし、機能制御レ
ジスタ310がアクセスの対象であることを示すセレク
ト信号SELmとして、ANDゲート313とラッチ3
00に出力する。ANDゲート313の他の入力には、
書込み信号WRとシステムクロック信号clk2を入力
とするANDゲート303の出力信号が入力される。A
NDゲート313の出力信号は、書込み指示信号Wmと
して、機能制御レジスタ310に供給される。
【0044】また、ラッチ300は、セレクト信号SE
Lmをラッチおよびシフト入力し、機能制御レジスタ3
10への書込み終了を示す書込み終了信号をORゲート
302に出力し、この書込み終了信号の反転信号は、A
NDゲート301に入力される。さらに、アドレスデコ
ーダ321は、機能制御レジスタ320へのアドレス情
報を判別し、出力信号をORゲート302に出力する。
アドレスラッチ322は、ORゲート302の出力信号
をラッチし、機能制御レジスタ320がアクセスの対象
であることを示すセレクト信号SELnとして、AND
ゲート323にシフト出力する。ANDゲート323の
他の入力には、ANDゲート303の出力信号が入力さ
れる。ANDゲート323の出力信号は、書込み指示信
号Wnとして、機能制御レジスタ320に供給される。
Lmをラッチおよびシフト入力し、機能制御レジスタ3
10への書込み終了を示す書込み終了信号をORゲート
302に出力し、この書込み終了信号の反転信号は、A
NDゲート301に入力される。さらに、アドレスデコ
ーダ321は、機能制御レジスタ320へのアドレス情
報を判別し、出力信号をORゲート302に出力する。
アドレスラッチ322は、ORゲート302の出力信号
をラッチし、機能制御レジスタ320がアクセスの対象
であることを示すセレクト信号SELnとして、AND
ゲート323にシフト出力する。ANDゲート323の
他の入力には、ANDゲート303の出力信号が入力さ
れる。ANDゲート323の出力信号は、書込み指示信
号Wnとして、機能制御レジスタ320に供給される。
【0045】次に、本実施形態のマイクロコンピュータ
における機能制御レジスタに対するライト動作について
説明する。図4は、機能制御レジスタ310,320に
対するライト動作のシーケンスを示すタイミング図であ
る。
における機能制御レジスタに対するライト動作について
説明する。図4は、機能制御レジスタ310,320に
対するライト動作のシーケンスを示すタイミング図であ
る。
【0046】まず、図4のサイクルAにおいて、通常の
データ転送命令の実行により、ライト動作が起動される
と、システムバス106上に、機能制御レジスタ310
のアドレス情報(add 310)が、2クロックの期
間、出力される。アドレス情報が出力されている期間
に、アドレスラッチ許可信号ALEが、1クロック期
間、“H”となる。アドレスデコーダ311,321
は、アドレス情報をそれぞれ判別する。このときのアド
レス情報は機能制御レジスタ310を示しているので、
アドレスデコーダ311の出力信号のみが“H”とな
る。アドレスデコーダ311の出力信号が“H”となる
ことで、ANDゲート301の出力信号は“H”とな
り、アドレスラッチ許可信号ALE,システムクロック
信号clk1が“H”である期間で、アドレスラッチ3
12に取り込まれ、セレクト信号SELmがアクティブ
(“H”)となる。
データ転送命令の実行により、ライト動作が起動される
と、システムバス106上に、機能制御レジスタ310
のアドレス情報(add 310)が、2クロックの期
間、出力される。アドレス情報が出力されている期間
に、アドレスラッチ許可信号ALEが、1クロック期
間、“H”となる。アドレスデコーダ311,321
は、アドレス情報をそれぞれ判別する。このときのアド
レス情報は機能制御レジスタ310を示しているので、
アドレスデコーダ311の出力信号のみが“H”とな
る。アドレスデコーダ311の出力信号が“H”となる
ことで、ANDゲート301の出力信号は“H”とな
り、アドレスラッチ許可信号ALE,システムクロック
信号clk1が“H”である期間で、アドレスラッチ3
12に取り込まれ、セレクト信号SELmがアクティブ
(“H”)となる。
【0047】続く図4のサイクルBにおいて、システム
バス106に、ライトデータ(data M)が、2ク
ロックの期間、出力される。このとき、後半1クロック
の期間、書込み信号WRがアクティブ(“H”)とな
り、システムクロック信号clk2が“H”である期間
で、ANDゲート313の出力信号、すなわち機能制御
レジスタ310に対する書込み指示信号Wmがアクティ
ブ(“H”)となって、機能制御レジスタ310にライ
トデータ(data M)がラッチされ、機能制御レジ
スタ310の値が書き換わる。同時に、このタイミング
で、セレクト信号SELmがラッチ300にラッチおよ
びシフト入力され、機能制御レジスタ310に対する書
込み終了信号が“H”となる。
バス106に、ライトデータ(data M)が、2ク
ロックの期間、出力される。このとき、後半1クロック
の期間、書込み信号WRがアクティブ(“H”)とな
り、システムクロック信号clk2が“H”である期間
で、ANDゲート313の出力信号、すなわち機能制御
レジスタ310に対する書込み指示信号Wmがアクティ
ブ(“H”)となって、機能制御レジスタ310にライ
トデータ(data M)がラッチされ、機能制御レジ
スタ310の値が書き換わる。同時に、このタイミング
で、セレクト信号SELmがラッチ300にラッチおよ
びシフト入力され、機能制御レジスタ310に対する書
込み終了信号が“H”となる。
【0048】次に来る、後半のシステムクロック信号c
lk2のタイミングで、アドレスラッチ許可信号ALE
が、再び“H”となる。このため、アドレスラッチ許可
信号ALE,システムクロック信号clk1が“H”で
ある期間で、アドレスラッチ322は、書込み終了信号
“H”が入力されるORゲート302の出力信号“H”
をラッチし、セレクト信号SELnをシフト出力しアク
ティブ(“H”)とする。同時に、この書込み終了信号
の反転信号が入力されているANDゲート301の出力
信号は“L”になっているため、アドレスラッチ312
に取り込まれて、セレクト信号SELmは、インアクテ
ィブ(“L”)となる。
lk2のタイミングで、アドレスラッチ許可信号ALE
が、再び“H”となる。このため、アドレスラッチ許可
信号ALE,システムクロック信号clk1が“H”で
ある期間で、アドレスラッチ322は、書込み終了信号
“H”が入力されるORゲート302の出力信号“H”
をラッチし、セレクト信号SELnをシフト出力しアク
ティブ(“H”)とする。同時に、この書込み終了信号
の反転信号が入力されているANDゲート301の出力
信号は“L”になっているため、アドレスラッチ312
に取り込まれて、セレクト信号SELmは、インアクテ
ィブ(“L”)となる。
【0049】続く図4のサイクルCにおいて、システム
バス106に、ライトデータ(data N)が、2ク
ロックの期間、出力される。このとき、セレクト信号S
ELnは“H”であるので、後半1クロックの期間、書
込み信号WRがアクティブ(“H”)となり、システム
クロック信号clk2が“H”である期間で、ANDゲ
ート323の出力信号、すなわち機能制御レジスタ32
0に対する書込み指示信号Wnがアクティブ(“H”)
となって、機能制御レジスタ320にライトデータ(d
ata N)がラッチされ、機能制御レジスタ320の
値が書き換わる。最後に、後半のシステムクロック信号
clk2のタイミングで、一連のアクセスサイクルの終
了を示すアクセスサイクル終了信号ENDが、“H”と
なる。このため、アクセスサイクル終了信号END,シ
ステムクロック信号clk1が“H”である期間で、ア
ドレスラッチ311,321がリセットされ、セレクト
信号SELm,SELnは、共にインアクティブ
(“L”)となる。
バス106に、ライトデータ(data N)が、2ク
ロックの期間、出力される。このとき、セレクト信号S
ELnは“H”であるので、後半1クロックの期間、書
込み信号WRがアクティブ(“H”)となり、システム
クロック信号clk2が“H”である期間で、ANDゲ
ート323の出力信号、すなわち機能制御レジスタ32
0に対する書込み指示信号Wnがアクティブ(“H”)
となって、機能制御レジスタ320にライトデータ(d
ata N)がラッチされ、機能制御レジスタ320の
値が書き換わる。最後に、後半のシステムクロック信号
clk2のタイミングで、一連のアクセスサイクルの終
了を示すアクセスサイクル終了信号ENDが、“H”と
なる。このため、アクセスサイクル終了信号END,シ
ステムクロック信号clk1が“H”である期間で、ア
ドレスラッチ311,321がリセットされ、セレクト
信号SELm,SELnは、共にインアクティブ
(“L”)となる。
【0050】以上のように、本実施例のマイクロコンピ
ュータにおいて、機能制御レジスタ310に対する書込
み終了時に、機能制御レジスタ320のセレクト信号S
ELnをアクティブにしており、CPUからのアドレス
情報により、選択制御する必要がない。ただし、本実施
の形態では、従来からの選択手段、すなわち、アドレス
情報により直接、機能制御レジスタ320を選択できる
回路構成(アドレスデコーダ321)を残しており、2
通りの選択手段を実現している。
ュータにおいて、機能制御レジスタ310に対する書込
み終了時に、機能制御レジスタ320のセレクト信号S
ELnをアクティブにしており、CPUからのアドレス
情報により、選択制御する必要がない。ただし、本実施
の形態では、従来からの選択手段、すなわち、アドレス
情報により直接、機能制御レジスタ320を選択できる
回路構成(アドレスデコーダ321)を残しており、2
通りの選択手段を実現している。
【0051】なお、ここでは、機能制御レジスタが、2
種類の場合について説明したが、機能制御レジスタの種
類、数に制限されることなく実現できることは、云うま
でもない。
種類の場合について説明したが、機能制御レジスタの種
類、数に制限されることなく実現できることは、云うま
でもない。
【0052】
【発明の効果】第1の効果は、機能制御レジスタを追加
し、周辺機能ユニットの機能拡張を行うことが容易にで
きる。その理由は、機能制御レジスタへの書込み終了信
号に基づき、書込みの対象とするレジスタを順次、選択
しているため、追加したレジスタにアドレスを割り当て
識別する必要がない、および、そのためのハードウェ
ア、すなわちアドレスデコーダ等が不要になるためであ
る。
し、周辺機能ユニットの機能拡張を行うことが容易にで
きる。その理由は、機能制御レジスタへの書込み終了信
号に基づき、書込みの対象とするレジスタを順次、選択
しているため、追加したレジスタにアドレスを割り当て
識別する必要がない、および、そのためのハードウェ
ア、すなわちアドレスデコーダ等が不要になるためであ
る。
【0053】第2の効果は、アドレス出力とデータ入出
力兼用のシステムバスを用いて複数の機能制御レジスタ
にデータを書き込む場合にも、アクセス効率良く、操作
性を向上できる。その理由は、アドレス情報からだけで
なく、書込みの対象とする機能制御レジスタを特定の機
能制御レジスタの書込み終了後に選択しているためであ
る。
力兼用のシステムバスを用いて複数の機能制御レジスタ
にデータを書き込む場合にも、アクセス効率良く、操作
性を向上できる。その理由は、アドレス情報からだけで
なく、書込みの対象とする機能制御レジスタを特定の機
能制御レジスタの書込み終了後に選択しているためであ
る。
【図1】本発明のマイクロコンピュータの実施形態1に
おける書込み制御回路を示すブロック図である。
おける書込み制御回路を示すブロック図である。
【図2】図1の実施形態1における書込み制御回路の動
作を示すタイミング図である。
作を示すタイミング図である。
【図3】本発明のマイクロコンピュータの実施形態2に
おける書込み制御回路を示すブロック図である。
おける書込み制御回路を示すブロック図である。
【図4】図3の実施形態2における書込み制御回路の動
作を示すタイミング図である。
作を示すタイミング図である。
【図5】従来のマイクロコンピュータの構成例を示すブ
ロック図である。
ロック図である。
【図6】図5の従来のマイクロコンピュータにおける読
出しおよび書込み制御回路の一例を示すブロック図であ
る。
出しおよび書込み制御回路の一例を示すブロック図であ
る。
【図7】図6の書込み制御回路の動作のタイミング図で
ある。
ある。
90〜92,216〜217,226〜227,301
〜305,313,323,500〜507 AND
ゲート 100 CPU 101 メモリ 102 クロック発生回路 103 周辺機能ユニットA(タイマユニット) 104 周辺機能ユニットB 105 周辺機能ユニットC 106 システムバス 110,120 タイマ 111,121 タイマカウンタ 112,122 タイマレジスタ 113,123 セレクタ 114,124 出力制御回路 210,220,310,320,410,420,4
30 機能制御レジスタ 211,215,225,312,322,401,4
03,405 リセット入力付きラッチ 212,300,402,404 ラッチ 213 出力バッファ 214,224,311,321,400 アドレス
デコーダ 302 NORゲート ALE アドレスラッチ許可信号 clk1,clk2 システムクロック信号 END アクセスサイクル終了信号 RES リセット信号 RD 読出し信号 SELa〜SELz セレクト信号 Wm,Wn,Wx,Wy,Wz 書込み指示信号 WR 書込み信号
〜305,313,323,500〜507 AND
ゲート 100 CPU 101 メモリ 102 クロック発生回路 103 周辺機能ユニットA(タイマユニット) 104 周辺機能ユニットB 105 周辺機能ユニットC 106 システムバス 110,120 タイマ 111,121 タイマカウンタ 112,122 タイマレジスタ 113,123 セレクタ 114,124 出力制御回路 210,220,310,320,410,420,4
30 機能制御レジスタ 211,215,225,312,322,401,4
03,405 リセット入力付きラッチ 212,300,402,404 ラッチ 213 出力バッファ 214,224,311,321,400 アドレス
デコーダ 302 NORゲート ALE アドレスラッチ許可信号 clk1,clk2 システムクロック信号 END アクセスサイクル終了信号 RES リセット信号 RD 読出し信号 SELa〜SELz セレクト信号 Wm,Wn,Wx,Wy,Wz 書込み指示信号 WR 書込み信号
Claims (4)
- 【請求項1】 システムバスを介したプログラム指定の
アドレス情報およびデータに基づき選択され動作モード
などが書き込まれる複数の機能制御レジスタの書込み制
御回路をもつマイクロコンピュータにおいて、前記書込
み制御回路が、前記各機能制御レジスタの1つを前記ア
ドレス情報に対応して選択するセレクト信号を出力する
第1選択手段と、書込みサイクルに対応した制御信号に
より前記セレクト信号を順次シフト出力しこれら各シフ
ト出力を前記各機能制御レジスタの他の1つを順次選択
する各順次セレクト信号とする各順次選択手段と、を備
えることを特徴とするマイクロコンピュータ。 - 【請求項2】 前記各順次選択手段が、前記制御信号の
制御により前記セレクト信号または前記順次セレクト信
号をシフト入力し前段レジスタの書込み終了を示す書込
み終了信号を出力するラッチ回路と、前記制御信号の制
御により前記書込み終了信号に対応した信号を入力し前
記各順次セレクト信号をシフト出力するラッチ回路と、
をそれぞれ備える、請求項1記載のマイクロコンピュー
タ。 - 【請求項3】 前記第1選択手段が、前記アドレス情報
をデコードしデコード信号を出力するアドレスデコーダ
と、前記制御信号の制御により前記各書込み終了信号の
反転信号および前記デコード信号の論理積信号に対応し
た信号を入力し前記セレクト信号を出力するラッチ回路
と、を備える、請求項1または2記載のマイクロコンピ
ュータ。 - 【請求項4】 前記各順次選択手段が、前記制御信号の
制御により前記セレクト信号または前記順次セレクト信
号をシフト入力し前段レジスタの書込み終了を示す書込
み終了信号を出力するラッチ回路と、前記アドレス情報
をデコードするアドレスデコーダと、このアドレスデコ
ーダの出力および前記書込み終了信号の論理和信号に対
応した信号を入力し前記制御信号の制御により前記各順
次セレクト信号をシフト出力するラッチ回路と、をそれ
ぞれ備える、請求項1または3記載のマイクロコンピュ
ータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8200720A JPH1049512A (ja) | 1996-07-30 | 1996-07-30 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8200720A JPH1049512A (ja) | 1996-07-30 | 1996-07-30 | マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1049512A true JPH1049512A (ja) | 1998-02-20 |
Family
ID=16429089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8200720A Pending JPH1049512A (ja) | 1996-07-30 | 1996-07-30 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1049512A (ja) |
-
1996
- 1996-07-30 JP JP8200720A patent/JPH1049512A/ja active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010911 |