JPH1166031A - マイクロコンピュータの内蔵タイマ - Google Patents
マイクロコンピュータの内蔵タイマInfo
- Publication number
- JPH1166031A JPH1166031A JP9216661A JP21666197A JPH1166031A JP H1166031 A JPH1166031 A JP H1166031A JP 9216661 A JP9216661 A JP 9216661A JP 21666197 A JP21666197 A JP 21666197A JP H1166031 A JPH1166031 A JP H1166031A
- Authority
- JP
- Japan
- Prior art keywords
- reload
- data bus
- connection destination
- register
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 マイクロコンピュータに内蔵されたタイマの
高機能化を図るためにリロードレジスタ４５，４６，
…，４７の個数を増加すると、同時にデコーダの個数も
増加してしまいチップ面積が格段に増加してしまうとい
う課題があった。 【解決手段】 各リロードレジスタ４５，４６，…，４
７を択一的に選択する切替器を設けるとともに、デコー
ダ４２にはバス接続スイッチＳＷＡを制御させるように
した内蔵タイマである。
高機能化を図るためにリロードレジスタ４５，４６，
…，４７の個数を増加すると、同時にデコーダの個数も
増加してしまいチップ面積が格段に増加してしまうとい
う課題があった。 【解決手段】 各リロードレジスタ４５，４６，…，４
７を択一的に選択する切替器を設けるとともに、デコー
ダ４２にはバス接続スイッチＳＷＡを制御させるように
した内蔵タイマである。
Description
【０００１】
【発明の属する技術分野】この発明は各種の制御信号を
出力したり、当該制御のためのパルスを出力したりする
際に使用されるマイクロコンピュータの内蔵タイマに係
り、特に、任意のパルス幅のパルスを連続的に出力させ
る際に有効なマイクロコンピュータの内蔵タイマおよび
当該内蔵タイマを有するパルス発生用マイクロコンピュ
ータに関するものである。
出力したり、当該制御のためのパルスを出力したりする
際に使用されるマイクロコンピュータの内蔵タイマに係
り、特に、任意のパルス幅のパルスを連続的に出力させ
る際に有効なマイクロコンピュータの内蔵タイマおよび
当該内蔵タイマを有するパルス発生用マイクロコンピュ
ータに関するものである。
【０００２】
【従来の技術】図４は、「三菱半導体データブック１６
ビットシングルチップマイクロコンピュータ編ｖｏｌ．
２（１９９６年６月発行）」に開示された従来のパルス
発生用マイクロコンピュータを示すブロック図である。
図において、５１はマイクロコンピュータに内蔵された
演算処理装置であり、４１は当該演算処理装置がデータ
の送受信に利用するデータバスであり、４５，４６，
…，４７は上記演算処理装置５１が上記データバス４１
を介して計測時間データを別々に書き込む複数のリロー
ドレジスタであり、４２，４３，…，４４は各リロード
レジスタ４５，４６，…，４７毎に設けられ、上記演算
処理装置５１が各リロードレジスタ４５，４６，…，４
７にアクセスする際に所定のリロードレジスタ４５，４
６，‥，４７にデータバス４１を接続する複数のデコー
ダである。
ビットシングルチップマイクロコンピュータ編ｖｏｌ．
２（１９９６年６月発行）」に開示された従来のパルス
発生用マイクロコンピュータを示すブロック図である。
図において、５１はマイクロコンピュータに内蔵された
演算処理装置であり、４１は当該演算処理装置がデータ
の送受信に利用するデータバスであり、４５，４６，
…，４７は上記演算処理装置５１が上記データバス４１
を介して計測時間データを別々に書き込む複数のリロー
ドレジスタであり、４２，４３，…，４４は各リロード
レジスタ４５，４６，…，４７毎に設けられ、上記演算
処理装置５１が各リロードレジスタ４５，４６，…，４
７にアクセスする際に所定のリロードレジスタ４５，４
６，‥，４７にデータバス４１を接続する複数のデコー
ダである。
【０００３】また、４９は設定された時間に応じたパル
ス幅のパルスを出力する時間カウンタであり、４８は上
記複数のリロードレジスタに書き込まれた複数の計測時
間データのうちの１つを上記時間カウンタに設定する制
御回路である。
ス幅のパルスを出力する時間カウンタであり、４８は上
記複数のリロードレジスタに書き込まれた複数の計測時
間データのうちの１つを上記時間カウンタに設定する制
御回路である。
【０００４】次に動作について説明する。上記演算処理
装置５１がアドレスデータを送出すると、各デコーダ４
２，４３，…，４４は当該アドレスデータをデコードし
て自分のアドレスか否かを判断する。そして、当該アド
レスデータが自分のアドレスに一致した１つのデコーダ
（例えば４３）は、スイッチ（例えばＳＷＢ）を閉じ、
データバス４１を所定のリロードレジスタ４６に接続す
る。次に、上記演算処理装置５１は当該データバス４１
上に計測時間データを出力し、この計測時間データは上
記所定のリロードレジスタ４６に書き込まれる。そし
て、上記演算処理装置５１は、このアドレスデータを送
出する動作と、上記データバス４１に計測時間データを
送出する動作とを繰り返すことで、複数のリロードレジ
スタそれぞれに対して計測時間データを書き込む。
装置５１がアドレスデータを送出すると、各デコーダ４
２，４３，…，４４は当該アドレスデータをデコードし
て自分のアドレスか否かを判断する。そして、当該アド
レスデータが自分のアドレスに一致した１つのデコーダ
（例えば４３）は、スイッチ（例えばＳＷＢ）を閉じ、
データバス４１を所定のリロードレジスタ４６に接続す
る。次に、上記演算処理装置５１は当該データバス４１
上に計測時間データを出力し、この計測時間データは上
記所定のリロードレジスタ４６に書き込まれる。そし
て、上記演算処理装置５１は、このアドレスデータを送
出する動作と、上記データバス４１に計測時間データを
送出する動作とを繰り返すことで、複数のリロードレジ
スタそれぞれに対して計測時間データを書き込む。
【０００５】このようなリロードレジスタ４５，４６，
…，４７への書き込み動作とは独立して、上記制御回路
４８は所定の手順にて各リロードレジスタ４５，４６，
…，４７から計測時間データを呼び出して上記時間カウ
ンタ４９にセットする。そして、当該時間カウンタ４９
は当該設定された計測時間データに基づいてカウント動
作を行ない、所定のパルス幅のパルスを出力する。
…，４７への書き込み動作とは独立して、上記制御回路
４８は所定の手順にて各リロードレジスタ４５，４６，
…，４７から計測時間データを呼び出して上記時間カウ
ンタ４９にセットする。そして、当該時間カウンタ４９
は当該設定された計測時間データに基づいてカウント動
作を行ない、所定のパルス幅のパルスを出力する。
【０００６】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータの内蔵タイマは以上のように構成されているの
で、リロードレジスタと同数のデコーダを設けなければ
ならなかった。その結果、例えば、上記パルス幅を細か
く連続的に制御する場合などにおいて上記演算処理装置
の当該内蔵タイマへのアクセスが断続的に頻発すること
がないように、リロードレジスタの個数を増加させて予
め必要な個数の計測時間データを設定させようとした場
合などにおいては、デコーダも同様に増加させる必要が
あり、回路構成が複雑となるばかりでなくマイクロコン
ピュータのチップ面積が飛躍的に増加してしまうなどと
いう課題があった。従って、内蔵タイマの高機能化、ひ
いてはマイクロコンピュータの実質的な処理能力の向上
の妨げとなっていた。
ュータの内蔵タイマは以上のように構成されているの
で、リロードレジスタと同数のデコーダを設けなければ
ならなかった。その結果、例えば、上記パルス幅を細か
く連続的に制御する場合などにおいて上記演算処理装置
の当該内蔵タイマへのアクセスが断続的に頻発すること
がないように、リロードレジスタの個数を増加させて予
め必要な個数の計測時間データを設定させようとした場
合などにおいては、デコーダも同様に増加させる必要が
あり、回路構成が複雑となるばかりでなくマイクロコン
ピュータのチップ面積が飛躍的に増加してしまうなどと
いう課題があった。従って、内蔵タイマの高機能化、ひ
いてはマイクロコンピュータの実質的な処理能力の向上
の妨げとなっていた。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、マイクロコンピュータのチップ面
積の増加を抑制しつつ内蔵タイマの高機能化を図り、ひ
いてはマイクロコンピュータの実質的な処理能力を容易
に向上させることが可能なマイクロコンピュータの内蔵
タイマを得ることを目的とする。
めになされたもので、マイクロコンピュータのチップ面
積の増加を抑制しつつ内蔵タイマの高機能化を図り、ひ
いてはマイクロコンピュータの実質的な処理能力を容易
に向上させることが可能なマイクロコンピュータの内蔵
タイマを得ることを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータの内蔵タイマは、設定された時
間をカウントする時間カウンタと、演算処理装置により
データバスを介して計測時間データが別々に書き込まれ
る複数のリロードレジスタと、当該複数のリロードレジ
スタに書き込まれた複数の計測時間データのうちの１つ
を上記時間カウンタに設定する制御回路と、上記演算処
理装置からのデータバスの接続先を上記複数のリロード
レジスタの間で切り替える切替器と、当該切替器よりも
上記演算処理装置寄りのデータバス上に配設され、上記
演算処理装置が各リロードレジスタにアクセスする際に
上記データバスを上記切替器に接続するデコーダとを有
するものである。
るマイクロコンピュータの内蔵タイマは、設定された時
間をカウントする時間カウンタと、演算処理装置により
データバスを介して計測時間データが別々に書き込まれ
る複数のリロードレジスタと、当該複数のリロードレジ
スタに書き込まれた複数の計測時間データのうちの１つ
を上記時間カウンタに設定する制御回路と、上記演算処
理装置からのデータバスの接続先を上記複数のリロード
レジスタの間で切り替える切替器と、当該切替器よりも
上記演算処理装置寄りのデータバス上に配設され、上記
演算処理装置が各リロードレジスタにアクセスする際に
上記データバスを上記切替器に接続するデコーダとを有
するものである。
【０００９】請求項２記載の発明に係るマイクロコンピ
ュータの内蔵タイマは、時間カウンタが設定時間に応じ
たパルス幅のパルスを出力するものである。
ュータの内蔵タイマは、時間カウンタが設定時間に応じ
たパルス幅のパルスを出力するものである。
【００１０】請求項３記載の発明に係るマイクロコンピ
ュータの内蔵タイマは、切替器が、複数のリロードレジ
スタに対する書き込みを検知してリロードレジスタの数
と同数までカウントすることができる書込みカウンタを
有し、リロードレジスタへの書き込みがなされる度に当
該書込みカウンタでカウントして当該カウント値に応じ
たリロードレジスタにデータバスの接続先を順次切り替
えるものである。
ュータの内蔵タイマは、切替器が、複数のリロードレジ
スタに対する書き込みを検知してリロードレジスタの数
と同数までカウントすることができる書込みカウンタを
有し、リロードレジスタへの書き込みがなされる度に当
該書込みカウンタでカウントして当該カウント値に応じ
たリロードレジスタにデータバスの接続先を順次切り替
えるものである。
【００１１】請求項４記載の発明に係るマイクロコンピ
ュータの内蔵タイマは、切替器が、データバスを介して
演算処理装置に接続された接続先レジスタを有し、当該
接続先レジスタに指定されたリロードレジスタに上記デ
ータバスの接続先を切り替えるものである。
ュータの内蔵タイマは、切替器が、データバスを介して
演算処理装置に接続された接続先レジスタを有し、当該
接続先レジスタに指定されたリロードレジスタに上記デ
ータバスの接続先を切り替えるものである。
【００１２】請求項５記載の発明に係るマイクロコンピ
ュータの内蔵タイマは、切替器が、データバスを介して
演算処理装置に接続された書込みカウンタを有し、当該
書込みカウンタに指定されたリロードレジスタに上記デ
ータバスの接続先を切り替えるとともに、リロードレジ
スタへの書き込みがなされる度に当該書込みカウンタの
内容を変更してデータバスの接続先を順次切り替えるも
のである。
ュータの内蔵タイマは、切替器が、データバスを介して
演算処理装置に接続された書込みカウンタを有し、当該
書込みカウンタに指定されたリロードレジスタに上記デ
ータバスの接続先を切り替えるとともに、リロードレジ
スタへの書き込みがなされる度に当該書込みカウンタの
内容を変更してデータバスの接続先を順次切り替えるも
のである。
【００１３】請求項６記載の発明に係るマイクロコンピ
ュータの内蔵タイマは、切替器が、リロードレジスタへ
の書き込みを制御する信号が入力されて、当該書き込み
制御信号に応じて切り替え動作を行なうものである。
ュータの内蔵タイマは、切替器が、リロードレジスタへ
の書き込みを制御する信号が入力されて、当該書き込み
制御信号に応じて切り替え動作を行なうものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示すブロック図である。図におい
て、５１はマイクロコンピュータに内蔵された演算処理
装置であり、４１は当該演算処理装置５１がデータの送
受信に利用するデータバスであり、４５，４６，…，４
７は上記演算処理装置５１が上記データバス４１を介し
て計測時間データを別々に書き込む複数のリロードレジ
スタであり、ＳＷ０，ＳＷ１，…，ＳＷＮは各リロード
レジスタ４５，４６，…，４７と上記データバス４１と
を接続するための接続先スイッチ（切替器）であり、１
１はリロードレジスタ４５，４６，…，４７への書き込
み完了信号に基づいて上記接続先スイッチＳＷ０，ＳＷ
１，…，ＳＷＮを択一的に順次切り替える書込み回数カ
ウンタ（書込みカウンタ，切替器）であり、ＳＷＡは上
記接続先スイッチＳＷ０，ＳＷ１，…，ＳＷＮを上記デ
ータバス４１に接続するためのバス接続スイッチであ
り、４２は上記演算処理装置５１から出力されたアドレ
スデータを解読して所定の１つのアドレスデータが出力
されたら上記バス接続スイッチＳＷＡを接続状態に制御
するデコーダである。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示すブロック図である。図におい
て、５１はマイクロコンピュータに内蔵された演算処理
装置であり、４１は当該演算処理装置５１がデータの送
受信に利用するデータバスであり、４５，４６，…，４
７は上記演算処理装置５１が上記データバス４１を介し
て計測時間データを別々に書き込む複数のリロードレジ
スタであり、ＳＷ０，ＳＷ１，…，ＳＷＮは各リロード
レジスタ４５，４６，…，４７と上記データバス４１と
を接続するための接続先スイッチ（切替器）であり、１
１はリロードレジスタ４５，４６，…，４７への書き込
み完了信号に基づいて上記接続先スイッチＳＷ０，ＳＷ
１，…，ＳＷＮを択一的に順次切り替える書込み回数カ
ウンタ（書込みカウンタ，切替器）であり、ＳＷＡは上
記接続先スイッチＳＷ０，ＳＷ１，…，ＳＷＮを上記デ
ータバス４１に接続するためのバス接続スイッチであ
り、４２は上記演算処理装置５１から出力されたアドレ
スデータを解読して所定の１つのアドレスデータが出力
されたら上記バス接続スイッチＳＷＡを接続状態に制御
するデコーダである。
【００１５】また、４９は設定された時間に応じたパル
ス幅のパルスを出力する時間カウンタであり、４８は上
記複数のリロードレジスタ４５，４６，…，４７に書き
込まれた複数の計測時間データのうちの１つを上記時間
カウンタ４９に設定する制御回路である。
ス幅のパルスを出力する時間カウンタであり、４８は上
記複数のリロードレジスタ４５，４６，…，４７に書き
込まれた複数の計測時間データのうちの１つを上記時間
カウンタ４９に設定する制御回路である。
【００１６】次に動作について説明する。初期状態では
上記書込み回数カウンタ１１は「０」にセットされてお
り、その為、０番目の接続先スイッチであるＳＷ０が択
一的にオン状態に制御される。このような状態で、上記
演算処理装置５１が上記所定のアドレスデータを送出す
ると、上記デコーダ４２は当該アドレスデータをデコー
ドして自分のアドレスか否かを判断する。そして、当該
アドレスデータが自分のアドレスに一致した場合にはバ
ス接続スイッチＳＷＡを閉じる。次に、上記演算処理装
置５１は当該データバス４１上に計測時間データを出力
し、この計測時間データは０番目のリロードレジスタ４
５に書き込まれる。最後に、上記演算処理装置５１は書
き込み完了信号を出力し、これに応じて上記書込み回数
カウンタ１１は上記カウント値を１だけカウントアップ
し、更にこのカウントアップに応じて１番目の接続先ス
イッチＳＷ１を択一的にオン状態に制御する。
上記書込み回数カウンタ１１は「０」にセットされてお
り、その為、０番目の接続先スイッチであるＳＷ０が択
一的にオン状態に制御される。このような状態で、上記
演算処理装置５１が上記所定のアドレスデータを送出す
ると、上記デコーダ４２は当該アドレスデータをデコー
ドして自分のアドレスか否かを判断する。そして、当該
アドレスデータが自分のアドレスに一致した場合にはバ
ス接続スイッチＳＷＡを閉じる。次に、上記演算処理装
置５１は当該データバス４１上に計測時間データを出力
し、この計測時間データは０番目のリロードレジスタ４
５に書き込まれる。最後に、上記演算処理装置５１は書
き込み完了信号を出力し、これに応じて上記書込み回数
カウンタ１１は上記カウント値を１だけカウントアップ
し、更にこのカウントアップに応じて１番目の接続先ス
イッチＳＷ１を択一的にオン状態に制御する。
【００１７】従って、上記演算処理装置５１は、上記一
連の動作を繰り返すことで、複数のリロードレジスタそ
れぞれに対して計測時間データを書き込むことができ
る。
連の動作を繰り返すことで、複数のリロードレジスタそ
れぞれに対して計測時間データを書き込むことができ
る。
【００１８】他方、このようなリロードレジスタ４５，
４６，…，４７への書き込み動作とは独立して、上記制
御回路４８は、所定の手順にて各リロードレジスタ４
５，４６，…，４７から計測時間データを呼び出して上
記時間カウンタ４９にセットする。そして、当該時間カ
ウンタ４９は当該設定された計測時間データに基づいて
カウント動作を行ない、当該カウント期間においてハイ
レベルとなるパルス幅のパルスを出力する。
４６，…，４７への書き込み動作とは独立して、上記制
御回路４８は、所定の手順にて各リロードレジスタ４
５，４６，…，４７から計測時間データを呼び出して上
記時間カウンタ４９にセットする。そして、当該時間カ
ウンタ４９は当該設定された計測時間データに基づいて
カウント動作を行ない、当該カウント期間においてハイ
レベルとなるパルス幅のパルスを出力する。
【００１９】以上のように、この実施の形態１では、１
つのデコーダ４２を使用して複数のリロードレジスタ４
５，４６，…，４７に書き込みを行なうことができるの
で、従来のように演算処理装置５１において一々アドレ
スデータを読み込んだり生成したりすることなく、同一
のアドレスを使用して連続的に複数のリロードレジスタ
４５，４６，…，４７に対して計測時間データを書き込
むことができ、その結果、リロードレジスタ４５，４
６，…，４７への書き込み時間を短縮することができ
る。また、演算処理装置５１はリロードレジスタ４５，
４６，…，４７に対する書き込み動作を行なうだけで複
数のリロードレジスタ４５，４６，…，４７の計測時間
データを更新することができ、効率よく当該計測時間デ
ータを更新することができる。
つのデコーダ４２を使用して複数のリロードレジスタ４
５，４６，…，４７に書き込みを行なうことができるの
で、従来のように演算処理装置５１において一々アドレ
スデータを読み込んだり生成したりすることなく、同一
のアドレスを使用して連続的に複数のリロードレジスタ
４５，４６，…，４７に対して計測時間データを書き込
むことができ、その結果、リロードレジスタ４５，４
６，…，４７への書き込み時間を短縮することができ
る。また、演算処理装置５１はリロードレジスタ４５，
４６，…，４７に対する書き込み動作を行なうだけで複
数のリロードレジスタ４５，４６，…，４７の計測時間
データを更新することができ、効率よく当該計測時間デ
ータを更新することができる。
【００２０】従って、この実施の形態１では、内蔵タイ
マの高機能化や、マイクロコンピュータの実質的な処理
能力の向上を図ることができる。
マの高機能化や、マイクロコンピュータの実質的な処理
能力の向上を図ることができる。
【００２１】また、この実施の形態１であれば、上記リ
ロードレジスタ４５，４６，…，４７の数を増やして書
き込み周期を長くしたり、書き込み期間を短縮すること
ができるので、例えば、上記時間カウンタ４９が設定時
間に応じたパルス幅のパルスを出力するものであるにも
かかわらず、電動モータを起動停止する際などにおいて
当該パルス幅を細かく連続的に制御しつつ、演算処理装
置５１に他の制御を行なわせることができるので、マイ
クロコンピュータの実質的な処理能力の向上を図ること
ができる。
ロードレジスタ４５，４６，…，４７の数を増やして書
き込み周期を長くしたり、書き込み期間を短縮すること
ができるので、例えば、上記時間カウンタ４９が設定時
間に応じたパルス幅のパルスを出力するものであるにも
かかわらず、電動モータを起動停止する際などにおいて
当該パルス幅を細かく連続的に制御しつつ、演算処理装
置５１に他の制御を行なわせることができるので、マイ
クロコンピュータの実質的な処理能力の向上を図ること
ができる。
【００２２】更に、この実施の形態１によれば、リロー
ドレジスタ４５，４６，…，４７の個数を増加させたと
して高性能化を図ったとしても１つのデコーダ４２を使
用するだけでよく、マイクロコンピュータのチップ面積
が飛躍的に増加してしまうことはない。また、書き込み
がなされるリロードレジスタ４５，４６，…，４７を切
り替えるための信号として書き込み完了信号を使用して
いるので、新たに信号発生回路などを設ける必要はな
く、構成の増加を必要最小限に抑えることができる。
ドレジスタ４５，４６，…，４７の個数を増加させたと
して高性能化を図ったとしても１つのデコーダ４２を使
用するだけでよく、マイクロコンピュータのチップ面積
が飛躍的に増加してしまうことはない。また、書き込み
がなされるリロードレジスタ４５，４６，…，４７を切
り替えるための信号として書き込み完了信号を使用して
いるので、新たに信号発生回路などを設ける必要はな
く、構成の増加を必要最小限に抑えることができる。
【００２３】実施の形態２．図２はこの発明の実施の形
態２によるマイクロコンピュータを示すブロック図であ
る。図において、２１はデータバス４１に接続されて当
該データバス４１から指定されたリロードレジスタへの
接続先スイッチＳＷ０，ＳＷ１，…，ＳＷＮを択一的に
オンに制御する書込み許可レジスタである。これ以外の
構成は実施の形態１と同様の構成であるので同一の符号
を付して説明を省略する。
態２によるマイクロコンピュータを示すブロック図であ
る。図において、２１はデータバス４１に接続されて当
該データバス４１から指定されたリロードレジスタへの
接続先スイッチＳＷ０，ＳＷ１，…，ＳＷＮを択一的に
オンに制御する書込み許可レジスタである。これ以外の
構成は実施の形態１と同様の構成であるので同一の符号
を付して説明を省略する。
【００２４】次に動作について説明する。演算処理装置
５１が上記書込み許可レジスタ２１に各リロードレジス
タ４５，４６，…，４７に対応したリロードレジスタ指
定データを書き込むと、当該指定データに応じて当該書
込み許可レジスタ２１が当該指定されたリロードレジス
タに対応する接続先スイッチＳＷ０，ＳＷ１，…，ＳＷ
Ｎを択一的にオンに制御する。そして、上記演算処理装
置５１はデコーダ４２に対応するアドレスデータを出力
してバス接続スイッチＳＷＡをオンに制御した後、デー
タバス４１に対して上記リロードレジスタ４５，４６，
…，４７に書き込む計測時間データを出力して、当該所
定のリロードレジスタに対して測定時間データを書き込
む。このような動作を繰り返すことにより、上記演算処
理装置５１は各リロードレジスタ４５，４６，…，４７
に計測時間データを書き込むことができる。これ以外の
動作は実施の形態１と同様なので説明を省略する。
５１が上記書込み許可レジスタ２１に各リロードレジス
タ４５，４６，…，４７に対応したリロードレジスタ指
定データを書き込むと、当該指定データに応じて当該書
込み許可レジスタ２１が当該指定されたリロードレジス
タに対応する接続先スイッチＳＷ０，ＳＷ１，…，ＳＷ
Ｎを択一的にオンに制御する。そして、上記演算処理装
置５１はデコーダ４２に対応するアドレスデータを出力
してバス接続スイッチＳＷＡをオンに制御した後、デー
タバス４１に対して上記リロードレジスタ４５，４６，
…，４７に書き込む計測時間データを出力して、当該所
定のリロードレジスタに対して測定時間データを書き込
む。このような動作を繰り返すことにより、上記演算処
理装置５１は各リロードレジスタ４５，４６，…，４７
に計測時間データを書き込むことができる。これ以外の
動作は実施の形態１と同様なので説明を省略する。
【００２５】以上のように、この実施の形態２によれ
ば、リロードレジスタ４５，４６，…，４７の個数を増
加させて高性能化を図ったとしても１つのデコーダを使
用するだけでよく、また、上記書込み許可レジスタ２１
も当該リロードレジスタ４５，４６，…，４７の数に応
じたビット数を有すればよいので、マイクロコンピュー
タのチップ面積が飛躍的に増加してしまうことはない。
ば、リロードレジスタ４５，４６，…，４７の個数を増
加させて高性能化を図ったとしても１つのデコーダを使
用するだけでよく、また、上記書込み許可レジスタ２１
も当該リロードレジスタ４５，４６，…，４７の数に応
じたビット数を有すればよいので、マイクロコンピュー
タのチップ面積が飛躍的に増加してしまうことはない。
【００２６】実施の形態３．図３はこの発明の実施の形
態３によるマイクロコンピュータを示すブロック図であ
る。図において、３１はリロードレジスタ４５，４６，
…，４７への書き込み完了信号に基づいて上記接続先ス
イッチＳＷ０，ＳＷ１，…，ＳＷＮを択一的に順次切り
替えるとともに、データバス４１から初期値を設定可能
な書込み回数カウンタである。これ以外の構成は実施の
形態１と同様の構成であるので同一の符号を付して説明
を省略する。
態３によるマイクロコンピュータを示すブロック図であ
る。図において、３１はリロードレジスタ４５，４６，
…，４７への書き込み完了信号に基づいて上記接続先ス
イッチＳＷ０，ＳＷ１，…，ＳＷＮを択一的に順次切り
替えるとともに、データバス４１から初期値を設定可能
な書込み回数カウンタである。これ以外の構成は実施の
形態１と同様の構成であるので同一の符号を付して説明
を省略する。
【００２７】次に動作について説明する。まず、上記演
算処理装置５１は、０番目のリロードレジスタ４５以外
から計測時間データの設定や更新を行ないたい場合に
は、上記データバス４１を介して当該書き込み開始リロ
ードレジスタ４６，…，４７に対応する数値を書込み回
数カウンタ３１に書き込む。これにより当該書込み回数
カウンタ３１は、所定のリロードレジスタに対応した接
続先スイッチＳＷ１，…，ＳＷＮを択一的にオンに制御
する。そして、当該動作に続けて上記演算処理装置５１
はデコーダ４２へアドレスデータを出力しつつ当該リロ
ードレジスタ４５，４６，…，４７への計測時間データ
をデータバス４１に出力して所定の計測時間データを当
該リロードレジスタ４５，４６，…，４７に書き込む。
これ以外の動作については実施の形態１と同様なので説
明を省略する。
算処理装置５１は、０番目のリロードレジスタ４５以外
から計測時間データの設定や更新を行ないたい場合に
は、上記データバス４１を介して当該書き込み開始リロ
ードレジスタ４６，…，４７に対応する数値を書込み回
数カウンタ３１に書き込む。これにより当該書込み回数
カウンタ３１は、所定のリロードレジスタに対応した接
続先スイッチＳＷ１，…，ＳＷＮを択一的にオンに制御
する。そして、当該動作に続けて上記演算処理装置５１
はデコーダ４２へアドレスデータを出力しつつ当該リロ
ードレジスタ４５，４６，…，４７への計測時間データ
をデータバス４１に出力して所定の計測時間データを当
該リロードレジスタ４５，４６，…，４７に書き込む。
これ以外の動作については実施の形態１と同様なので説
明を省略する。
【００２８】以上のように、この実施の形態３では、実
施の形態１と同様の作用効果を奏するとともに、任意の
リロードレジスタ４５，４６，…，４７から順番に計測
時間データを更新することができるので、一部のリロー
ドレジスタのデータを残しつつ他のリロードレジスタの
更新を行なうことができる。従って、不要な書き込み動
作を省略して必要最小限の書き込み回数にて更新を行な
うことができ、演算処理装置５１によるリロードレジス
タ４５，４６，…，４７への書き込み時間を短縮して、
効率よく当該計測時間データを更新することができる。
施の形態１と同様の作用効果を奏するとともに、任意の
リロードレジスタ４５，４６，…，４７から順番に計測
時間データを更新することができるので、一部のリロー
ドレジスタのデータを残しつつ他のリロードレジスタの
更新を行なうことができる。従って、不要な書き込み動
作を省略して必要最小限の書き込み回数にて更新を行な
うことができ、演算処理装置５１によるリロードレジス
タ４５，４６，…，４７への書き込み時間を短縮して、
効率よく当該計測時間データを更新することができる。
【００２９】
【発明の効果】以上のように、この発明によれば、設定
された時間をカウントする時間カウンタと、演算処理装
置によりデータバスを介して計測時間データが別々に書
き込まれる複数のリロードレジスタと、当該複数のリロ
ードレジスタに書き込まれた複数の計測時間データのう
ちの１つを上記時間カウンタに設定する制御回路と、上
記演算処理装置からのデータバスの接続先を上記複数の
リロードレジスタの間で切り替える切替器と、当該切替
器よりも上記演算処理装置寄りのデータバス上に配設さ
れ、上記演算処理装置が各リロードレジスタにアクセス
する際に上記データバスを上記切替器に接続するデコー
ダとを有するので、リロードレジスタの個数を増加させ
たとしてもデコーダを増加させる必要はなく、マイクロ
コンピュータのチップ面積が飛躍的に増加してしまうこ
とはない。
された時間をカウントする時間カウンタと、演算処理装
置によりデータバスを介して計測時間データが別々に書
き込まれる複数のリロードレジスタと、当該複数のリロ
ードレジスタに書き込まれた複数の計測時間データのう
ちの１つを上記時間カウンタに設定する制御回路と、上
記演算処理装置からのデータバスの接続先を上記複数の
リロードレジスタの間で切り替える切替器と、当該切替
器よりも上記演算処理装置寄りのデータバス上に配設さ
れ、上記演算処理装置が各リロードレジスタにアクセス
する際に上記データバスを上記切替器に接続するデコー
ダとを有するので、リロードレジスタの個数を増加させ
たとしてもデコーダを増加させる必要はなく、マイクロ
コンピュータのチップ面積が飛躍的に増加してしまうこ
とはない。
【００３０】また、この発明では、同一デコーダを使用
して複数のリロードレジスタに書き込みを行なうことが
できるので、従来のように演算処理装置において一々ア
ドレスを読み込んだり生成したりすることなく、同一の
アドレスを使用して連続的に複数のリロードレジスタに
対して計測時間データを書き込むことができ、その結
果、リロードレジスタへの書き込み時間を短縮すること
ができる。
して複数のリロードレジスタに書き込みを行なうことが
できるので、従来のように演算処理装置において一々ア
ドレスを読み込んだり生成したりすることなく、同一の
アドレスを使用して連続的に複数のリロードレジスタに
対して計測時間データを書き込むことができ、その結
果、リロードレジスタへの書き込み時間を短縮すること
ができる。
【００３１】従って、この発明では、内蔵タイマの高機
能化や、マイクロコンピュータの実質的な処理能力の向
上を図ることができる。
能化や、マイクロコンピュータの実質的な処理能力の向
上を図ることができる。
【００３２】特に、上記時間カウンタが設定時間に応じ
たパルス幅のパルスを出力するものである場合には、電
動モータを起動停止する際などにおいては演算処理装置
が当該パルス幅を細かく連続的に制御するためにかかり
っきりになってしまう場合などが生じることがあるが、
本発明であれば、上記リロードレジスタの数を増やして
書き込み周期を長くしたり、書き込み期間を短縮するこ
とができるので、演算処理装置に他の制御を行なわせる
ことができ、マイクロコンピュータの実質的な処理能力
の向上を図ることができる。
たパルス幅のパルスを出力するものである場合には、電
動モータを起動停止する際などにおいては演算処理装置
が当該パルス幅を細かく連続的に制御するためにかかり
っきりになってしまう場合などが生じることがあるが、
本発明であれば、上記リロードレジスタの数を増やして
書き込み周期を長くしたり、書き込み期間を短縮するこ
とができるので、演算処理装置に他の制御を行なわせる
ことができ、マイクロコンピュータの実質的な処理能力
の向上を図ることができる。
【００３３】そして、以上の発明の構成を前提として、
上記切替器が、複数のリロードレジスタに対する書き込
みを検知してリロードレジスタの数と同数までカウント
することができる書込みカウンタを有し、リロードレジ
スタへの書き込みがなされる度に当該書込みカウンタで
カウントして当該カウント値に応じたリロードレジスタ
にデータバスの接続先を順次切り替えるようにすれば、
演算処理装置はリロードレジスタに対する書き込み動作
を行なうだけで複数のリロードレジスタの計測時間デー
タを更新することができ、効率よく当該計測時間データ
を更新することができる。特に、上記切替器が、リロー
ドレジスタへの書き込みを制御する信号が入力されて、
当該書き込み制御信号に応じて切り替え動作を行なうよ
うにすれば、リロードレジスタの接続先を切り替えるた
めに使用する信号を新たに設ける必要はなく、構成の増
加を必要最小限に抑えることができる。
上記切替器が、複数のリロードレジスタに対する書き込
みを検知してリロードレジスタの数と同数までカウント
することができる書込みカウンタを有し、リロードレジ
スタへの書き込みがなされる度に当該書込みカウンタで
カウントして当該カウント値に応じたリロードレジスタ
にデータバスの接続先を順次切り替えるようにすれば、
演算処理装置はリロードレジスタに対する書き込み動作
を行なうだけで複数のリロードレジスタの計測時間デー
タを更新することができ、効率よく当該計測時間データ
を更新することができる。特に、上記切替器が、リロー
ドレジスタへの書き込みを制御する信号が入力されて、
当該書き込み制御信号に応じて切り替え動作を行なうよ
うにすれば、リロードレジスタの接続先を切り替えるた
めに使用する信号を新たに設ける必要はなく、構成の増
加を必要最小限に抑えることができる。
【００３４】また、上記切替器が、データバスを介して
演算処理装置に接続された接続先レジスタを有し、当該
接続先レジスタに指定されたリロードレジスタに上記デ
ータバスの接続先を切り替えるようにすれば、書き込み
の際のアドレスを変更することなく演算処理装置は計測
時間データの更新が必要となったリロードレジスタのみ
を更新するようにして複数のリロードレジスタの計測時
間データを更新することができ、効率よく当該計測時間
データを更新することができる。
演算処理装置に接続された接続先レジスタを有し、当該
接続先レジスタに指定されたリロードレジスタに上記デ
ータバスの接続先を切り替えるようにすれば、書き込み
の際のアドレスを変更することなく演算処理装置は計測
時間データの更新が必要となったリロードレジスタのみ
を更新するようにして複数のリロードレジスタの計測時
間データを更新することができ、効率よく当該計測時間
データを更新することができる。
【００３５】更に、上記切替器が、データバスを介して
演算処理装置に接続された書込みカウンタを有し、当該
書込みカウンタに指定されたリロードレジスタに上記デ
ータバスの接続先を切り替えるとともに、リロードレジ
スタへの書き込みがなされる度に当該書込みカウンタの
内容を変更してデータバスの接続先を順次切り替えるよ
うにすれば、所定のリロードレジスタから順番に書き込
み動作を行なうだけで複数のリロードレジスタの計測時
間データを更新することができ、効率よく当該計測時間
データを更新することができる。特に、上記切替器が、
リロードレジスタへの書き込を制御する信号が入力され
て、当該書き込み制御信号に応じて切り替え動作を行な
うようにすれば、リロードレジスタの接続先を切り替え
るために使用する信号を新たに設ける必要はなく、構成
の増加を必要最小限に抑えることができる。
演算処理装置に接続された書込みカウンタを有し、当該
書込みカウンタに指定されたリロードレジスタに上記デ
ータバスの接続先を切り替えるとともに、リロードレジ
スタへの書き込みがなされる度に当該書込みカウンタの
内容を変更してデータバスの接続先を順次切り替えるよ
うにすれば、所定のリロードレジスタから順番に書き込
み動作を行なうだけで複数のリロードレジスタの計測時
間データを更新することができ、効率よく当該計測時間
データを更新することができる。特に、上記切替器が、
リロードレジスタへの書き込を制御する信号が入力され
て、当該書き込み制御信号に応じて切り替え動作を行な
うようにすれば、リロードレジスタの接続先を切り替え
るために使用する信号を新たに設ける必要はなく、構成
の増加を必要最小限に抑えることができる。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータを示すブロック図である。
ピュータを示すブロック図である。
【図２】 この発明の実施の形態２によるマイクロコン
ピュータを示すブロック図である。
ピュータを示すブロック図である。
【図３】 この発明の実施の形態３によるマイクロコン
ピュータを示すブロック図である。
ピュータを示すブロック図である。
【図４】 従来のマイクロコンピュータを示すブロック
図である。
図である。
【符号の説明】 ４９ 時間カウンタ、４５，４６，…，４７ リロード
レジスタ、４８ 制御回路、ＳＷ０，ＳＷ１，…，ＳＷ
Ｎ 接続先スイッチ（切替器）、１１，３１書込み回数
カウンタ（書込みカウンタ、切替器）、２１ 書込み許
可レジスタ（接続先レジスタ、切替器）、４２ デコー
ダ。
レジスタ、４８ 制御回路、ＳＷ０，ＳＷ１，…，ＳＷ
Ｎ 接続先スイッチ（切替器）、１１，３１書込み回数
カウンタ（書込みカウンタ、切替器）、２１ 書込み許
可レジスタ（接続先レジスタ、切替器）、４２ デコー
ダ。
Claims (6)
- 【請求項１】 設定された時間をカウントする時間カウ
ンタと、演算処理装置によりデータバスを介して計測時
間データが別々に書き込まれる複数のリロードレジスタ
と、当該複数のリロードレジスタに書き込まれた複数の
計測時間データのうちの１つを上記時間カウンタに設定
する制御回路と、上記演算処理装置からのデータバスの
接続先を上記複数のリロードレジスタの間で切り替える
切替器と、当該切替器よりも上記演算処理装置寄りのデ
ータバス上に配設され、上記演算処理装置が各リロード
レジスタにアクセスする際に上記データバスを上記切替
器に接続するデコーダとを有することを特徴とするマイ
クロコンピュータの内蔵タイマ。 - 【請求項２】 時間カウンタは、設定時間に応じたパル
ス幅のパルスを出力することを特徴とする請求項１記載
のマイクロコンピュータの内蔵タイマ。 - 【請求項３】 切替器は、複数のリロードレジスタに対
する書き込みを検知してリロードレジスタの数と同数ま
でカウントすることができる書込みカウンタを有し、リ
ロードレジスタへの書き込みがなされる度に当該書込み
カウンタでカウントして当該カウント値に応じたリロー
ドレジスタにデータバスの接続先を順次切り替えること
を特徴とする請求項１または請求項２記載のマイクロコ
ンピュータの内蔵タイマ。 - 【請求項４】 切替器は、データバスを介して演算処理
装置に接続された接続先レジスタを有し、当該接続先レ
ジスタに指定されたリロードレジスタに上記データバス
の接続先を切り替えることを特徴とする請求項１または
請求項２記載のマイクロコンピュータの内蔵タイマ。 - 【請求項５】 切替器は、データバスを介して演算処理
装置に接続された書込みカウンタを有し、当該書込みカ
ウンタに指定されたリロードレジスタに上記データバス
の接続先を切り替えるとともに、リロードレジスタへの
書き込みがなされる度に当該書込みカウンタの内容を変
更してデータバスの接続先を順次切り替えることを特徴
とする請求項１または請求項２記載のマイクロコンピュ
ータの内蔵タイマ。 - 【請求項６】 切替器は、リロードレジスタへの書き込
みを制御する信号が入力されて、当該書き込み制御信号
に応じて切り替え動作を行なうことを特徴とする請求項
３または請求項５記載のマイクロコンピュータの内蔵タ
イマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9216661A JPH1166031A (ja) | 1997-08-11 | 1997-08-11 | マイクロコンピュータの内蔵タイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9216661A JPH1166031A (ja) | 1997-08-11 | 1997-08-11 | マイクロコンピュータの内蔵タイマ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166031A true JPH1166031A (ja) | 1999-03-09 |
Family
ID=16691955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9216661A Pending JPH1166031A (ja) | 1997-08-11 | 1997-08-11 | マイクロコンピュータの内蔵タイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1166031A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008072350A1 (ja) * | 2006-12-15 | 2008-06-19 | Fujitsu Limited | 二重化タイマを用いたシステム監視装置、および監視方法 |
| JP2010176277A (ja) * | 2009-01-28 | 2010-08-12 | Sanyo Electric Co Ltd | データ転送システム |
| JP2013102594A (ja) * | 2011-11-08 | 2013-05-23 | Sony Corp | 電子機器および伝送システム |
-
1997
- 1997-08-11 JP JP9216661A patent/JPH1166031A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008072350A1 (ja) * | 2006-12-15 | 2008-06-19 | Fujitsu Limited | 二重化タイマを用いたシステム監視装置、および監視方法 |
| JPWO2008072350A1 (ja) * | 2006-12-15 | 2010-03-25 | 富士通株式会社 | 二重化タイマを用いたシステム監視装置、および監視方法 |
| JP2010176277A (ja) * | 2009-01-28 | 2010-08-12 | Sanyo Electric Co Ltd | データ転送システム |
| JP2013102594A (ja) * | 2011-11-08 | 2013-05-23 | Sony Corp | 電子機器および伝送システム |
| US9847814B2 (en) | 2011-11-08 | 2017-12-19 | Sony Corporation | Electronic apparatus and transmission system |
| US10567040B2 (en) | 2011-11-08 | 2020-02-18 | Sony Corporation | Electronic apparatus and transmission system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7949844B2 (en) | Pipelined burst memory access | |
| US5999991A (en) | Programmably selectable addresses for expansion cards for a motherboard | |
| US5606715A (en) | Flexible reset configuration of a data processing system and method therefor | |
| US4661925A (en) | Computer control memory apparatus providing variable microinstruction length | |
| US5652847A (en) | Circuit and system for multiplexing data and a portion of an address on a bus | |
| US5748982A (en) | Apparatus for selecting a user programmable address for an I/O device | |
| JPH1166031A (ja) | マイクロコンピュータの内蔵タイマ | |
| US6182189B1 (en) | Method and apparatus for placing a memory in a read-while-write mode | |
| JP3198997B2 (ja) | マイクロコンピュータ及びそのバーンインテスト方法 | |
| JPH06236291A (ja) | 内部及び外部の周辺機器とエミュレーションモードで作動可能なマイクロコンピュータ | |
| JPH1139212A (ja) | マイクロコンピュータ | |
| JPH05166391A (ja) | メモリ装置 | |
| JP3283505B2 (ja) | マイクロコンピュータ | |
| JPS62217483A (ja) | メモリ装置 | |
| JPH03278389A (ja) | 読み書き制御回路 | |
| KR100206898B1 (ko) | 멀티세트 디램 제어장치 | |
| JPH04253236A (ja) | アクセス制御方式 | |
| JPH07175748A (ja) | マイクロコンピュータシステム | |
| EP0332849A2 (en) | Sequence controller for controlling next operating state with a short delay | |
| JPH0855477A (ja) | メモリ装置 | |
| JPH0784940A (ja) | マイクロ・コントローラ | |
| JPH04262450A (ja) | プロセッサ | |
| JPS6182253A (ja) | メモリ−バンク切換方式 | |
| JPH05298249A (ja) | 情報処理装置のｉｏデバイス制御方式 | |
| JPH1049512A (ja) | マイクロコンピュータ |