JP2914252B2 - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JP2914252B2 JP2914252B2 JP7292087A JP29208795A JP2914252B2 JP 2914252 B2 JP2914252 B2 JP 2914252B2 JP 7292087 A JP7292087 A JP 7292087A JP 29208795 A JP29208795 A JP 29208795A JP 2914252 B2 JP2914252 B2 JP 2914252B2
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- gate
- film
- floating
- semiconductor memory
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【0001】
【発明の属する技術分野】本発明はフローティングゲー
ト及びコントロールゲートを有してデータを電気的に書
き込み、消去可能な不揮発性半導体メモリ装置の製造方
法に関する。
ト及びコントロールゲートを有してデータを電気的に書
き込み、消去可能な不揮発性半導体メモリ装置の製造方
法に関する。
【0002】
【従来の技術】コントロールゲートに印加する電圧を制
御してフローティングゲートに電荷を注入することでト
ランジスタの導電状態を変化させ、その状態により
“0”または“1”のデータを記憶させる不揮発性半導
体メモリ装置の一例として、米国特許第3,984,8
22号に記載のものがあり、その概略構成を図7に示
す。図7(a)はマスクパターンの平面レイアウト図、
図7(b)は断面構造図である。シリコン基板101上
にトンネルゲート酸化膜102を介して隣接するメモリ
セルのフローティングゲート103A,103Bが2つ
のフィールド201間にわたって形成されている。シリ
コン基板101の主面にはn型低濃度拡散層のドレイン
104D、ソース104Sが形成され、さらにn型高濃
度拡散層のドレイン108D、ソース108Sが形成さ
れる。また、フローティングゲート103A,103B
上には薄い絶縁膜105を介してコントロールゲート1
17A,117Bが設けられ、その表面にはBPSG膜
109が層間膜として形成され、この層間膜109の前
記ドレイン108D上にコンタクト110が開口され、
このコンタクト110を介してビット線111が接続さ
れている。なお、ソース108Sは図示しないソース線
に接続される。
御してフローティングゲートに電荷を注入することでト
ランジスタの導電状態を変化させ、その状態により
“0”または“1”のデータを記憶させる不揮発性半導
体メモリ装置の一例として、米国特許第3,984,8
22号に記載のものがあり、その概略構成を図7に示
す。図7(a)はマスクパターンの平面レイアウト図、
図7(b)は断面構造図である。シリコン基板101上
にトンネルゲート酸化膜102を介して隣接するメモリ
セルのフローティングゲート103A,103Bが2つ
のフィールド201間にわたって形成されている。シリ
コン基板101の主面にはn型低濃度拡散層のドレイン
104D、ソース104Sが形成され、さらにn型高濃
度拡散層のドレイン108D、ソース108Sが形成さ
れる。また、フローティングゲート103A,103B
上には薄い絶縁膜105を介してコントロールゲート1
17A,117Bが設けられ、その表面にはBPSG膜
109が層間膜として形成され、この層間膜109の前
記ドレイン108D上にコンタクト110が開口され、
このコンタクト110を介してビット線111が接続さ
れている。なお、ソース108Sは図示しないソース線
に接続される。
【0003】このような半導体メモリでは、その製造工
程においては、シリコン基板101上にマスク112’
を用いて素子分離領域を形成し、かつ素子領域の表面に
トンネルゲート酸化膜102と、マスク103A’,1
03B’を用いてフローティングゲート103A,10
3Bを形成した後、絶縁膜105を形成し、その上にコ
ントロールゲート117A,117Bを構成するポリシ
リコンを形成する。そして、このポリシリコンを図7
(a)に示したようなパターン形状のマスク117
A’,117B’を利用したフォトリソグラフィ技術に
より選択エッチングしてコントロールゲート117A,
117Bを形成する工程がとられている。また、マスク
110’と111’を用いてコンタクト110とビット
線111を形成する。
程においては、シリコン基板101上にマスク112’
を用いて素子分離領域を形成し、かつ素子領域の表面に
トンネルゲート酸化膜102と、マスク103A’,1
03B’を用いてフローティングゲート103A,10
3Bを形成した後、絶縁膜105を形成し、その上にコ
ントロールゲート117A,117Bを構成するポリシ
リコンを形成する。そして、このポリシリコンを図7
(a)に示したようなパターン形状のマスク117
A’,117B’を利用したフォトリソグラフィ技術に
より選択エッチングしてコントロールゲート117A,
117Bを形成する工程がとられている。また、マスク
110’と111’を用いてコンタクト110とビット
線111を形成する。
【0004】しかしながら、この製造方法では、コント
ロールゲート117A,117Bを形成する際のマスク
117A’,117B’をフローティングゲート103
A,103Bに対して位置合わせするときに、ミスアラ
イメントを考慮したマージンが、図7(a)のA−B方
向に必要とされる。例えば、A−B方向のミスアライメ
ント精度が±0.2μmならば、マスクはフローティン
グゲート103A,103Bの両側縁位置に対してそれ
ぞれ0.2μmだけ予め含めておく必要がある。このた
め、このマージン設定により、コンタクト110の開口
寸法を予め小さく設計しておくことによる接触抵抗の増
大が生じたり、或いは開口寸法を確保するために両フロ
ーティングゲート103A,103Bの間隔を大きくす
ることによるセルサイズの増大が生じるという問題が生
じることになる。
ロールゲート117A,117Bを形成する際のマスク
117A’,117B’をフローティングゲート103
A,103Bに対して位置合わせするときに、ミスアラ
イメントを考慮したマージンが、図7(a)のA−B方
向に必要とされる。例えば、A−B方向のミスアライメ
ント精度が±0.2μmならば、マスクはフローティン
グゲート103A,103Bの両側縁位置に対してそれ
ぞれ0.2μmだけ予め含めておく必要がある。このた
め、このマージン設定により、コンタクト110の開口
寸法を予め小さく設計しておくことによる接触抵抗の増
大が生じたり、或いは開口寸法を確保するために両フロ
ーティングゲート103A,103Bの間隔を大きくす
ることによるセルサイズの増大が生じるという問題が生
じることになる。
【0005】このため、従来では図8に示す構造が提案
されている。図8(a)はマクスパターンの平面レイア
ウト図、図8(b)は断面構造図である。この半導体メ
モリでは、コントロールゲート127A,127Bのマ
スク127A’,127B’はそのパターンの一部を切
込み、コントロールゲート127A,127Bの一側縁
がフローティングゲート103A,103Bの上面部で
終端されるようにし、かつこの切込みにより確保された
スペース内において開口寸法を大きくしたコンタクト1
10を配設している。この半導体メモリでは、両フロー
ティングゲート103A,103Bの間隔を大きくしな
くともコンタクト110がコントロールゲート127
A,127Bに干渉されることなく、その開口寸法が大
きくできるため、接触抵抗を低減し、かつセルサイズを
小さくする上では有利である。
されている。図8(a)はマクスパターンの平面レイア
ウト図、図8(b)は断面構造図である。この半導体メ
モリでは、コントロールゲート127A,127Bのマ
スク127A’,127B’はそのパターンの一部を切
込み、コントロールゲート127A,127Bの一側縁
がフローティングゲート103A,103Bの上面部で
終端されるようにし、かつこの切込みにより確保された
スペース内において開口寸法を大きくしたコンタクト1
10を配設している。この半導体メモリでは、両フロー
ティングゲート103A,103Bの間隔を大きくしな
くともコンタクト110がコントロールゲート127
A,127Bに干渉されることなく、その開口寸法が大
きくできるため、接触抵抗を低減し、かつセルサイズを
小さくする上では有利である。
【0006】
【発明が解決しようとする課題】しかしながら、この図
8の構造では、同図に例示するように、例えばコントロ
ールゲートのマスク127A’,127B’がB方向に
ミスアライメントされた場合には、各フローティングゲ
ート103A,103Bの上面部におけるそれぞれのコ
ントロールゲート127A,127Bの終端位置がミス
アライメント側に偏位されことになり、各コントロール
ゲート127A,127Bの上面部の面積が相違され、
結果としてフローティングゲート103A,103Bと
コントロールゲート127A,127Bの間の容量値が
相違されることになる。
8の構造では、同図に例示するように、例えばコントロ
ールゲートのマスク127A’,127B’がB方向に
ミスアライメントされた場合には、各フローティングゲ
ート103A,103Bの上面部におけるそれぞれのコ
ントロールゲート127A,127Bの終端位置がミス
アライメント側に偏位されことになり、各コントロール
ゲート127A,127Bの上面部の面積が相違され、
結果としてフローティングゲート103A,103Bと
コントロールゲート127A,127Bの間の容量値が
相違されることになる。
【0007】一般に、この主の半導体メモリでは、例え
ばその書き込み時には、コントロールゲート電位により
誘起されるフローティングゲート電位によりソース・ド
レイン間にチャネルが形成され、ソース・ドレイン間に
流れる電子のうちホットエレクトロンがフローティング
ゲートに注入される動作が行われる。このとき、注入量
はフローティングゲート電位値に大きく左右されるた
め、メモリセルの書き込みレベル(フロティングゲート
中の電子量)を揃えるためには、フローティングゲート
電位を揃える必要がある。そして、このフローティング
ゲート電位は、コントロールゲート電位と、両ゲート間
の容量結合により大きく支配されるため、前記したよう
に各メモリセルでのゲート間容量値が異なっていると、
両メモリセル間において書き込みレベルが相違され、そ
の後の読み出し速度のばらつきや、消去時の速度のばら
つきが生じる原因となり、半導体メモリ全体の特性ばら
つきが生じることになる。
ばその書き込み時には、コントロールゲート電位により
誘起されるフローティングゲート電位によりソース・ド
レイン間にチャネルが形成され、ソース・ドレイン間に
流れる電子のうちホットエレクトロンがフローティング
ゲートに注入される動作が行われる。このとき、注入量
はフローティングゲート電位値に大きく左右されるた
め、メモリセルの書き込みレベル(フロティングゲート
中の電子量)を揃えるためには、フローティングゲート
電位を揃える必要がある。そして、このフローティング
ゲート電位は、コントロールゲート電位と、両ゲート間
の容量結合により大きく支配されるため、前記したよう
に各メモリセルでのゲート間容量値が異なっていると、
両メモリセル間において書き込みレベルが相違され、そ
の後の読み出し速度のばらつきや、消去時の速度のばら
つきが生じる原因となり、半導体メモリ全体の特性ばら
つきが生じることになる。
【0008】本発明の目的は、コンタクトでの接触抵抗
の低減とメモリセルサイズの縮小を可能とする一方で、
個々のメモリセルの特性ばらつきを改善した不揮発性半
導体メモリ装置の製造方法を提供することにある。
の低減とメモリセルサイズの縮小を可能とする一方で、
個々のメモリセルの特性ばらつきを改善した不揮発性半
導体メモリ装置の製造方法を提供することにある。
【0009】
【課題を解決するための手段】本発明の不揮発性半導体
メモリ装置の製造方法は、半導体基板の表面にトンネル
絶縁膜を形成する工程と、このトンネル絶縁膜上にフロ
ーティングゲートを形成する工程と、フローティングゲ
ートを覆うように薄い絶縁膜とコントロールゲート材料
膜を形成する工程と、フローティングゲートよりもゲー
ト長方向に長い寸法でマスクを形成し、このマスクを利
用してコントロールゲート材料膜と薄い絶縁膜とを異方
性エッチングする工程と、前記マスクを利用してコント
ロールゲート材料膜を等方性エッチングしてコントロー
ルゲート材料膜の半導体基板上の前記薄い絶縁膜上に延
在した部分をエッチング除去してコントールゲートを形
成する工程とを含んでいる。
メモリ装置の製造方法は、半導体基板の表面にトンネル
絶縁膜を形成する工程と、このトンネル絶縁膜上にフロ
ーティングゲートを形成する工程と、フローティングゲ
ートを覆うように薄い絶縁膜とコントロールゲート材料
膜を形成する工程と、フローティングゲートよりもゲー
ト長方向に長い寸法でマスクを形成し、このマスクを利
用してコントロールゲート材料膜と薄い絶縁膜とを異方
性エッチングする工程と、前記マスクを利用してコント
ロールゲート材料膜を等方性エッチングしてコントロー
ルゲート材料膜の半導体基板上の前記薄い絶縁膜上に延
在した部分をエッチング除去してコントールゲートを形
成する工程とを含んでいる。
【0010】また、本発明では、前記工程によって形成
されたコントロールゲートの表面に導電膜を被着する工
程と、この導電膜を異方性エッチングしてフローティン
グゲートの側面部においてコントロールゲートと一体化
されるサイドコントロールゲートを形成する工程とを含
むことが好ましい。
されたコントロールゲートの表面に導電膜を被着する工
程と、この導電膜を異方性エッチングしてフローティン
グゲートの側面部においてコントロールゲートと一体化
されるサイドコントロールゲートを形成する工程とを含
むことが好ましい。
【0011】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図1は本発明の第1の実施形態を示
す図であり、図1(a)はマスクパターンの平面レイア
ウト図、図1(b)は断面構造図である。シリコン基板
101上に膜厚100Åのトンネルゲート酸化膜102
が形成され、この上に膜厚1500Åのポリシリコン膜
からなるフローティングゲート103A,103Bが形
成されている。また、これらフローティングゲート10
3A,103Bを挟んだシリコン基板101の主面に
は、n型低濃度拡散層のドレイン104Dとソース10
4Sが形成され、さらにこれらの内部にn型高濃度拡散
層のドレイン108Dとソース108Sが形成されてい
る。
参照して説明する。図1は本発明の第1の実施形態を示
す図であり、図1(a)はマスクパターンの平面レイア
ウト図、図1(b)は断面構造図である。シリコン基板
101上に膜厚100Åのトンネルゲート酸化膜102
が形成され、この上に膜厚1500Åのポリシリコン膜
からなるフローティングゲート103A,103Bが形
成されている。また、これらフローティングゲート10
3A,103Bを挟んだシリコン基板101の主面に
は、n型低濃度拡散層のドレイン104Dとソース10
4Sが形成され、さらにこれらの内部にn型高濃度拡散
層のドレイン108Dとソース108Sが形成されてい
る。
【0012】一方、前記フローティングゲート103
A,103Bの表面を覆うように膜厚200Åの薄い酸
化膜105が形成され、この上に膜厚1000Åのポリ
シリコン膜からなるコントロールゲート107A,10
7Bが形成される。このコントロールゲート107A,
107Bは、前記フローティングゲート103A,10
3Bの上面の全領域と、一方の側面の略全領域と、他方
の側面の一部の領域とにわたってフローティングゲート
103A,103Bを覆うように形成されている。そし
て、全面に膜厚5000ÅのBPSG膜からなる層間膜
109が設けられ、かつ前記ドレイン108Dに対応す
る層間膜109にはコンタクト110が開口され、この
コンタクト110を介してビット線111がドレイン1
08Dに接続されている。
A,103Bの表面を覆うように膜厚200Åの薄い酸
化膜105が形成され、この上に膜厚1000Åのポリ
シリコン膜からなるコントロールゲート107A,10
7Bが形成される。このコントロールゲート107A,
107Bは、前記フローティングゲート103A,10
3Bの上面の全領域と、一方の側面の略全領域と、他方
の側面の一部の領域とにわたってフローティングゲート
103A,103Bを覆うように形成されている。そし
て、全面に膜厚5000ÅのBPSG膜からなる層間膜
109が設けられ、かつ前記ドレイン108Dに対応す
る層間膜109にはコンタクト110が開口され、この
コンタクト110を介してビット線111がドレイン1
08Dに接続されている。
【0013】したがって、このように構成された半導体
メモリは、コントロールゲート107A,107Bの構
成において、その側縁部がフローティングゲート103
A,103Bの側方においてシリコン基板101に対向
する領域が存在していない点で図7の構造のものと相違
しており、またコントロールゲート107A,107B
の側縁部がフローティングゲート103A,103Bの
上面において終端されていない点で図8の構造のものと
相違している。
メモリは、コントロールゲート107A,107Bの構
成において、その側縁部がフローティングゲート103
A,103Bの側方においてシリコン基板101に対向
する領域が存在していない点で図7の構造のものと相違
しており、またコントロールゲート107A,107B
の側縁部がフローティングゲート103A,103Bの
上面において終端されていない点で図8の構造のものと
相違している。
【0014】図2ないし図4は図1の半導体メモリを製
造する方法を工程順に示す図であり、図2及び図3の各
(a)はマスクの平面レイアウト図、図2及び図3の各
(b)と図4はその断面構造図である。先ず、図1及び
図2のように、フィールドパターン112’を用いたL
OCOS法によりシリコン基板101に素子分離領域
(図示せず)を形成した後、シリコン基板101の表面
を熱処理してトンネルゲート酸化膜102を形成する。
次いで、不純物が含まれた膜厚1500Åのポリシリコ
ン膜を全面に成長した後、フローティングゲートパター
ン103A’,103B’を用いたフォトリソグラフィ
技術によりポリシリコン膜とトンネルゲート酸化膜10
2を順次エッチングし、フローティングゲート103
A,103Bを形成する。その後、シリコン基板101
にリンを熱拡散、或いはイオン注入により導入し、低濃
度拡散層のドレイン104Dとソース104Sを形成す
る。
造する方法を工程順に示す図であり、図2及び図3の各
(a)はマスクの平面レイアウト図、図2及び図3の各
(b)と図4はその断面構造図である。先ず、図1及び
図2のように、フィールドパターン112’を用いたL
OCOS法によりシリコン基板101に素子分離領域
(図示せず)を形成した後、シリコン基板101の表面
を熱処理してトンネルゲート酸化膜102を形成する。
次いで、不純物が含まれた膜厚1500Åのポリシリコ
ン膜を全面に成長した後、フローティングゲートパター
ン103A’,103B’を用いたフォトリソグラフィ
技術によりポリシリコン膜とトンネルゲート酸化膜10
2を順次エッチングし、フローティングゲート103
A,103Bを形成する。その後、シリコン基板101
にリンを熱拡散、或いはイオン注入により導入し、低濃
度拡散層のドレイン104Dとソース104Sを形成す
る。
【0015】次いで、図3のように、全面にCVD法に
より酸化膜或いは酸化膜と窒化膜の積層膜を膜厚200
Åに形成し、さらにその上に不純物が含まれたポリシリ
コン膜107を1000Åの膜厚に成長する。そして、
コントロールゲートパターン107A’,107B’に
よりレジストマスク106A,106Bを形成する。こ
のレジストマスク106A,106Bはフローティング
ゲート103A,103Bの長さ寸法(同図の左右方向
の長さ)よりも大きくされており、かつここではレジス
トマスク106A,106Bが一体的にフローティング
ゲート103A,103Bに対しB方向にミスアライメ
ントされた状態を示している。このミスアライメントは
フォトリソグラフィ装置の能力に支配され、その量は現
在では0.1〜0.2μm程度である。続いて、前記レ
ジストマスク106A,106Bを用いて前記ポリシリ
コン膜107を異方性エッチングし、予備コントロール
ゲート107AA,107BBを形成する。
より酸化膜或いは酸化膜と窒化膜の積層膜を膜厚200
Åに形成し、さらにその上に不純物が含まれたポリシリ
コン膜107を1000Åの膜厚に成長する。そして、
コントロールゲートパターン107A’,107B’に
よりレジストマスク106A,106Bを形成する。こ
のレジストマスク106A,106Bはフローティング
ゲート103A,103Bの長さ寸法(同図の左右方向
の長さ)よりも大きくされており、かつここではレジス
トマスク106A,106Bが一体的にフローティング
ゲート103A,103Bに対しB方向にミスアライメ
ントされた状態を示している。このミスアライメントは
フォトリソグラフィ装置の能力に支配され、その量は現
在では0.1〜0.2μm程度である。続いて、前記レ
ジストマスク106A,106Bを用いて前記ポリシリ
コン膜107を異方性エッチングし、予備コントロール
ゲート107AA,107BBを形成する。
【0016】続いて、図4に示すように、前記レジスト
マスク106A,106Bを再度利用して予備コントロ
ールゲート107AA,107BBを等方性エッチング
する。これにより、予備コントロールゲート107A
A,107BBはレジストマクス106A,106Bの
裾部分で露呈されている部分からエッチングが進行さ
れ、いわゆるサイドエッチングが行われる。そして、予
備コントロールゲート107AA,107BBのシリコ
ン基板101に対向する領域の部分がなくなるまで、す
なわちこの例ではレジストマスク106A,106Bが
ミスアライメントされた方向側のシリコン基板101に
対向する部分の長さが長い側の部分が完全にエッチング
されるまで、エッチングを実行する。したがって、長さ
が短い反対側の予備コントロールゲートでは、フローテ
ィングゲート103A,103Bの側面に対向する部分
までがエッチングされることになる。
マスク106A,106Bを再度利用して予備コントロ
ールゲート107AA,107BBを等方性エッチング
する。これにより、予備コントロールゲート107A
A,107BBはレジストマクス106A,106Bの
裾部分で露呈されている部分からエッチングが進行さ
れ、いわゆるサイドエッチングが行われる。そして、予
備コントロールゲート107AA,107BBのシリコ
ン基板101に対向する領域の部分がなくなるまで、す
なわちこの例ではレジストマスク106A,106Bが
ミスアライメントされた方向側のシリコン基板101に
対向する部分の長さが長い側の部分が完全にエッチング
されるまで、エッチングを実行する。したがって、長さ
が短い反対側の予備コントロールゲートでは、フローテ
ィングゲート103A,103Bの側面に対向する部分
までがエッチングされることになる。
【0017】しかる後、図1に示したように、シリコン
基板101の表面にコントロールゲート103A,10
3Bをマスクとしてヒ素をイオン注入し、高濃度拡散層
のドレイン108Dとソース108Sを形成する。ま
た、全面に膜厚5000ÅのBPSG膜を成長して層間
膜109を形成し、さらに層間膜109には前記ドレイ
ン108D上にコンタクトパターン110’(図1参
照)を用いてコンタクト110を開口する。そして、全
面にアルミニウム膜をスパッタ形成し、ビット線パター
ン111’によりアルミニウム膜をエッチングしてビッ
ト線111を形成する。
基板101の表面にコントロールゲート103A,10
3Bをマスクとしてヒ素をイオン注入し、高濃度拡散層
のドレイン108Dとソース108Sを形成する。ま
た、全面に膜厚5000ÅのBPSG膜を成長して層間
膜109を形成し、さらに層間膜109には前記ドレイ
ン108D上にコンタクトパターン110’(図1参
照)を用いてコンタクト110を開口する。そして、全
面にアルミニウム膜をスパッタ形成し、ビット線パター
ン111’によりアルミニウム膜をエッチングしてビッ
ト線111を形成する。
【0018】このように形成された図1の半導体メモリ
では、その製造時のコントロールゲート107A,10
7Bのマスク107A’,107B’のマージンについ
てみると、コントロールゲート107A,107Bはフ
ローティングゲート103A,103Bの両側にコント
ロールゲートの膜厚分だけ確保されていればよいため、
そのマージンはコントロールゲート107A,107B
の膜厚に等しくなる。すなわち、コントロールゲート1
07A,107Bの膜厚を0.1μmとすれば、片側マ
ージンは0.1μmでよく、オーバマージンは不要とな
る。これにより、隣接するフローティングゲート103
A,103B及びコントロールゲート107A,107
Bの間隔、即ち隣接するメモリせるトランジスタの間隔
を縮小することができ、メモリセルの微細化により高集
積化が可能となる。
では、その製造時のコントロールゲート107A,10
7Bのマスク107A’,107B’のマージンについ
てみると、コントロールゲート107A,107Bはフ
ローティングゲート103A,103Bの両側にコント
ロールゲートの膜厚分だけ確保されていればよいため、
そのマージンはコントロールゲート107A,107B
の膜厚に等しくなる。すなわち、コントロールゲート1
07A,107Bの膜厚を0.1μmとすれば、片側マ
ージンは0.1μmでよく、オーバマージンは不要とな
る。これにより、隣接するフローティングゲート103
A,103B及びコントロールゲート107A,107
Bの間隔、即ち隣接するメモリせるトランジスタの間隔
を縮小することができ、メモリセルの微細化により高集
積化が可能となる。
【0019】また、一方で、コントロールゲート107
A,107Bはシリコン基板101に対向している部分
がサイドエッチングにより除去されるため、隣接するメ
モリセルトランジスタの各フローティングゲート及びコ
ントロールゲートの間にはコントロールゲートの基板対
向領域が存在しておらず、両者の間隔が小さい場合でも
コンタクト110の開口寸法を大きく設計でき、ドレイ
ン108Dとの接触抵抗を低減することができる。
A,107Bはシリコン基板101に対向している部分
がサイドエッチングにより除去されるため、隣接するメ
モリセルトランジスタの各フローティングゲート及びコ
ントロールゲートの間にはコントロールゲートの基板対
向領域が存在しておらず、両者の間隔が小さい場合でも
コンタクト110の開口寸法を大きく設計でき、ドレイ
ン108Dとの接触抵抗を低減することができる。
【0020】さらに、コントロールゲートのマスク10
7A’,107B’がミスアライメントされた場合で
も、各メモリセルのフローティングゲート103A,1
03Bに対する各コントロールゲート107A,107
Bの偏位量は等しく、しかもコントロールゲート107
A,107Bはシリコン基板101に対向する部分が全
てエッチング除去されるため、フローティングゲート1
03A,103Bの一方の側面においてコントロールゲ
ート107A,107Bがエッチングされた場合でも、
各メモリセルにおけるコントロールゲートとフローティ
ングゲートの対向面積は全て等しくなり、容量値も等し
くなる。これにより、各メモリセルにおけるデータの書
き込みレベルが相違され、その後における読み出し速度
のばらつきや、消去時の速度のばらつきが解消でき、半
導体メモリ全体の特性ばらつきが改善されることにな
る。
7A’,107B’がミスアライメントされた場合で
も、各メモリセルのフローティングゲート103A,1
03Bに対する各コントロールゲート107A,107
Bの偏位量は等しく、しかもコントロールゲート107
A,107Bはシリコン基板101に対向する部分が全
てエッチング除去されるため、フローティングゲート1
03A,103Bの一方の側面においてコントロールゲ
ート107A,107Bがエッチングされた場合でも、
各メモリセルにおけるコントロールゲートとフローティ
ングゲートの対向面積は全て等しくなり、容量値も等し
くなる。これにより、各メモリセルにおけるデータの書
き込みレベルが相違され、その後における読み出し速度
のばらつきや、消去時の速度のばらつきが解消でき、半
導体メモリ全体の特性ばらつきが改善されることにな
る。
【0021】なお、コントロールゲートを形成するレジ
スト合わせ精度を±0.2μmとした場合、コントロー
ルゲートのサイドエッチングは、最大レジスト合わせ精
度分、すなわち0.2μm+|−0.2μm|=0.4
μmの範囲内で行なえばよい。また、ミスアライメント
が生じない場合には、図3のレジストマスクはフローテ
ィングゲートに対して対称となるため、コントロールゲ
ートはフローティングゲートの両側で均一長さとなり、
それぞれにおいてフローティングゲートの側面の全部或
いは下側の一部を残した状態で均等に形成されることに
なる。
スト合わせ精度を±0.2μmとした場合、コントロー
ルゲートのサイドエッチングは、最大レジスト合わせ精
度分、すなわち0.2μm+|−0.2μm|=0.4
μmの範囲内で行なえばよい。また、ミスアライメント
が生じない場合には、図3のレジストマスクはフローテ
ィングゲートに対して対称となるため、コントロールゲ
ートはフローティングゲートの両側で均一長さとなり、
それぞれにおいてフローティングゲートの側面の全部或
いは下側の一部を残した状態で均等に形成されることに
なる。
【0022】図5は本発明の第2の実施形態の断面構造
図であり、図1と等価な部分には同一符号を付してあ
る。この実施形態では、図1の構造のフローティングゲ
ートの両側面位置において、それぞれコントロールゲー
トの両側面と一体的にサイドコントロールゲート113
A,113Bが形成されている。このサイドコントロー
ルゲート113A,113Bはそれぞれフローティング
ゲート103A,103Bの膜厚寸法に等しく形成され
ており、したがって、このサイドコントロールゲート1
13A,113Bとコントロールゲート107A,10
7Bとで構成されるゲートは、フローティングゲート1
03A,103Bの上面と両側面の全ての領域に延在さ
れることになる。したがって、全てのメモリセルのフロ
ーティングゲート103A,103Bにおいてフローテ
ィングゲート103A,103Bの表面の全てを利用し
た容量値を得ることが可能となる。
図であり、図1と等価な部分には同一符号を付してあ
る。この実施形態では、図1の構造のフローティングゲ
ートの両側面位置において、それぞれコントロールゲー
トの両側面と一体的にサイドコントロールゲート113
A,113Bが形成されている。このサイドコントロー
ルゲート113A,113Bはそれぞれフローティング
ゲート103A,103Bの膜厚寸法に等しく形成され
ており、したがって、このサイドコントロールゲート1
13A,113Bとコントロールゲート107A,10
7Bとで構成されるゲートは、フローティングゲート1
03A,103Bの上面と両側面の全ての領域に延在さ
れることになる。したがって、全てのメモリセルのフロ
ーティングゲート103A,103Bにおいてフローテ
ィングゲート103A,103Bの表面の全てを利用し
た容量値を得ることが可能となる。
【0023】図6は図5の半導体メモリを製造する工程
を示す図である。図2ないし図4の工程でコントロール
ゲート107A,107Bを形成した後、図6(a)の
ように、レジストマスク106A,106Bを剥離した
上で、シリコン基板101にヒ素をイオン注入して高濃
度拡散層のドレイン108Dとソース108Sを形成す
る。そして、全面に不純物が含まれたポリシリコン膜1
13を膜厚500Åに成長する。これにより、コントロ
ールゲート107A,107Bにより覆われていないフ
ローティングゲート103A,103Bの側面にもポリ
シリコン膜113が成長され、かつコントロールゲート
107A,107Bと一体化される。
を示す図である。図2ないし図4の工程でコントロール
ゲート107A,107Bを形成した後、図6(a)の
ように、レジストマスク106A,106Bを剥離した
上で、シリコン基板101にヒ素をイオン注入して高濃
度拡散層のドレイン108Dとソース108Sを形成す
る。そして、全面に不純物が含まれたポリシリコン膜1
13を膜厚500Åに成長する。これにより、コントロ
ールゲート107A,107Bにより覆われていないフ
ローティングゲート103A,103Bの側面にもポリ
シリコン膜113が成長され、かつコントロールゲート
107A,107Bと一体化される。
【0024】その後、図6(b)のように、ポリシリコ
ン膜113をその膜厚である500Åだけ異方性エッチ
ングすることにより、フローティングゲート103A,
103Bの上面部とシリコン基板101の表面部の各領
域のポリシリコン膜113がエッチング除去され、フロ
ーティングゲート103A,103Bの両側面部にのみ
ポリシリコン膜113が残され、サイドコントロールゲ
ート113A,113Bが形成される。その後は、図1
の半導体メモリと同様に層間膜109、コンタクト11
0、ビット線111を形成することで図5の構成が製造
される。
ン膜113をその膜厚である500Åだけ異方性エッチ
ングすることにより、フローティングゲート103A,
103Bの上面部とシリコン基板101の表面部の各領
域のポリシリコン膜113がエッチング除去され、フロ
ーティングゲート103A,103Bの両側面部にのみ
ポリシリコン膜113が残され、サイドコントロールゲ
ート113A,113Bが形成される。その後は、図1
の半導体メモリと同様に層間膜109、コンタクト11
0、ビット線111を形成することで図5の構成が製造
される。
【0025】
【発明の効果】以上説明したように本発明は、半導体基
板の表面にトンネル絶縁膜を形成し、かつその上にフロ
ーティングゲートを形成した後、フローティングゲート
を覆うように薄い絶縁膜とコントロールゲート材料膜を
形成し、フローティングゲートよりもゲート長方向に長
い寸法でマスクを形成し、このマスクを利用してコント
ロールゲート材料膜と薄い絶縁膜とを異方性エッチング
し、さらに、前記マスクを利用してコントロールゲート
材料膜を等方性エッチングしてコントロールゲート材料
膜の半導体基板上の前記薄い絶縁膜上に延在した部分を
エッチング除去してコントールゲートを形成する工程と
を含んでいるので、コントロールゲートがフローティン
グゲートの上面部と、側面部の少なくとも一部の領域と
にわたる領域にのみ形成され、特に半導体基板に対向す
る領域には存在していない不揮発性半導体メモリを容易
に製造することができる。したがって、コントロールゲ
ートを製造する際のマスクのマージンを少なくし、隣接
するメモリセルの間隔を低減してもコンタクトの開口寸
法を大きくして接触抵抗を低減し、かつメモリセルサイ
ズを微細化して高集積化が実現できる。また、ミスアラ
イメントが生じた場合でも、各メモリセルにおけるフロ
ーティングゲートとコントロールゲートの容量値を等し
くし、データの書き込み、読み出しの動作速度を均一化
し、特性のばらつきを防止することができる。
板の表面にトンネル絶縁膜を形成し、かつその上にフロ
ーティングゲートを形成した後、フローティングゲート
を覆うように薄い絶縁膜とコントロールゲート材料膜を
形成し、フローティングゲートよりもゲート長方向に長
い寸法でマスクを形成し、このマスクを利用してコント
ロールゲート材料膜と薄い絶縁膜とを異方性エッチング
し、さらに、前記マスクを利用してコントロールゲート
材料膜を等方性エッチングしてコントロールゲート材料
膜の半導体基板上の前記薄い絶縁膜上に延在した部分を
エッチング除去してコントールゲートを形成する工程と
を含んでいるので、コントロールゲートがフローティン
グゲートの上面部と、側面部の少なくとも一部の領域と
にわたる領域にのみ形成され、特に半導体基板に対向す
る領域には存在していない不揮発性半導体メモリを容易
に製造することができる。したがって、コントロールゲ
ートを製造する際のマスクのマージンを少なくし、隣接
するメモリセルの間隔を低減してもコンタクトの開口寸
法を大きくして接触抵抗を低減し、かつメモリセルサイ
ズを微細化して高集積化が実現できる。また、ミスアラ
イメントが生じた場合でも、各メモリセルにおけるフロ
ーティングゲートとコントロールゲートの容量値を等し
くし、データの書き込み、読み出しの動作速度を均一化
し、特性のばらつきを防止することができる。
【図1】本発明の不揮発性半導体メモリ装置の第1の実
施形態のマスクレイアウト図と断面構造図である。
施形態のマスクレイアウト図と断面構造図である。
【図2】図1の半導体メモリ装置の製造方法の工程1を
示すマスクレイアウト図と断面構造図である。
示すマスクレイアウト図と断面構造図である。
【図3】図1の半導体メモリ装置の製造方法の工程2を
示すマスクレイアウト図と断面構造図である。
示すマスクレイアウト図と断面構造図である。
【図4】図1の半導体メモリ装置の製造方法の工程3を
示す断面構造図である。
示す断面構造図である。
【図5】本発明の第2の実施形態の断面構造図である。
【図6】図5の半導体メモリ装置の製造方法を示す断面
構造図である。
構造図である。
【図7】従来の不揮発性半導体メモリ装置の一例のマス
クレイアウト図と断面構造図である。
クレイアウト図と断面構造図である。
【図8】従来の不揮発性半導体メモリ装置の他の例のマ
スクレイアウト図と断面構造図である。
スクレイアウト図と断面構造図である。
101 シリコン基板 102 トンネルゲート酸化膜 103A,103B フローティングゲート 104D,104S 低濃度ソース・ドレイン領域 105 薄い絶縁膜 107A,107B コントロールゲート 108D,108S 高濃度ソース・ドレイン領域 109 層間膜 110 コンタクト 111 ビット線 113 サイドコントロールゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項1】 半導体基板の表面にトンネル絶縁膜を形
成する工程と、このトンネル絶縁膜上にフローティング
ゲートを形成する工程と、前記フローティングゲートを
覆うように薄い絶縁膜とコントロールゲート材料膜を形
成する工程と、前記フローティングゲートよりもゲート
長方向に長い寸法でマスクを形成し、このマスクを利用
して前記コントロールゲート材料膜と薄い絶縁膜とを異
方性エッチングする工程と、前記マスクを利用して前記
コントロールゲート材料膜を等方性エッチングしてコン
トロールゲート材料膜の半導体基板上の前記薄い絶縁膜
上に延在した部分をエッチング除去してコントロールゲ
ートを形成する工程とを含むことを特徴とする不揮発性
半導体メモリ装置の製造方法。 - 【請求項2】 形成された前記コントロールゲートの表
面に導電膜を被着する工程と、この導電膜を異方性エッ
チングしてフローティングゲートの側面部において前記
コントロールゲートと一体化されるサイドコントロール
ゲートを形成する工程とを含む請求項6の不揮発性半導
体メモリ装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7292087A JP2914252B2 (ja) | 1995-10-14 | 1995-10-14 | 不揮発性半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7292087A JP2914252B2 (ja) | 1995-10-14 | 1995-10-14 | 不揮発性半導体メモリ装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09116031A JPH09116031A (ja) | 1997-05-02 |
JP2914252B2 true JP2914252B2 (ja) | 1999-06-28 |
Family
ID=17777388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7292087A Expired - Lifetime JP2914252B2 (ja) | 1995-10-14 | 1995-10-14 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2914252B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100635199B1 (ko) * | 2005-05-12 | 2006-10-16 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0277169A (ja) * | 1988-06-30 | 1990-03-16 | Toshiba Corp | 不揮発性メモリ装置 |
JPH03250669A (ja) * | 1990-01-12 | 1991-11-08 | Mitsubishi Electric Corp | Mos型半導体装置およびその製造方法 |
JPH04186882A (ja) * | 1990-11-21 | 1992-07-03 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JPH07111293A (ja) * | 1993-10-14 | 1995-04-25 | Mitsubishi Electric Corp | 不揮発性メモリ素子およびその製造方法 |
KR0144421B1 (ko) * | 1994-07-18 | 1998-07-01 | 김주용 | 플레쉬 이.이.피.롬의 제조방법 |
-
1995
- 1995-10-14 JP JP7292087A patent/JP2914252B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09116031A (ja) | 1997-05-02 |
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