JPH10335601A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10335601A JPH10335601A JP9138601A JP13860197A JPH10335601A JP H10335601 A JPH10335601 A JP H10335601A JP 9138601 A JP9138601 A JP 9138601A JP 13860197 A JP13860197 A JP 13860197A JP H10335601 A JPH10335601 A JP H10335601A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 パターン設計を煩雑にすることなく、位置ズ
レに対する余裕を大きくして生産性を向上させる。 【解決手段】 チップが複数のアレイ部104に分割さ
れており、少なくとも一部のアレイ部104間の境界に
デコーダ回路部(Xデコーダ102、Yデコーダ10
3)が形成されている。デコーダ回路部102、103
を介して隣り合うアレイ部104の、第2の領域(セン
スアンプ部122、サブワードドライブ部123、クロ
ス部122)内のパターン(F字で表示)は、デコーダ
回路部102、103を中心として実質的に線対称に配
列されている。全てのアレイ部104において、第1の
領域(メモリセル部122)内のパターン(P字で表
示)は全て同一方向に配列されている。
レに対する余裕を大きくして生産性を向上させる。 【解決手段】 チップが複数のアレイ部104に分割さ
れており、少なくとも一部のアレイ部104間の境界に
デコーダ回路部(Xデコーダ102、Yデコーダ10
3)が形成されている。デコーダ回路部102、103
を介して隣り合うアレイ部104の、第2の領域(セン
スアンプ部122、サブワードドライブ部123、クロ
ス部122)内のパターン(F字で表示)は、デコーダ
回路部102、103を中心として実質的に線対称に配
列されている。全てのアレイ部104において、第1の
領域(メモリセル部122)内のパターン(P字で表
示)は全て同一方向に配列されている。
Description
【0001】
【発明の属する技術分野】本発明は、半導体メモリを含
む半導体装置において、パターンの重ね合わせ余裕度を
増大させるアレイパターン配置を採用した半導体装置に
関する。
む半導体装置において、パターンの重ね合わせ余裕度を
増大させるアレイパターン配置を採用した半導体装置に
関する。
【0002】
【従来の技術】半導体メモリは、およそ3年間に記憶容
量(ビットを単位とする)が4倍に増大するようなペー
スでチップの開発が継続的に行われている。この進歩
は、主に加工技術の微細化とチップ面積増大によって実
現されてきた。3年に4倍の大容量化を1世代とする
と、各世代の半導体素子を構成するパターン寸法の加工
技術は世代ごとに約2/3に縮小され、チップ面積は世
代ごとに約1.5倍増大してきた。
量(ビットを単位とする)が4倍に増大するようなペー
スでチップの開発が継続的に行われている。この進歩
は、主に加工技術の微細化とチップ面積増大によって実
現されてきた。3年に4倍の大容量化を1世代とする
と、各世代の半導体素子を構成するパターン寸法の加工
技術は世代ごとに約2/3に縮小され、チップ面積は世
代ごとに約1.5倍増大してきた。
【0003】半導体メモリチップの主な構成要素は、情
報を蓄積するメモリセルが2次元のマトリクス状に配列
されたメモリセル部(一般に、1メモリセル=1ビット
となる)と、任意のメモリセルから情報を読み書きする
ためのセンスアンプ回路部およびデコーダ部と、制御回
路および入出力回路部である。
報を蓄積するメモリセルが2次元のマトリクス状に配列
されたメモリセル部(一般に、1メモリセル=1ビット
となる)と、任意のメモリセルから情報を読み書きする
ためのセンスアンプ回路部およびデコーダ部と、制御回
路および入出力回路部である。
【0004】メモリ容量の大きさはメモリセルの数に対
応している。そして、チップの中で占有面積率が最も大
きなものがメモリセル部である。できるだけ多くのメモ
リセルを小さな面積のチップに配置することが望まし
く、そのためには、一つのメモリセルをできるだけ小さ
い面積に形成する必要がある。そこで、メモリセル部に
おいて、チップの中で最も小さな設計寸法を用いてパタ
ーンが配置される。また、メモリセル部は、複数のパタ
ーンを重ね合わせることで形成されているために、複数
の層の重ね合わせに対する寸法余裕も最も小さな値が設
定される。
応している。そして、チップの中で占有面積率が最も大
きなものがメモリセル部である。できるだけ多くのメモ
リセルを小さな面積のチップに配置することが望まし
く、そのためには、一つのメモリセルをできるだけ小さ
い面積に形成する必要がある。そこで、メモリセル部に
おいて、チップの中で最も小さな設計寸法を用いてパタ
ーンが配置される。また、メモリセル部は、複数のパタ
ーンを重ね合わせることで形成されているために、複数
の層の重ね合わせに対する寸法余裕も最も小さな値が設
定される。
【0005】ところで、記憶容量(ビット数)がまだ小
さかった以前の半導体メモリでは、メモリセルはチップ
にひとかたまりの領域として半導体メモリチップ内に構
成されていた。しかし、記憶容量の増大した近年の半導
体メモリでは、ひとかたまりのメモリセル部によってチ
ップを構成しようとすると、メモリセルを縦方向および
横方向に接続する数が多くなり、配線、即ち、ビット線
およびワード線の長さが長くなる。また、前述のように
設計寸法が小さくされている上に、ビット数の増加によ
って配線幅寸法がさらに縮小される。その結果、配線抵
抗が増加して動作速度が遅くなる。さらに、一本のビッ
ト線に接続するメモリセルの増加によってメモリセルか
ら情報を読み出すための信号が小さくなる。これら二つ
の理由から、記憶容量の大きな半導体装置では、メモリ
セル部をひとかたまりの領域とはせず、メモリセル部を
複数に分割して配置している。
さかった以前の半導体メモリでは、メモリセルはチップ
にひとかたまりの領域として半導体メモリチップ内に構
成されていた。しかし、記憶容量の増大した近年の半導
体メモリでは、ひとかたまりのメモリセル部によってチ
ップを構成しようとすると、メモリセルを縦方向および
横方向に接続する数が多くなり、配線、即ち、ビット線
およびワード線の長さが長くなる。また、前述のように
設計寸法が小さくされている上に、ビット数の増加によ
って配線幅寸法がさらに縮小される。その結果、配線抵
抗が増加して動作速度が遅くなる。さらに、一本のビッ
ト線に接続するメモリセルの増加によってメモリセルか
ら情報を読み出すための信号が小さくなる。これら二つ
の理由から、記憶容量の大きな半導体装置では、メモリ
セル部をひとかたまりの領域とはせず、メモリセル部を
複数に分割して配置している。
【0006】例えば、T.Saeki等によって発表さ
れた1996年インターナショナル・ソリッド・ステイ
ト・サーキット・カンファレンス(Internat
Solid State Circuit Confe
rence)予稿集第374頁〜第375頁に記載され
た256メガビット・ダイナミック・ランダム・アクセ
ス・メモリ(以降256MbDRAMと記載する)で
は、図6に示すような256MbDRAMチップが構成
されている。図6(a)に示すように、チップ短辺を二
等分するように中央に入出力・制御回路部301が配置
され、入出力・制御回路301のの両側にYデコーダ部
302がそれぞれ配置されている。前記入出力・制御回
路部301およびYデコーダ部302によって左右に分
割された二つの領域は、さらにチップ長辺方向に4分割
され、3つの分割領域のうち中央を除く上下2ヶ所の分
割領域には、Xデコーダ部303がそれぞれ配置されて
いる。即ち、256MbDRAMチップは、入出力・制
御回路部301、Yデコーダ部302、およびXデコー
ダ部303等によって、8つのアレイ部304に分割さ
れている。
れた1996年インターナショナル・ソリッド・ステイ
ト・サーキット・カンファレンス(Internat
Solid State Circuit Confe
rence)予稿集第374頁〜第375頁に記載され
た256メガビット・ダイナミック・ランダム・アクセ
ス・メモリ(以降256MbDRAMと記載する)で
は、図6に示すような256MbDRAMチップが構成
されている。図6(a)に示すように、チップ短辺を二
等分するように中央に入出力・制御回路部301が配置
され、入出力・制御回路301のの両側にYデコーダ部
302がそれぞれ配置されている。前記入出力・制御回
路部301およびYデコーダ部302によって左右に分
割された二つの領域は、さらにチップ長辺方向に4分割
され、3つの分割領域のうち中央を除く上下2ヶ所の分
割領域には、Xデコーダ部303がそれぞれ配置されて
いる。即ち、256MbDRAMチップは、入出力・制
御回路部301、Yデコーダ部302、およびXデコー
ダ部303等によって、8つのアレイ部304に分割さ
れている。
【0007】各アレイ部304は、繰り返しパターンに
よって構成されている。図面中で、アレイ部304内に
記されたF字は、アレイ部に配置されたパターンの方向
を示している。例えば、チップ右下のアレイ部を、パタ
ーンの方向が反転も回転もされていない正方向パターン
アレイ部311とすると、その左側のアレイ部は、正方
向パターンアレイ部311のパターンを前記入出力・制
御回路部301を中心として線対称に反転した左右反転
パターンアレイ部312である。また、正方向パターン
アレイ部311の上部のアレイ部は、前記正方向パター
ンアレイ部311のパターンを、前記Xデコーダ303
を中心として線対称に反転した上下反転パターンアレイ
部313である。そして、正方向パターンアレイ部31
1の左上のアレイ部は、前記正方向パターンアレイ部3
11のパターンを180度回転させた180゜回転パタ
ーンアレイ部314である。
よって構成されている。図面中で、アレイ部304内に
記されたF字は、アレイ部に配置されたパターンの方向
を示している。例えば、チップ右下のアレイ部を、パタ
ーンの方向が反転も回転もされていない正方向パターン
アレイ部311とすると、その左側のアレイ部は、正方
向パターンアレイ部311のパターンを前記入出力・制
御回路部301を中心として線対称に反転した左右反転
パターンアレイ部312である。また、正方向パターン
アレイ部311の上部のアレイ部は、前記正方向パター
ンアレイ部311のパターンを、前記Xデコーダ303
を中心として線対称に反転した上下反転パターンアレイ
部313である。そして、正方向パターンアレイ部31
1の左上のアレイ部は、前記正方向パターンアレイ部3
11のパターンを180度回転させた180゜回転パタ
ーンアレイ部314である。
【0008】このような反転パターンを用いてチップの
パターン設計を行うことにより、パターン設計が簡易に
なる。例えば、Yデコーダ部302からアレイ部304
ヘ延長する配線の方向はチップ右側のアレイ部と左側の
アレイ部とで反対方向になっているが、一方のYデコー
ダ302とアレイ部304との接続パターン設計を行え
ば、これを反転させることによって反対側のアレイ部の
パターンがとても簡単に形成できる。特に、CAD(C
omputer Aided Design)を利用し
て設計を行う場合には、このような反転をとても簡単に
行うことが可能である。さらに、パターン修正する場合
には、基になる正方向パターンを修正すれば、反転パタ
ーンは同時に修正されるように設定することができるな
ど、実質的に全アレイ部の半分の設計を行うだけで済
む。このように設計の簡便さという点で効果的である。
パターン設計を行うことにより、パターン設計が簡易に
なる。例えば、Yデコーダ部302からアレイ部304
ヘ延長する配線の方向はチップ右側のアレイ部と左側の
アレイ部とで反対方向になっているが、一方のYデコー
ダ302とアレイ部304との接続パターン設計を行え
ば、これを反転させることによって反対側のアレイ部の
パターンがとても簡単に形成できる。特に、CAD(C
omputer Aided Design)を利用し
て設計を行う場合には、このような反転をとても簡単に
行うことが可能である。さらに、パターン修正する場合
には、基になる正方向パターンを修正すれば、反転パタ
ーンは同時に修正されるように設定することができるな
ど、実質的に全アレイ部の半分の設計を行うだけで済
む。このように設計の簡便さという点で効果的である。
【0009】前記正方向パターンアレイ部311および
上下反転パターンアレイ部312の詳細な構成が、図6
(b1)および(b2)にそれぞれ示してある。アレイ
部304は、メモリセルが2次元のマトリクス状に配列
されたメモリセル部321と、メモリセル部321の左
右に配置されたセンスアンプ部322と、メモリセル部
321の上下に配置されたサブワードドライバ部(ワー
ドドライバ部)323と、センスアンプ部322とサブ
ワードドライバ部323の交差するクロス部324から
なる。縦軸がセンスアンプ部322で、横軸がサブワー
ドドライブ部323の格子状(マトリクス状)をなすよ
うに構成されている。
上下反転パターンアレイ部312の詳細な構成が、図6
(b1)および(b2)にそれぞれ示してある。アレイ
部304は、メモリセルが2次元のマトリクス状に配列
されたメモリセル部321と、メモリセル部321の左
右に配置されたセンスアンプ部322と、メモリセル部
321の上下に配置されたサブワードドライバ部(ワー
ドドライバ部)323と、センスアンプ部322とサブ
ワードドライバ部323の交差するクロス部324から
なる。縦軸がセンスアンプ部322で、横軸がサブワー
ドドライブ部323の格子状(マトリクス状)をなすよ
うに構成されている。
【0010】正方向パターンアレイ部311および上下
反転パターンアレイ部312におけるメモリセル部32
1のマスクパターンの詳細な構成が、それぞれ図1(c
1)および(c2)に示してある。素子領域とコンタク
トの位置関係をわかりやすくするために、ワード線、ビ
ット線341、容量下部電極344、容量上部電極34
6、金属配線などのパターンはここには図示していな
い。256MbDRAMは、ビット線上にキャパシタを
形成するCOB(Capacitor OverBit
line)構造を形成するために、露光時に用いられる
素子領域マスクパターン325の形状がT型になってい
る。T型の素子領域マスクパターン325の出っ張り部
分にビットコンタクトマスクパターン326が配置さ
れ、T型の長辺の両端に容量コンタクトマスクパターン
327が配置されている。なお、素子領域の最小パター
ン寸法と最小スペース寸法はそれぞれ0.25μm程度
である。この最小設計寸法(0.25μm)はメモリセ
ル部においてのみ適用されるもので、メモリセル部以外
の領域では0.3μm以上の値が最小設計寸法として用
いられている。
反転パターンアレイ部312におけるメモリセル部32
1のマスクパターンの詳細な構成が、それぞれ図1(c
1)および(c2)に示してある。素子領域とコンタク
トの位置関係をわかりやすくするために、ワード線、ビ
ット線341、容量下部電極344、容量上部電極34
6、金属配線などのパターンはここには図示していな
い。256MbDRAMは、ビット線上にキャパシタを
形成するCOB(Capacitor OverBit
line)構造を形成するために、露光時に用いられる
素子領域マスクパターン325の形状がT型になってい
る。T型の素子領域マスクパターン325の出っ張り部
分にビットコンタクトマスクパターン326が配置さ
れ、T型の長辺の両端に容量コンタクトマスクパターン
327が配置されている。なお、素子領域の最小パター
ン寸法と最小スペース寸法はそれぞれ0.25μm程度
である。この最小設計寸法(0.25μm)はメモリセ
ル部においてのみ適用されるもので、メモリセル部以外
の領域では0.3μm以上の値が最小設計寸法として用
いられている。
【0011】図6(c1)および(c2)に示したマス
クパターンをマスクとし、KrFエキシマレーザー露光
装置を用いてウエハー上に製造されたメモリセル部32
1の構造が図7に示してある。図7(a1)および(a
2)は、図6(a1)および(a2)に示した正方向パ
ターンアレイ部311および上下反転パターンアレイ部
313のメモリセル部拡大平面形状を示した図である。
図7(b1)および(c1)は、図7(a1)のA−A
およびB−Bにおける断面構造を示した図である。図7
(b2)および(c2)は、図7(a2)のA−Aおよ
びB−Bにおける断面構造を示した図である。これらの
図面には、P型シリコン基板331、フィールド酸化膜
332、第1N型拡散層336、ビットコンタクト33
9およびその外抜き部(はみ出し部)340、ビット線
341、層問絶縁膜338、第2N型拡散層337、ゲ
ート酸化膜334、容量コンタクト342およびその外
抜き部(はみ出し部)343、容量下部電極344、容
量絶縁膜345、容量上部電極346等が示されてい
る。
クパターンをマスクとし、KrFエキシマレーザー露光
装置を用いてウエハー上に製造されたメモリセル部32
1の構造が図7に示してある。図7(a1)および(a
2)は、図6(a1)および(a2)に示した正方向パ
ターンアレイ部311および上下反転パターンアレイ部
313のメモリセル部拡大平面形状を示した図である。
図7(b1)および(c1)は、図7(a1)のA−A
およびB−Bにおける断面構造を示した図である。図7
(b2)および(c2)は、図7(a2)のA−Aおよ
びB−Bにおける断面構造を示した図である。これらの
図面には、P型シリコン基板331、フィールド酸化膜
332、第1N型拡散層336、ビットコンタクト33
9およびその外抜き部(はみ出し部)340、ビット線
341、層問絶縁膜338、第2N型拡散層337、ゲ
ート酸化膜334、容量コンタクト342およびその外
抜き部(はみ出し部)343、容量下部電極344、容
量絶縁膜345、容量上部電極346等が示されてい
る。
【0012】KrFエキシマレーザー露光は、現在半導
体集積回路の量産に用いられる光露光技術の中で、最も
微細なパターンを形成できる。しかし、0.25μmと
パターン解像度限界に近い寸法を用いてパターン形成し
ているために、近接効果によってマスクパターン形状を
忠実にウエハー上に再現することは困難である。一般的
には、露光によって、マスクパターンの形状の角が丸く
なった形状が得られる。例えば、ビットコンタクト33
9および容量コンタクト342は円形になる。T型の素
子領域マスクパターン326を用いると、T型の突出部
の角がなめらかになって、角が丸まった平ベったい二等
辺三角形状の素子領域333が形成される。素子領域3
33が形成された後に、ビットコンタクト339あるい
は容量コンタクト342が、素子領域に対して位置合わ
せを行った上で形成される。位置合わせが正確に行われ
れば、ビットコンタクト339あるいは容量コンタクト
342は、素子領域333の表面に形成された第1N型
拡散層336あるいは第2N型拡散層337からはみ出
すことなく形成される。
体集積回路の量産に用いられる光露光技術の中で、最も
微細なパターンを形成できる。しかし、0.25μmと
パターン解像度限界に近い寸法を用いてパターン形成し
ているために、近接効果によってマスクパターン形状を
忠実にウエハー上に再現することは困難である。一般的
には、露光によって、マスクパターンの形状の角が丸く
なった形状が得られる。例えば、ビットコンタクト33
9および容量コンタクト342は円形になる。T型の素
子領域マスクパターン326を用いると、T型の突出部
の角がなめらかになって、角が丸まった平ベったい二等
辺三角形状の素子領域333が形成される。素子領域3
33が形成された後に、ビットコンタクト339あるい
は容量コンタクト342が、素子領域に対して位置合わ
せを行った上で形成される。位置合わせが正確に行われ
れば、ビットコンタクト339あるいは容量コンタクト
342は、素子領域333の表面に形成された第1N型
拡散層336あるいは第2N型拡散層337からはみ出
すことなく形成される。
【0013】
【発明が解決しようとする課題】しかし、実際の製造に
おいて、位置ズレは必ず生じる。図7には、ビットコン
タクト333および容量コンタクト339が、素子領域
333に対して、上方向に約0.1μmの位置ズレ35
1、352を生じた場合が示されている。位置ズレを生
じると、断面図に示すように、ビットコンタクト339
および容量コンタクト342が、フイールド酸化膜33
2を突き破って第1N型拡散層336および第2N型拡
散層339の外側にはみ出して、P型シリコン基板33
1上に接続される。ビットコンタクト339あるいは容
量コンタクト342が素子領域333上からはみ出さず
に形成されれば、メモリセル間の最短距離、即ち、フイ
ールド酸化膜によって分離された拡散層の最短距離は、
素子領域間の最短距離361(図7(a2)参照)とな
る。しかし、コンタクトが素子領域333からはみ出し
て形成された場合には、メモリセル間の最短距離は、は
み出した容量コンタクト342と隣の素子領域との最短
距離362a、362b(図7(a1)、(a2)参
照)となり、素子領域問の最短距離361より小さな値
となる。この最短距離が短くなると、メモリセル間の電
気的な分離が困難になる。
おいて、位置ズレは必ず生じる。図7には、ビットコン
タクト333および容量コンタクト339が、素子領域
333に対して、上方向に約0.1μmの位置ズレ35
1、352を生じた場合が示されている。位置ズレを生
じると、断面図に示すように、ビットコンタクト339
および容量コンタクト342が、フイールド酸化膜33
2を突き破って第1N型拡散層336および第2N型拡
散層339の外側にはみ出して、P型シリコン基板33
1上に接続される。ビットコンタクト339あるいは容
量コンタクト342が素子領域333上からはみ出さず
に形成されれば、メモリセル間の最短距離、即ち、フイ
ールド酸化膜によって分離された拡散層の最短距離は、
素子領域間の最短距離361(図7(a2)参照)とな
る。しかし、コンタクトが素子領域333からはみ出し
て形成された場合には、メモリセル間の最短距離は、は
み出した容量コンタクト342と隣の素子領域との最短
距離362a、362b(図7(a1)、(a2)参
照)となり、素子領域問の最短距離361より小さな値
となる。この最短距離が短くなると、メモリセル間の電
気的な分離が困難になる。
【0014】ビットコンタクト339の素子領域333
に対する縦方向の位置ズレ距離と、素子領域333から
ビットコンタクト339のはみ出し寸法との関係を図8
に示してある。前記従来例では、図7(a1)、(a
2)に示すように、1チップ内でパターンが上下に反転
した領域が混在するために、ビットコンタクト位置ズレ
が上方向でも下方向でも0.06μm以上のズレを生じ
た場合には、正方向パターンアレイ部あるいは上下反転
パターンアレイ部のどちらかにおいて、必ずビットコン
タクト339が素子領域333からはみ出す結果にな
る。
に対する縦方向の位置ズレ距離と、素子領域333から
ビットコンタクト339のはみ出し寸法との関係を図8
に示してある。前記従来例では、図7(a1)、(a
2)に示すように、1チップ内でパターンが上下に反転
した領域が混在するために、ビットコンタクト位置ズレ
が上方向でも下方向でも0.06μm以上のズレを生じ
た場合には、正方向パターンアレイ部あるいは上下反転
パターンアレイ部のどちらかにおいて、必ずビットコン
タクト339が素子領域333からはみ出す結果にな
る。
【0015】また、容量コンタクト342の素子領域3
33に対する縦方向の位置ズレ距離に対するメモリセル
間の最小距離を図9に示している。前記従来例では、図
7(a1)、(a2)に示すように、1チップ内でパタ
ーンが上下に反転した領域が混在するために、正方向パ
ターンアレイ部あるいは上下反転パターンアレイ部のど
ちらかにおいて、容量コンタクト位置ズレが上方向でも
下方向でも少しでもズレを生じると、素子領域問の最短
距離361よりも必ず容量コンタクトと隣の素子領域の
距離362aまたは362bが最小距離となってしま
う。以上のように、従来例には、アレイ部において、正
方向パターンアレイ部と反転パターンアレイ部が存在す
るために、位置ズレに対する余裕(許容量)が小さいと
いう課題がある。
33に対する縦方向の位置ズレ距離に対するメモリセル
間の最小距離を図9に示している。前記従来例では、図
7(a1)、(a2)に示すように、1チップ内でパタ
ーンが上下に反転した領域が混在するために、正方向パ
ターンアレイ部あるいは上下反転パターンアレイ部のど
ちらかにおいて、容量コンタクト位置ズレが上方向でも
下方向でも少しでもズレを生じると、素子領域問の最短
距離361よりも必ず容量コンタクトと隣の素子領域の
距離362aまたは362bが最小距離となってしま
う。以上のように、従来例には、アレイ部において、正
方向パターンアレイ部と反転パターンアレイ部が存在す
るために、位置ズレに対する余裕(許容量)が小さいと
いう課題がある。
【0016】なお、このメモリセル部以外の領域におい
ても、素子領域に対するコンタクトの位置ズレは生じる
が、メモリセル部に比ベて位置ズレの余裕度を大きくと
ってパターン設計されているためにあまり問題になるこ
とはない。実質的にはメモリセル部におけるパターンの
位置ズレ量が、位置ズレを許容し得るか否かの判断基準
となる。
ても、素子領域に対するコンタクトの位置ズレは生じる
が、メモリセル部に比ベて位置ズレの余裕度を大きくと
ってパターン設計されているためにあまり問題になるこ
とはない。実質的にはメモリセル部におけるパターンの
位置ズレ量が、位置ズレを許容し得るか否かの判断基準
となる。
【0017】そこで本発明の目的は、パターン設計を煩
雑にすることなく、位置ズレに対する余裕を大きくして
生産性を向上させることにある。
雑にすることなく、位置ズレに対する余裕を大きくして
生産性を向上させることにある。
【0018】
【課題を解決するための手段】本発明の特徴は、チップ
が繰り返しパターンによって構成された複数のアレイ部
に分割され、少なくとも一部のアレイ部間の境界に半導
体メモリを構成するデコーダ回路部が配設されている半
導体装置において、前記各アレイ部が、前記パターンが
2次元マトリクス状に配列されている第1の領域と、該
第1の領域の外周を取り囲むように形成されている第2
の領域とからなり、前記デコーダ回路部を介して隣り合
う前記アレイ部の、前記第2の領域内の前記パターン同
士が、前記デコーダ回路部を中心として実質的に線対称
に配列されており、全ての前記アレイ部において前記第
1の領域内の前記パターンは全て同一方向に配列されて
いることにある。
が繰り返しパターンによって構成された複数のアレイ部
に分割され、少なくとも一部のアレイ部間の境界に半導
体メモリを構成するデコーダ回路部が配設されている半
導体装置において、前記各アレイ部が、前記パターンが
2次元マトリクス状に配列されている第1の領域と、該
第1の領域の外周を取り囲むように形成されている第2
の領域とからなり、前記デコーダ回路部を介して隣り合
う前記アレイ部の、前記第2の領域内の前記パターン同
士が、前記デコーダ回路部を中心として実質的に線対称
に配列されており、全ての前記アレイ部において前記第
1の領域内の前記パターンは全て同一方向に配列されて
いることにある。
【0019】また、本発明のもう一つの特徴は、チップ
が繰り返しパターンによって構成された複数のアレイ部
に分割され、少なくとも一部のアレイ部間の境界に半導
体メモリを構成するデコーダ回路部が配設されている半
導体装置において、前記各アレイ部が、前記パターンが
2次元マトリクス状に配列されている第1の領域と、該
第1の領域の外周を取り囲むように形成されている第2
の領域とからなり、前記デコーダ回路部を介して隣り合
う前記アレイ部の、前記第2の領域内の前記パターン同
士が、前記デコーダ回路部を中心として実質的に線対称
に配列されており、前記デコーダ回路部がXデコーダ部
とYデコーダ部とからなり、該デコーダ回路部のいずれ
か一方を介して隣り合う前記アレイ部の、前記第1の領
域内の前記パターン同士が、前記一方のデコーダ回路部
を中心として実質的に線対称に配列されており、他方の
前記デコーダ回路部を介して隣り合う前記アレイ部の、
前記第1の領域内の前記パターンが全て同一方向に配列
されていることにある。
が繰り返しパターンによって構成された複数のアレイ部
に分割され、少なくとも一部のアレイ部間の境界に半導
体メモリを構成するデコーダ回路部が配設されている半
導体装置において、前記各アレイ部が、前記パターンが
2次元マトリクス状に配列されている第1の領域と、該
第1の領域の外周を取り囲むように形成されている第2
の領域とからなり、前記デコーダ回路部を介して隣り合
う前記アレイ部の、前記第2の領域内の前記パターン同
士が、前記デコーダ回路部を中心として実質的に線対称
に配列されており、前記デコーダ回路部がXデコーダ部
とYデコーダ部とからなり、該デコーダ回路部のいずれ
か一方を介して隣り合う前記アレイ部の、前記第1の領
域内の前記パターン同士が、前記一方のデコーダ回路部
を中心として実質的に線対称に配列されており、他方の
前記デコーダ回路部を介して隣り合う前記アレイ部の、
前記第1の領域内の前記パターンが全て同一方向に配列
されていることにある。
【0020】前記第1の領域は、記憶情報を保持するメ
モリセル部である。
モリセル部である。
【0021】そして、前記第2の領域は、少なくともセ
ンスアンプ部およびワードドライバ部を含む。
ンスアンプ部およびワードドライバ部を含む。
【0022】これによって、煩雑なデコーダ部とセンス
アンプ部あるいはサブワードドライバ部との接続におい
て反転パターンを用いて簡単に設計可能であるため、パ
ターン設計やパターン修正を容易に行うことができる。
また、設計寸法として小さな値を用いてパターン設計さ
れるメモリセルアレイ部だけを、パターン配列を全て同
一方向に、またはX軸、Y軸のいずれかにのみ線対称な
2方向に配列することによって、位置ズレが生じた場合
のどちらか一方の方向に対して余裕が大きくなる。
アンプ部あるいはサブワードドライバ部との接続におい
て反転パターンを用いて簡単に設計可能であるため、パ
ターン設計やパターン修正を容易に行うことができる。
また、設計寸法として小さな値を用いてパターン設計さ
れるメモリセルアレイ部だけを、パターン配列を全て同
一方向に、またはX軸、Y軸のいずれかにのみ線対称な
2方向に配列することによって、位置ズレが生じた場合
のどちらか一方の方向に対して余裕が大きくなる。
【0023】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【0024】図1は、256MbDRAMチップにおけ
る設計パターン配置を示し、図2はウェハー上における
メモリセル部のパターン形状を示している。まず、本発
明の半導体装置の第1の実施形態の構成の概略につい
て、図1(a)を参照して説明する。チップ短辺を二等
分するように、中央に入出力・制御回路部101が配置
され、入出力・制御回路部の両側にYデコーダ部102
がそれぞれ配置されている。前記入出力・制御回路部1
01およびYデコーダ部102によって左右に分割され
た二つの領域は、さらに、チップ長辺方向に4分割さ
れ、3つの分割領域のうち中央を除く上下2ヶ所の分割
領域にはXデコーダ部103がそれぞれ配置されてい
る。即ち、256MbDRAMチップは、入出力・制御
回路部101、Yデコーダ部102、およびXデコーダ
部103等によって、8つのアレイ部104に分割され
ている。
る設計パターン配置を示し、図2はウェハー上における
メモリセル部のパターン形状を示している。まず、本発
明の半導体装置の第1の実施形態の構成の概略につい
て、図1(a)を参照して説明する。チップ短辺を二等
分するように、中央に入出力・制御回路部101が配置
され、入出力・制御回路部の両側にYデコーダ部102
がそれぞれ配置されている。前記入出力・制御回路部1
01およびYデコーダ部102によって左右に分割され
た二つの領域は、さらに、チップ長辺方向に4分割さ
れ、3つの分割領域のうち中央を除く上下2ヶ所の分割
領域にはXデコーダ部103がそれぞれ配置されてい
る。即ち、256MbDRAMチップは、入出力・制御
回路部101、Yデコーダ部102、およびXデコーダ
部103等によって、8つのアレイ部104に分割され
ている。
【0025】各アレイ部104は、繰り返しパターンに
よって構成されている。図面中でアレイ部104内に記
されたF字は、後述するメモリセル部以外のアレイ部に
配置されたパターンの方向を示している。チップ右下の
アレイ部を、パターンの方向を反転も回転もしない正方
向パターンアレイ部111とすると、その左側のアレイ
部はセルアレイ以外左右反転パターンアレイ部112で
ある。具体的には、セルアレイ以外左右反転パターンア
レイ部112の中のメモリセル以外の領域を構成するパ
ターンの方向は、前記正方向パターンアレイ部111の
メモリセル部以外のパターンを、前記入出力・制御回路
部101を中心として線対称に反転したものである。そ
して、正方向パターンアレイ部111の上部のアレイ部
は、セルアレイ以外上下反転パターンアレイ部113で
ある。このセルアレイ以外上下反転パターンアレイ部1
13の中のメモリセル部以外の領域を構成するパターン
は、正方向パターンアレイ部111のメモリセル部以外
の領域のパターンを、Xデコーダ103を中心として線
対称に反転したものである。そして、正方向パターンア
レイ部111の左上のアレイ部は、前記正方向パターン
アレイ部111のメモリセル部以外の領域のパターンを
180度回転させたセルアレイ以外180゜回転パター
ンアレイ部114である。このように、メモリセル以外
に関して、反転パターンを用いてチップのパターン設計
を行うことにより、前記従来例と同様にパターン設計が
簡易になる。特に、CADを利用する場合にはとても簡
単に設計や修正を行うことができる。なお、メモリセル
部とそれ以外のアレイ部とを接続することは比較的簡単
であるため、製造工程はほとんど煩雑にはならない。
よって構成されている。図面中でアレイ部104内に記
されたF字は、後述するメモリセル部以外のアレイ部に
配置されたパターンの方向を示している。チップ右下の
アレイ部を、パターンの方向を反転も回転もしない正方
向パターンアレイ部111とすると、その左側のアレイ
部はセルアレイ以外左右反転パターンアレイ部112で
ある。具体的には、セルアレイ以外左右反転パターンア
レイ部112の中のメモリセル以外の領域を構成するパ
ターンの方向は、前記正方向パターンアレイ部111の
メモリセル部以外のパターンを、前記入出力・制御回路
部101を中心として線対称に反転したものである。そ
して、正方向パターンアレイ部111の上部のアレイ部
は、セルアレイ以外上下反転パターンアレイ部113で
ある。このセルアレイ以外上下反転パターンアレイ部1
13の中のメモリセル部以外の領域を構成するパターン
は、正方向パターンアレイ部111のメモリセル部以外
の領域のパターンを、Xデコーダ103を中心として線
対称に反転したものである。そして、正方向パターンア
レイ部111の左上のアレイ部は、前記正方向パターン
アレイ部111のメモリセル部以外の領域のパターンを
180度回転させたセルアレイ以外180゜回転パター
ンアレイ部114である。このように、メモリセル以外
に関して、反転パターンを用いてチップのパターン設計
を行うことにより、前記従来例と同様にパターン設計が
簡易になる。特に、CADを利用する場合にはとても簡
単に設計や修正を行うことができる。なお、メモリセル
部とそれ以外のアレイ部とを接続することは比較的簡単
であるため、製造工程はほとんど煩雑にはならない。
【0026】一方、図1に示す8分割のアレイ部104
の中のメモリセル部121のパターンは、反転も回転も
されず全て同じ方向に配置してある。本実施形態では、
全て正方向パターンである。メモリセルの中のパターン
はチップ全領域で同じ方向に配置されている。ここで、
アレイ部304中のメモリセル部のパターン方向をメモ
リセル部以外のアレイ部のパターン方向Fと区別してわ
かりやすく表示するためにPで示した。
の中のメモリセル部121のパターンは、反転も回転も
されず全て同じ方向に配置してある。本実施形態では、
全て正方向パターンである。メモリセルの中のパターン
はチップ全領域で同じ方向に配置されている。ここで、
アレイ部304中のメモリセル部のパターン方向をメモ
リセル部以外のアレイ部のパターン方向Fと区別してわ
かりやすく表示するためにPで示した。
【0027】前記アレイ部104のうち、右下と右上の
アレイ部111、113のパターンの詳細な構成が、図
1(b1)および(b2)にそれぞれ示してある。アレ
イ部104は、メモリセルが2次元のマトリクス状に配
列されたメモリセル部121と、メモリセル部121の
左右に配置されたセンスアンプ部122と、メモリセル
部121の上下に配置されたサブワードドライバ部(ワ
ードドライバ部)123と、センスアンプ部122とサ
ブワードドライバ部123の交差する領域のクロス部1
24とからなる。縦軸がセンスアンプ部122で、横軸
がサブワードドライブ部123の格子状(マトリクス
状)をなすように構成されている。
アレイ部111、113のパターンの詳細な構成が、図
1(b1)および(b2)にそれぞれ示してある。アレ
イ部104は、メモリセルが2次元のマトリクス状に配
列されたメモリセル部121と、メモリセル部121の
左右に配置されたセンスアンプ部122と、メモリセル
部121の上下に配置されたサブワードドライバ部(ワ
ードドライバ部)123と、センスアンプ部122とサ
ブワードドライバ部123の交差する領域のクロス部1
24とからなる。縦軸がセンスアンプ部122で、横軸
がサブワードドライブ部123の格子状(マトリクス
状)をなすように構成されている。
【0028】図1(b1)および(b2)におけるセル
アレイ部121のマスクパターンの詳細な構成が、図1
(c1)および(c2)にそれぞれ示してある。素子領
域とコンタクトの位置関係をわかりやすくするために、
ワード線、ビット線、容量下部電極、容量上部電極、金
属配線などのパターンは図示していない。従来例と同様
に、素子領域マスクパターン125の形状がT型になっ
ている。T型の素子領域マスクパターン125の出っ張
り部分にビットコンタクトマスクパターン126が配置
され、T型の長辺の両端に容量コンタクトマスクパター
ン127が配置されている。なお、メモリセル部の素子
領域の最小パターン寸法と最小スペース寸法はそれぞれ
0.25μm程度であり、メモリセル部以外の領域で
は、0.3μm以上である。
アレイ部121のマスクパターンの詳細な構成が、図1
(c1)および(c2)にそれぞれ示してある。素子領
域とコンタクトの位置関係をわかりやすくするために、
ワード線、ビット線、容量下部電極、容量上部電極、金
属配線などのパターンは図示していない。従来例と同様
に、素子領域マスクパターン125の形状がT型になっ
ている。T型の素子領域マスクパターン125の出っ張
り部分にビットコンタクトマスクパターン126が配置
され、T型の長辺の両端に容量コンタクトマスクパター
ン127が配置されている。なお、メモリセル部の素子
領域の最小パターン寸法と最小スペース寸法はそれぞれ
0.25μm程度であり、メモリセル部以外の領域で
は、0.3μm以上である。
【0029】図1(c1)および(c2)に示すマスク
パターンをマスクとし、KrFエキシマレーザー露光装
置を用いてウエハー上に製造されたメモリセル部121
の構造が図2に示してある。図2(a)は、図1(c
1)または(c2)に示したメモリセル部121の平面
形状を示した図である。図2(b)および図2(c)
は、図2(a)のA−AおよびB−Bにおける断面構造
を示した図である。これらの図面には、P型シリコン基
板131、フィールド酸化膜132、第1N型拡散層1
36、ビットコンタクト139、ビット線141、層問
絶縁膜138、第2N型拡散層137、第2補助N型拡
散層137、ゲート酸化膜134、容量コンタクト14
2、容量下部電極144、容量絶縁膜145、容量上部
電極146等が示されている。
パターンをマスクとし、KrFエキシマレーザー露光装
置を用いてウエハー上に製造されたメモリセル部121
の構造が図2に示してある。図2(a)は、図1(c
1)または(c2)に示したメモリセル部121の平面
形状を示した図である。図2(b)および図2(c)
は、図2(a)のA−AおよびB−Bにおける断面構造
を示した図である。これらの図面には、P型シリコン基
板131、フィールド酸化膜132、第1N型拡散層1
36、ビットコンタクト139、ビット線141、層問
絶縁膜138、第2N型拡散層137、第2補助N型拡
散層137、ゲート酸化膜134、容量コンタクト14
2、容量下部電極144、容量絶縁膜145、容量上部
電極146等が示されている。
【0030】KrFエキシマレーザー露光装置は、現在
半導体集積回路の量産に用いられる光露光技術の中で最
も微細なパターンを形成できる。しかし、寸法が0.2
5μmとパターン解像度限界に近い寸法を用いてパター
ン形成しているために、近接効果によってマスクパター
ン形状を忠実にウエハー上に再現することは困難であ
る。一般的には角が丸くなり、ビットコンタクト139
および容量コンタクト142は円形で、T型の素子領域
マスクパターン126を用いると、T部の角がなめらか
になって、角が丸まった平ベったい二等辺三角形状の素
子領域133が形成される。その後、ビットコンタクト
139あるいは容量コンタクト142が素子領域に対し
て位置合わせを行った上で形成される。
半導体集積回路の量産に用いられる光露光技術の中で最
も微細なパターンを形成できる。しかし、寸法が0.2
5μmとパターン解像度限界に近い寸法を用いてパター
ン形成しているために、近接効果によってマスクパター
ン形状を忠実にウエハー上に再現することは困難であ
る。一般的には角が丸くなり、ビットコンタクト139
および容量コンタクト142は円形で、T型の素子領域
マスクパターン126を用いると、T部の角がなめらか
になって、角が丸まった平ベったい二等辺三角形状の素
子領域133が形成される。その後、ビットコンタクト
139あるいは容量コンタクト142が素子領域に対し
て位置合わせを行った上で形成される。
【0031】位置合わせが正確に行われれば、ビットコ
ンタクト139や容量コンタクト142が、素子領域1
33の表面の第1N型拡散層136や第2N型拡散層1
37からはみ出すことなく形成されるが、実際の製造に
おいて、位置ズレは必ず生じる。
ンタクト139や容量コンタクト142が、素子領域1
33の表面の第1N型拡散層136や第2N型拡散層1
37からはみ出すことなく形成されるが、実際の製造に
おいて、位置ズレは必ず生じる。
【0032】図2には、ビットコンタクト139および
容量コンタクト142が、素子領域133に対して、上
方向に約0.1μmの位置ズレ151、152を生じた
場合を示している。図2(b)に示すように、ビットコ
ンタクト139は位置ズレを生じたにもかかわらず素子
領域133からはみ出すことはなかった。一方、図2
(c)に示すように、容量コンタクト142はフィール
ド酸化膜132を突き破って第2N型拡散層137から
はみ出しているため、はみ出した領域のP型シリコン基
板131表面にはイオン注入もしくは容量コンタクト1
42からの不純物のしみだしによって形成される第2補
助N型拡散層143が形成されている。容量コンタクト
142が素子領域133上からはみ出さずに形成してあ
れば、メモリセル間の最短距離、即ち、フイールド酸化
膜132によって分離された拡散層の最短距離は、素子
領域間の最短距離161によって決まる。しかし、容量
コンタクト142が素子領域133からはみ出して形成
されると、メモリセル間の最短距離は、容量コンタクト
142と隣の素子領域との最短距離162となり、素子
領域間の最短距離161より小さな値となる。この距離
が短くなると、メモリセル問の電気的な分離が困難にな
る。
容量コンタクト142が、素子領域133に対して、上
方向に約0.1μmの位置ズレ151、152を生じた
場合を示している。図2(b)に示すように、ビットコ
ンタクト139は位置ズレを生じたにもかかわらず素子
領域133からはみ出すことはなかった。一方、図2
(c)に示すように、容量コンタクト142はフィール
ド酸化膜132を突き破って第2N型拡散層137から
はみ出しているため、はみ出した領域のP型シリコン基
板131表面にはイオン注入もしくは容量コンタクト1
42からの不純物のしみだしによって形成される第2補
助N型拡散層143が形成されている。容量コンタクト
142が素子領域133上からはみ出さずに形成してあ
れば、メモリセル間の最短距離、即ち、フイールド酸化
膜132によって分離された拡散層の最短距離は、素子
領域間の最短距離161によって決まる。しかし、容量
コンタクト142が素子領域133からはみ出して形成
されると、メモリセル間の最短距離は、容量コンタクト
142と隣の素子領域との最短距離162となり、素子
領域間の最短距離161より小さな値となる。この距離
が短くなると、メモリセル問の電気的な分離が困難にな
る。
【0033】ビットコンタクト139の素子領域133
に対する縦方向の位置ズレ距離と素子領域133からビ
ットコンタクト139のはみ出し寸法との関係が、図3
に示してある。本実施形態では図1(a1)、(a2)
に示したように、1チップ内でメモリセル部121は同
じ方向に配置されているために、ビットコンタクト位置
ズレ151が、下方向に0.06μm以上生じた場合、
ビットコンタクト139は、素子領域133からはみ出
す結果になる。しかし、たとえ上方向に0.25μmズ
レを生じてもビットコンタクト139が素子領域からは
み出すことはない。
に対する縦方向の位置ズレ距離と素子領域133からビ
ットコンタクト139のはみ出し寸法との関係が、図3
に示してある。本実施形態では図1(a1)、(a2)
に示したように、1チップ内でメモリセル部121は同
じ方向に配置されているために、ビットコンタクト位置
ズレ151が、下方向に0.06μm以上生じた場合、
ビットコンタクト139は、素子領域133からはみ出
す結果になる。しかし、たとえ上方向に0.25μmズ
レを生じてもビットコンタクト139が素子領域からは
み出すことはない。
【0034】図4には、容量コンタクト142の素子領
域133に対する縦方向の位置ズレ152の距離とメモ
リセル間の最小距離との関係を示してある。本実施形態
では、図2(a1)、(a2)に示すように、上方向に
は少しでも位置ズレが生じると容量コンタクトと隣の素
子領域との最小距離は素子領域間の最短距離より小さな
値となる。一方、下方向ヘの位置ズレに対しては、0.
12μmまでは、容量コンタクトと隣の素子領域との最
小距離は素子領域間の最短距離より大きな値となる。
域133に対する縦方向の位置ズレ152の距離とメモ
リセル間の最小距離との関係を示してある。本実施形態
では、図2(a1)、(a2)に示すように、上方向に
は少しでも位置ズレが生じると容量コンタクトと隣の素
子領域との最小距離は素子領域間の最短距離より小さな
値となる。一方、下方向ヘの位置ズレに対しては、0.
12μmまでは、容量コンタクトと隣の素子領域との最
小距離は素子領域間の最短距離より大きな値となる。
【0035】即ち、従来例では、上方向もしくは下方向
どちらに少しでも位置ズレを生じると、容量コンタクト
と隣の素子領域との最小距離は素子領域問の最短距離よ
り小さな値となっていたが、本実施形態においては、下
方向の容量コンタクト位置ズレに対しては、0.12μ
mのマージンがとれる。従って、従来よりも位置誤差が
許容でき、製造が簡単になる。
どちらに少しでも位置ズレを生じると、容量コンタクト
と隣の素子領域との最小距離は素子領域問の最短距離よ
り小さな値となっていたが、本実施形態においては、下
方向の容量コンタクト位置ズレに対しては、0.12μ
mのマージンがとれる。従って、従来よりも位置誤差が
許容でき、製造が簡単になる。
【0036】次に、本発明の第2の実施形態について図
5を参照して説明する。
5を参照して説明する。
【0037】本実施形態が第1の実施形態と異なる点は
以下の通りである。図5(a)に示す8分割のアレイ部
104のうち、右側の4カ所のアレイ部111、113
のメモリセル部121のパターンは、反転や回転を用い
ず全て同じ方向に配置され(本実施形態では正方向パタ
ーン)、左側の4カ所のアレイ部はセルアレイ以外左右
反転パターンアレイ部212と、セルアレイ以外180
゜回転パターンアレイ部214であり、そのメモリセル
部221のパターンは、右側の正方向バターンメモリセ
ル部を左右反転して配置されている。
以下の通りである。図5(a)に示す8分割のアレイ部
104のうち、右側の4カ所のアレイ部111、113
のメモリセル部121のパターンは、反転や回転を用い
ず全て同じ方向に配置され(本実施形態では正方向パタ
ーン)、左側の4カ所のアレイ部はセルアレイ以外左右
反転パターンアレイ部212と、セルアレイ以外180
゜回転パターンアレイ部214であり、そのメモリセル
部221のパターンは、右側の正方向バターンメモリセ
ル部を左右反転して配置されている。
【0038】アレイ部104のうちの二つアレイ部のメ
モリセル部のパターンを、図5(b1)および(b2)
にそれぞれ示している。第1の実施形態と同様に、アレ
イ部は、メモリセル部121、221と、センスアンプ
部122、222と、サブワードドライバ部123、2
23と、クロス部124、224とからなる。
モリセル部のパターンを、図5(b1)および(b2)
にそれぞれ示している。第1の実施形態と同様に、アレ
イ部は、メモリセル部121、221と、センスアンプ
部122、222と、サブワードドライバ部123、2
23と、クロス部124、224とからなる。
【0039】セルアレイ部121、221のマスクパタ
ーンは、図5(c1)および(c2)にそれぞれ示す通
り、素子領域マスクパターン125、225の形状がT
型で、ビットコンタクトマスクパターン126、226
と、容量コンタクトマスクパターン127、227が配
置されている。尚、メモリセル部の素子領域の最小パタ
ーン寸法と最小スペース寸法はそれぞれ0.25μm程
度であり、メモリセル部以外の領域では、0.3μm以
上である。
ーンは、図5(c1)および(c2)にそれぞれ示す通
り、素子領域マスクパターン125、225の形状がT
型で、ビットコンタクトマスクパターン126、226
と、容量コンタクトマスクパターン127、227が配
置されている。尚、メモリセル部の素子領域の最小パタ
ーン寸法と最小スペース寸法はそれぞれ0.25μm程
度であり、メモリセル部以外の領域では、0.3μm以
上である。
【0040】本実施形態でも、第1の実施形態と同様
に、上方向または下方向位置ズレをある程度許容するこ
とができ、従来よりも製造が簡単になる。また、第1の
実施形態ではチップのどの部位でも位置誤差の許容が上
下いずれかのみであったのに対し、本実施形態では部位
によって位置誤差が許容される方向が異なる。
に、上方向または下方向位置ズレをある程度許容するこ
とができ、従来よりも製造が簡単になる。また、第1の
実施形態ではチップのどの部位でも位置誤差の許容が上
下いずれかのみであったのに対し、本実施形態では部位
によって位置誤差が許容される方向が異なる。
【0041】以上、二つの実施形態は256MbDRA
Mであるが、これに限定するものではなく、SRAM
(スタティック・ランダム・アクセス・メモリ)、マス
クROM(マスク・リード・オンリー・メモリ)、EP
ROM(イレーサブル・プログラマブル・リード・オン
リー・メモリ)、EEPROM(エレクトリカリー・イ
レーサブル・プログラマブル・リード・オンリー・メモ
リ)、フラッシュメモリにおいても適用できる。また、
前記メモリをチップ内に含むメモリとロジックが混載さ
れた半導体装置にも適用できる。
Mであるが、これに限定するものではなく、SRAM
(スタティック・ランダム・アクセス・メモリ)、マス
クROM(マスク・リード・オンリー・メモリ)、EP
ROM(イレーサブル・プログラマブル・リード・オン
リー・メモリ)、EEPROM(エレクトリカリー・イ
レーサブル・プログラマブル・リード・オンリー・メモ
リ)、フラッシュメモリにおいても適用できる。また、
前記メモリをチップ内に含むメモリとロジックが混載さ
れた半導体装置にも適用できる。
【0042】第2の実施形態においてメモリセル部のパ
ターンが左右反転したアレイ部を含むを例を示したが、
これに限定するものではなく、チップレイアウトによっ
ては、上下反転したアレイ部を含む構成としてもかまわ
ない。
ターンが左右反転したアレイ部を含むを例を示したが、
これに限定するものではなく、チップレイアウトによっ
ては、上下反転したアレイ部を含む構成としてもかまわ
ない。
【0043】
【発明の効果】以上説明したように本発明によれば、パ
ターン設計やパターン修正の容易さは維持したままで、
ある方向に対する位置誤差の許容量が従来より大きくな
り、位置合わせのマージンが拡大するため、製造コスト
を増加させることなく歩留まりが向上する。
ターン設計やパターン修正の容易さは維持したままで、
ある方向に対する位置誤差の許容量が従来より大きくな
り、位置合わせのマージンが拡大するため、製造コスト
を増加させることなく歩留まりが向上する。
【0044】また、位置誤差が従来より許容される方向
は、一方向のみではなく、チップ内の部位によって異な
る方向の位置誤差を許容可能にすることもできる。
は、一方向のみではなく、チップ内の部位によって異な
る方向の位置誤差を許容可能にすることもできる。
【図1】本発明の第1の実施形態におけるパターン配置
を示す平面図で、(a)は全体図、(b1)、(b2)
は部分拡大図、(c1)、(c2)はメモリセル部の露
光用パターンマスクのさらなる拡大図である。
を示す平面図で、(a)は全体図、(b1)、(b2)
は部分拡大図、(c1)、(c2)はメモリセル部の露
光用パターンマスクのさらなる拡大図である。
【図2】本発明の第1の実施形態におけるウェハー上に
おけるメモリセル部のパターン形状を示す図で、(a)
は素子領域形成状態を示す図、(b)は(a)のA−A
線断面図、(c)は(a)のB−B線断面図である。
おけるメモリセル部のパターン形状を示す図で、(a)
は素子領域形成状態を示す図、(b)は(a)のA−A
線断面図、(c)は(a)のB−B線断面図である。
【図3】第1の実施形態におけるビットコンタクトの素
子領域に対する縦方向の位置ズレ距離と、素子領域から
のビットコンタクトのはみ出し寸法との関係を示した図
である。
子領域に対する縦方向の位置ズレ距離と、素子領域から
のビットコンタクトのはみ出し寸法との関係を示した図
である。
【図4】第1の実施形態における容量コンタクトの素子
領域に対する縦方向の位置ズレ距離と、メモリセル間の
最小距離との関係を示す図である。
領域に対する縦方向の位置ズレ距離と、メモリセル間の
最小距離との関係を示す図である。
【図5】本発明の第2の実施形態におけるパターン配置
を示す平面図で、(a)は全体図、(b1)、(b2)
は部分拡大図、(c1)、(c2)はメモリセル部の露
光用パターンマスクのさらなる拡大図である。
を示す平面図で、(a)は全体図、(b1)、(b2)
は部分拡大図、(c1)、(c2)はメモリセル部の露
光用パターンマスクのさらなる拡大図である。
【図6】従来例におけるパターン配置を示す平面図で、
(a)は全体図、(b1)、(b2)は部分拡大図、
(c1)、(c2)はメモリセル部の露光用パターンマ
スクのさらなる拡大図である。
(a)は全体図、(b1)、(b2)は部分拡大図、
(c1)、(c2)はメモリセル部の露光用パターンマ
スクのさらなる拡大図である。
【図7】従来例におけるウェハー上におけるメモリセル
部のパターン形状を示す図で、(a1)、(a2)は素
子領域形成状態を示す図、(b1)は(a1)のA−A
線断面図、(b2)は(a2)のC−C線断面図、(c
1)は(a1)のB−B線断面図、(c2)は(a2)
のD−D線断面図である。
部のパターン形状を示す図で、(a1)、(a2)は素
子領域形成状態を示す図、(b1)は(a1)のA−A
線断面図、(b2)は(a2)のC−C線断面図、(c
1)は(a1)のB−B線断面図、(c2)は(a2)
のD−D線断面図である。
【図8】従来例におけるビットコンタクトの素子領域に
対する縦方向の位置ズレ距離と、素子領域からビットコ
ンタクトのはみ出し寸法との関係を示した図である。
対する縦方向の位置ズレ距離と、素子領域からビットコ
ンタクトのはみ出し寸法との関係を示した図である。
【図9】従来例における容量コンタクトの素子領域に対
する縦方向の位置ズレ距離と、メモリセル間の最小距離
との関係を示す図である。
する縦方向の位置ズレ距離と、メモリセル間の最小距離
との関係を示す図である。
101、301 入出力・制御回路部 102、302 Xデコーダ部(デコーダ回路部) 103、303 Yデコーダ部(デコーダ回路部) 104、304 アレイ部 111 正方向パターンアレイ部 112、212 セルアレイ以外左右反転パターン
アレイ部 113 セルアレイ以外上下反転パターン
アレイ部 114、214 セルアレイ以外180゜回転パタ
ーンアレイ部 121、221、321 メモリセル部 122、222、322 センスアンプ部 123、223、323 サブワードドライバ部 124、224、324 クロス部 125、225、325 素子領域マスクパターン 126、226、326 ビットコンタクトマスク
パターン 127、227、327 容量コンタクトマスクパ
ターン 131、331 P型シリコン基板 132、332 フィールド酸化膜 133、333 素子領域 134、334 ゲート酸化膜 135、335 ゲート電極 136、336 第1N型拡散層 137、337 第2N型拡散層 138、338 層間絶縁膜 139、339 ビットコンタクト 141、341 ビット線 142、342 容量コンタクト 143 第2補助N型拡散層 144、344 容量下部電極 145、345 容量絶縁膜 146、346 容量上部電極 151、351 ビットコンタクト位置ズレ 152、352 容量コンタクト位置ズレ 161、361 素子領域間の最短距離 162、362a、362b 容量コンタクトと隣の
素子領域との最短距離 340 ビットコンタクト外抜き部(はみ
出し部) 343 容量コンタクト外抜き部(はみ出
し部)
アレイ部 113 セルアレイ以外上下反転パターン
アレイ部 114、214 セルアレイ以外180゜回転パタ
ーンアレイ部 121、221、321 メモリセル部 122、222、322 センスアンプ部 123、223、323 サブワードドライバ部 124、224、324 クロス部 125、225、325 素子領域マスクパターン 126、226、326 ビットコンタクトマスク
パターン 127、227、327 容量コンタクトマスクパ
ターン 131、331 P型シリコン基板 132、332 フィールド酸化膜 133、333 素子領域 134、334 ゲート酸化膜 135、335 ゲート電極 136、336 第1N型拡散層 137、337 第2N型拡散層 138、338 層間絶縁膜 139、339 ビットコンタクト 141、341 ビット線 142、342 容量コンタクト 143 第2補助N型拡散層 144、344 容量下部電極 145、345 容量絶縁膜 146、346 容量上部電極 151、351 ビットコンタクト位置ズレ 152、352 容量コンタクト位置ズレ 161、361 素子領域間の最短距離 162、362a、362b 容量コンタクトと隣の
素子領域との最短距離 340 ビットコンタクト外抜き部(はみ
出し部) 343 容量コンタクト外抜き部(はみ出
し部)
Claims (4)
- 【請求項1】 チップが繰り返しパターンによって構成
された複数のアレイ部に分割され、少なくとも一部のア
レイ部間の境界に半導体メモリを構成するデコーダ回路
部が配設されている半導体装置において、 前記各アレイ部が、前記パターンが2次元マトリクス状
に配列されている第1の領域と、該第1の領域の外周を
取り囲むように形成されている第2の領域とからなり、 前記デコーダ回路部を介して隣り合う前記アレイ部の、
前記第2の領域内の前記パターン同士が、前記デコーダ
回路部を中心として実質的に線対称に配列されており、 全ての前記アレイ部において前記第1の領域内の前記パ
ターンは全て同一方向に配列されていることを特徴とす
る半導体装置。 - 【請求項2】 チップが繰り返しパターンによって構成
された複数のアレイ部に分割され、少なくとも一部のア
レイ部間の境界に半導体メモリを構成するデコーダ回路
部が配設されている半導体装置において、 前記各アレイ部が、前記パターンが2次元マトリクス状
に配列されている第1の領域と、該第1の領域の外周を
取り囲むように形成されている第2の領域とからなり、 前記デコーダ回路部を介して隣り合う前記アレイ部の、
前記第2の領域内の前記パターン同士が、前記デコーダ
回路部を中心として実質的に線対称に配列されており、 前記デコーダ回路部がXデコーダ部とYデコーダ部とか
らなり、該デコーダ回路部のいずれか一方を介して隣り
合う前記アレイ部の、前記第1の領域内の前記パターン
同士が、前記一方のデコーダ回路部を中心として実質的
に線対称に配列されており、他方の前記デコーダ回路部
を介して隣り合う前記アレイ部の、前記第1の領域内の
前記パターンが全て同一方向に配列されていることを特
徴とする半導体装置。 - 【請求項3】 前記第1の領域が、記憶情報を保持する
メモリセル部である請求項1または2に記載の半導体装
置。 - 【請求項4】 前記第2の領域が、少なくともセンスア
ンプ部およびワードドライバ部を含む請求項1〜3のい
ずれか1項に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9138601A JP3008892B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置 |
US09/081,653 US6034384A (en) | 1997-05-28 | 1998-05-20 | Semiconductor memory device having memory cells similarly layouted and peripheral circuits symmetrically layouted in memory cell arrays |
KR1019980019216A KR100267587B1 (ko) | 1997-05-28 | 1998-05-27 | 동일 형태로 레이아웃된 메모리 셀을 가지는 반도체메모리 장치 및 메모리 셀 어레이에서 대칭적으로레이아웃된 주변회로 |
CN98102015A CN1096711C (zh) | 1997-05-28 | 1998-05-28 | 阵列的单元布局相同且周边电路对称的半导体存储器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9138601A JP3008892B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10335601A true JPH10335601A (ja) | 1998-12-18 |
JP3008892B2 JP3008892B2 (ja) | 2000-02-14 |
Family
ID=15225909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9138601A Expired - Lifetime JP3008892B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6034384A (ja) |
JP (1) | JP3008892B2 (ja) |
KR (1) | KR100267587B1 (ja) |
CN (1) | CN1096711C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6212090B1 (en) | 1998-12-25 | 2001-04-03 | Kabushiki Kaisha Toshiba | Semiconductor device including a repetitive pattern |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7032193B1 (en) * | 2002-09-30 | 2006-04-18 | Advanced Micro Devices, Inc. | Differentially mis-aligned contacts in flash arrays to calibrate failure modes |
CN102931170B (zh) * | 2011-08-08 | 2015-12-09 | 中芯国际集成电路制造(上海)有限公司 | 一种检测结构及形成方法和检测方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
KR950011636B1 (ko) * | 1992-03-04 | 1995-10-07 | 금성일렉트론주식회사 | 개선된 레이아웃을 갖는 다이내믹 랜덤 액세스 메모리와 그것의 메모리셀 배치방법 |
US5367187A (en) * | 1992-12-22 | 1994-11-22 | Quality Semiconductor, Inc. | Master slice gate array integrated circuits with basic cells adaptable for both input/output and logic functions |
JP3144967B2 (ja) * | 1993-11-08 | 2001-03-12 | 株式会社日立製作所 | 半導体集積回路およびその製造方法 |
US5591995A (en) * | 1994-05-10 | 1997-01-07 | Texas Instruments, Incorporated | Base cell for BiCMOS and CMOS gate arrays |
US5422581A (en) * | 1994-08-17 | 1995-06-06 | Texas Instruments Incorporated | Gate array cell with predefined connection patterns |
US5698873A (en) * | 1996-03-08 | 1997-12-16 | Lsi Logic Corporation | High density gate array base cell architecture |
-
1997
- 1997-05-28 JP JP9138601A patent/JP3008892B2/ja not_active Expired - Lifetime
-
1998
- 1998-05-20 US US09/081,653 patent/US6034384A/en not_active Expired - Fee Related
- 1998-05-27 KR KR1019980019216A patent/KR100267587B1/ko not_active IP Right Cessation
- 1998-05-28 CN CN98102015A patent/CN1096711C/zh not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6212090B1 (en) | 1998-12-25 | 2001-04-03 | Kabushiki Kaisha Toshiba | Semiconductor device including a repetitive pattern |
US6362999B2 (en) | 1998-12-25 | 2002-03-26 | Kabushiki Kaisha Toshiba | Semiconductor device including a repetitive pattern |
US6560163B2 (en) | 1998-12-25 | 2003-05-06 | Kabushiki Kaisha Toshiba | Semiconductor device including a repetitive pattern |
Also Published As
Publication number | Publication date |
---|---|
CN1096711C (zh) | 2002-12-18 |
JP3008892B2 (ja) | 2000-02-14 |
CN1200571A (zh) | 1998-12-02 |
KR100267587B1 (ko) | 2000-10-16 |
US6034384A (en) | 2000-03-07 |
KR19980087416A (ko) | 1998-12-05 |
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