JPH10325851A - 制御用ic搭載テスタ治具 - Google Patents
制御用ic搭載テスタ治具Info
- Publication number
- JPH10325851A JPH10325851A JP9133166A JP13316697A JPH10325851A JP H10325851 A JPH10325851 A JP H10325851A JP 9133166 A JP9133166 A JP 9133166A JP 13316697 A JP13316697 A JP 13316697A JP H10325851 A JPH10325851 A JP H10325851A
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- JP
- Japan
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- control
- ics
- terminals
- tester
- gate
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 一度に複数のICを選別することができるテ
スタ治具を提供する。 【解決手段】 テスタ治具1には、2個の被選別IC2
と、2個の被選別IC2が有する端子数に相応する端子
数を有する制御用IC3が、搭載されている。2個の被
選別IC2の端子と制御用IC3の端子の間、2個の被
選別IC2の端子とテスタ端子4の間、及び、制御用I
C3の端子とテスタ端子4の間は、それぞれ接続線5に
より接続されている。被選別IC2の出力信号を制御す
る制御用IC3の内部論理回路には、ANDゲートとO
Rゲートが用いられている。2個の被選別IC2の出力
を制御用IC3の内部で分岐させ、ANDゲートとOR
ゲートの入力に接続する。ANDゲートの出力は、全て
の被選別IC2の出力がハイレベルになっていることを
証明する。ORゲートの出力は、全ての被選別IC2の
出力がロウレベルになっていることを証明する。
スタ治具を提供する。 【解決手段】 テスタ治具1には、2個の被選別IC2
と、2個の被選別IC2が有する端子数に相応する端子
数を有する制御用IC3が、搭載されている。2個の被
選別IC2の端子と制御用IC3の端子の間、2個の被
選別IC2の端子とテスタ端子4の間、及び、制御用I
C3の端子とテスタ端子4の間は、それぞれ接続線5に
より接続されている。被選別IC2の出力信号を制御す
る制御用IC3の内部論理回路には、ANDゲートとO
Rゲートが用いられている。2個の被選別IC2の出力
を制御用IC3の内部で分岐させ、ANDゲートとOR
ゲートの入力に接続する。ANDゲートの出力は、全て
の被選別IC2の出力がハイレベルになっていることを
証明する。ORゲートの出力は、全ての被選別IC2の
出力がロウレベルになっていることを証明する。
Description
【0001】
【発明の属する技術分野】本発明は、ICを選別するテ
スタ治具に関する。
スタ治具に関する。
【0002】
【従来の技術】半導体ウエハーのテストに関して記載さ
れた文献としては、特開平4−122040号公報を挙
げることができる。
れた文献としては、特開平4−122040号公報を挙
げることができる。
【0003】この公報には、制御信号により全入出力端
子をハイ・インピーダンス状態にする複数の半導体チッ
プと、前記制御信号を出力するセレクタ回路と、前記半
導体チップの入出力端子を電気的に接続する複数の論理
ゲートを有し、それぞれの前記半導体チップが、同一電
源及びグラウンドピンを有する半導体ウエハーが、記載
されている。
子をハイ・インピーダンス状態にする複数の半導体チッ
プと、前記制御信号を出力するセレクタ回路と、前記半
導体チップの入出力端子を電気的に接続する複数の論理
ゲートを有し、それぞれの前記半導体チップが、同一電
源及びグラウンドピンを有する半導体ウエハーが、記載
されている。
【0004】セレクタ回路とANDゲートにより、半導
体ウエハー中で1個の半導体チップの入出力端子だけを
動作状態とし、他の半導体チップの入出力端子をハイ・
インピーダンス状態にする。したがって、セレクタ回路
の入力を切り替えると、半導体チップを1個ずつ選択
し、テストすることができる。
体ウエハー中で1個の半導体チップの入出力端子だけを
動作状態とし、他の半導体チップの入出力端子をハイ・
インピーダンス状態にする。したがって、セレクタ回路
の入力を切り替えると、半導体チップを1個ずつ選択
し、テストすることができる。
【0005】従来のテスタ治具を模式的に示すと、図5
の構成となる。テスタ治具1には、1個の被選別IC2
が搭載され、被選別IC2の端子とテスタ端子4の間
は、それぞれ接続線5により接続されている。
の構成となる。テスタ治具1には、1個の被選別IC2
が搭載され、被選別IC2の端子とテスタ端子4の間
は、それぞれ接続線5により接続されている。
【0006】
【発明が解決しようとする課題】前記従来の半導体ウエ
ハーのテストの技術では、一度に複数の半導体チップを
テストすることができず、不便である。
ハーのテストの技術では、一度に複数の半導体チップを
テストすることができず、不便である。
【0007】そこで、本発明は前記従来の技術の欠点を
改良し、一度に複数のICを選別することができるテス
タ治具を提供とようとするものである。
改良し、一度に複数のICを選別することができるテス
タ治具を提供とようとするものである。
【0008】
【課題を解決するための手段】本発明は、前記課題を解
決するため、次の手段を採用する。
決するため、次の手段を採用する。
【0009】(1)テスタ治具上に複数の被選別ICと
制御用ICを搭載し、前記複数の被選別ICの端子と前
記制御用ICの端子の間、前記複数の被選別ICの端子
とテスタの端子の間、及び、前記制御用ICの端子と前
記テスタ端子の間を、それぞれ接続線により接続した制
御用IC搭載テスタ治具。
制御用ICを搭載し、前記複数の被選別ICの端子と前
記制御用ICの端子の間、前記複数の被選別ICの端子
とテスタの端子の間、及び、前記制御用ICの端子と前
記テスタ端子の間を、それぞれ接続線により接続した制
御用IC搭載テスタ治具。
【0010】(2)前記制御用ICがANDゲートとO
Rゲートを有する前記(1)記載の制御用IC搭載テス
タ治具。
Rゲートを有する前記(1)記載の制御用IC搭載テス
タ治具。
【0011】(3)前記被選別ICと前記制御用ICが
いずれも双方向信号を制御する前記(1)記載の制御用
IC搭載テスタ治具。
いずれも双方向信号を制御する前記(1)記載の制御用
IC搭載テスタ治具。
【0012】
【発明の実施の形態】本発明の二つの実施の形態例につ
いて図1〜図4を参照して説明する。
いて図1〜図4を参照して説明する。
【0013】まず、本発明の第1実施の形態例について
図1〜図3を参照して説明する。図1において、テスタ
治具1には、2個の被選別IC2と、2個の被選別IC
2が有する端子数に相応する端子数を有する制御用IC
3が、搭載されている。2個の被選別IC2の端子と制
御用IC3の端子の間、2個の被選別IC2の端子とテ
スタ端子4の間、及び、制御用IC3の端子とテスタ端
子4の間は、それぞれ接続線5により接続されている。
なお、6は接続線分岐点である。
図1〜図3を参照して説明する。図1において、テスタ
治具1には、2個の被選別IC2と、2個の被選別IC
2が有する端子数に相応する端子数を有する制御用IC
3が、搭載されている。2個の被選別IC2の端子と制
御用IC3の端子の間、2個の被選別IC2の端子とテ
スタ端子4の間、及び、制御用IC3の端子とテスタ端
子4の間は、それぞれ接続線5により接続されている。
なお、6は接続線分岐点である。
【0014】図2は、被選別IC2の出力信号を制御す
る制御用IC3の内部論理回路の一例を示す。2個の被
選別IC2の出力を制御用IC3の内部で分岐させ、A
NDゲート7の入力とORゲート8の入力に接続する。
ANDゲート7の出力は、全ての被選別IC2の出力が
ハイレベルになっていることを証明する。ORゲート8
の出力は、全ての被選別IC2の出力がロウレベルにな
っていることを証明する。
る制御用IC3の内部論理回路の一例を示す。2個の被
選別IC2の出力を制御用IC3の内部で分岐させ、A
NDゲート7の入力とORゲート8の入力に接続する。
ANDゲート7の出力は、全ての被選別IC2の出力が
ハイレベルになっていることを証明する。ORゲート8
の出力は、全ての被選別IC2の出力がロウレベルにな
っていることを証明する。
【0015】図3は、被選別IC2の双方向信号を制御
する制御用IC3の内部論理回路の一例を示す。被選別
IC2の双方向端子が、出力になっている場合の制御論
理は、図2を用いて説明した制御と同様である。双方向
制御の論理は、被選別IC2の双方向制御信号の反転論
理を、制御用IC3の双方向制御信号とすることであ
り、被選別IC2が入力状態ならば、制御用IC3は出
力となり、被選別IC2が出力状態ならば、制御用IC
3は入力となる。
する制御用IC3の内部論理回路の一例を示す。被選別
IC2の双方向端子が、出力になっている場合の制御論
理は、図2を用いて説明した制御と同様である。双方向
制御の論理は、被選別IC2の双方向制御信号の反転論
理を、制御用IC3の双方向制御信号とすることであ
り、被選別IC2が入力状態ならば、制御用IC3は出
力となり、被選別IC2が出力状態ならば、制御用IC
3は入力となる。
【0016】次に、本発明の第2実施の形態例について
図4を参照して説明する。前述した第1実施の形態例に
おけるANDゲート7やORゲート8の入力端子数を増
加することにより、被選別IC2の同時選別個数を増加
することができる。図4は、その一例であり、被選別I
C2の個数を増加して3個にしても、使用するテスタ端
子4の個数は増加しないことが判明する。
図4を参照して説明する。前述した第1実施の形態例に
おけるANDゲート7やORゲート8の入力端子数を増
加することにより、被選別IC2の同時選別個数を増加
することができる。図4は、その一例であり、被選別I
C2の個数を増加して3個にしても、使用するテスタ端
子4の個数は増加しないことが判明する。
【0017】
【発明の効果】以上の説明から明らかなように、本発明
によれば、被選別ICの端子数にかかわらず、使用する
テスタ端子の個数が一定であるので、一度に複数のIC
を選別することができる。
によれば、被選別ICの端子数にかかわらず、使用する
テスタ端子の個数が一定であるので、一度に複数のIC
を選別することができる。
【図1】本発明の第1実施の形態例の2個のICを同時
に選別することができる制御用IC搭載テスタ治具の正
面図である。
に選別することができる制御用IC搭載テスタ治具の正
面図である。
【図2】本発明の第1実施の形態例における被選別IC
の出力信号を制御する制御用ICの内部論理回路を示
す。
の出力信号を制御する制御用ICの内部論理回路を示
す。
【図3】本発明の第1実施の形態例における被選別IC
の双方向出力信号を制御する制御用ICの内部論理回路
を示す。
の双方向出力信号を制御する制御用ICの内部論理回路
を示す。
【図4】本発明の第2実施の形態例の3個のICを同時
に選別することができる制御用IC搭載テスタ治具の正
面図である。
に選別することができる制御用IC搭載テスタ治具の正
面図である。
【図5】従来のテスタ治具の模式的正面図である。
1 テスタ治具 2 被選別IC 3 制御用IC 4 テスタ端子 5 接続線 6 接続線分岐点 7 ANDゲート 8 ORゲート
Claims (3)
- 【請求項1】 テスタ治具上に複数の被選別ICと制御
用ICを搭載し、前記複数の被選別ICの端子と前記制
御用ICの端子の間、前記複数の被選別ICの端子とテ
スタ端子の間、及び、前記制御用ICの端子と前記テス
タ端子の間を、それぞれ接続線により接続したことを特
徴とする制御用IC搭載テスタ治具。 - 【請求項2】 前記制御用ICがANDゲートとORゲ
ートを有することを特徴とする請求項1記載の制御用I
C搭載テスタ治具。 - 【請求項3】 前記被選別ICと前記制御用ICがいず
れも双方向信号を制御することを特徴とする請求項2記
載の制御用IC搭載テスタ治具。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9133166A JPH10325851A (ja) | 1997-05-23 | 1997-05-23 | 制御用ic搭載テスタ治具 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9133166A JPH10325851A (ja) | 1997-05-23 | 1997-05-23 | 制御用ic搭載テスタ治具 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10325851A true JPH10325851A (ja) | 1998-12-08 |
Family
ID=15098234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9133166A Withdrawn JPH10325851A (ja) | 1997-05-23 | 1997-05-23 | 制御用ic搭載テスタ治具 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10325851A (ja) |
-
1997
- 1997-05-23 JP JP9133166A patent/JPH10325851A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |