JPH10322182A - クロック断検出回路 - Google Patents
クロック断検出回路Info
- Publication number
- JPH10322182A JPH10322182A JP12858897A JP12858897A JPH10322182A JP H10322182 A JPH10322182 A JP H10322182A JP 12858897 A JP12858897 A JP 12858897A JP 12858897 A JP12858897 A JP 12858897A JP H10322182 A JPH10322182 A JP H10322182A
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- Japan
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- clock
- output
- flip
- flop
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Abstract
(57)【要約】
【課題】 ディジタル回路のみでクロック信号を監視し
て、配置の自由度向上及び部品点数の削減を図ることが
でき、監視クロックの周波数を容易に変えることができ
るクロック断検出回路を提供する。 【解決手段】 クロック断検出回路１０は、監視クロッ
ク入力を分周する１／ｎ分周器１１と、１／ｎ分周器１
１の分周出力を反転するＮＡＮＤゲート１２と、被監視
クロック入力をクロック入力に受け、分周手段の反転出
力によりクリアされるＤＦＦ１３と、ＤＦＦ１３の出力
をデータ入力に受けるとともに、１／ｎ分周器１１の出
力をクロック入力に受け、Ｑ出力をクロック断検出信号
として出力するＤＦＦ１４とを備える。
て、配置の自由度向上及び部品点数の削減を図ることが
でき、監視クロックの周波数を容易に変えることができ
るクロック断検出回路を提供する。 【解決手段】 クロック断検出回路１０は、監視クロッ
ク入力を分周する１／ｎ分周器１１と、１／ｎ分周器１
１の分周出力を反転するＮＡＮＤゲート１２と、被監視
クロック入力をクロック入力に受け、分周手段の反転出
力によりクリアされるＤＦＦ１３と、ＤＦＦ１３の出力
をデータ入力に受けるとともに、１／ｎ分周器１１の出
力をクロック入力に受け、Ｑ出力をクロック断検出信号
として出力するＤＦＦ１４とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック断検出回
路に係り、詳細にはディジタル装置におけるクロック信
号を監視するクロック断検出回路に関する。
路に係り、詳細にはディジタル装置におけるクロック信
号を監視するクロック断検出回路に関する。
【０００２】
【従来の技術】マイクロコンピュータ等の半導体集積回
路は、クロック信号によって動作が制御され、基本的に
はクロック周波数（クロック・レート）により、そのシ
ステムの動作速度が決定される。一般に、従来のディジ
タル装置におけるクロック信号の監視回路は、汎用ＩＣ
である７４シリーズの７４ＬＳ１２３と抵抗、及びコン
デンサからなるＣＲディレイ回路を用いたアナログ回路
から構成される。
路は、クロック信号によって動作が制御され、基本的に
はクロック周波数（クロック・レート）により、そのシ
ステムの動作速度が決定される。一般に、従来のディジ
タル装置におけるクロック信号の監視回路は、汎用ＩＣ
である７４シリーズの７４ＬＳ１２３と抵抗、及びコン
デンサからなるＣＲディレイ回路を用いたアナログ回路
から構成される。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の汎用ＩＣ及びＣＲディレイ回路を用いたクロ
ック信号の監視回路にあっては、クロック信号の監視時
間を決定するために抵抗の値とコンデンサの容量を計算
式により算出し、選定しなければならなかった。このた
め、監視クロックの周波数を容易に変えることができな
い。
うな従来の汎用ＩＣ及びＣＲディレイ回路を用いたクロ
ック信号の監視回路にあっては、クロック信号の監視時
間を決定するために抵抗の値とコンデンサの容量を計算
式により算出し、選定しなければならなかった。このた
め、監視クロックの周波数を容易に変えることができな
い。
【０００４】また、抵抗とコンデンサの接続部はアナロ
グ回路となるため、波形によって監視時間を確認しなけ
ればならず、また他のディジタル信号と離して配置しな
ければならないという問題点があった。
グ回路となるため、波形によって監視時間を確認しなけ
ればならず、また他のディジタル信号と離して配置しな
ければならないという問題点があった。
【０００５】本発明は、ディジタル回路のみでクロック
信号を監視して、配置の自由度向上及び部品点数の削減
を図ることができ、監視クロックの周波数を容易に変え
ることができるクロック断検出回路を提供することを目
的とする。
信号を監視して、配置の自由度向上及び部品点数の削減
を図ることができ、監視クロックの周波数を容易に変え
ることができるクロック断検出回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明に係るクロック断
検出回路は、監視クロック入力を分周する分周手段と、
被監視クロック入力をクロック入力に受け、分周手段の
反転出力によりクリアされる第１のフリップフロップ
と、第１のフリップフロップの出力をデータ入力に受け
るとともに、分周手段の出力をクロック入力に受け、Ｑ
出力をクロック断検出信号として出力する第２のフリッ
プフロップとを備えている。
検出回路は、監視クロック入力を分周する分周手段と、
被監視クロック入力をクロック入力に受け、分周手段の
反転出力によりクリアされる第１のフリップフロップ
と、第１のフリップフロップの出力をデータ入力に受け
るとともに、分周手段の出力をクロック入力に受け、Ｑ
出力をクロック断検出信号として出力する第２のフリッ
プフロップとを備えている。
【０００７】上記クロック断検出回路は、第１のフリッ
プフロップのデータ入力及び第２のフリップフロップの
クリア入力は、電源電圧に接続されており、第１のフリ
ップフロップ及び第２のフリップフロップは、信号の立
ち上がりで動作し、分周手段の反転出力がＨレベルにあ
るとき、被監視クロックの立ち上がりが１回以上あれば
第１のフリップフロップの出力は分周手段の反転出力が
立ち下がるまでＨレベルを出力し、かつ第２のフリップ
フロップは、分周手段の出力の立ち上がり時、第１のフ
リップフロップの出力がＨレベルにあることによりＱ出
力にＨレベルを出力して被監視クロックが正常に動作し
ていることを検出するものであってもよい。
プフロップのデータ入力及び第２のフリップフロップの
クリア入力は、電源電圧に接続されており、第１のフリ
ップフロップ及び第２のフリップフロップは、信号の立
ち上がりで動作し、分周手段の反転出力がＨレベルにあ
るとき、被監視クロックの立ち上がりが１回以上あれば
第１のフリップフロップの出力は分周手段の反転出力が
立ち下がるまでＨレベルを出力し、かつ第２のフリップ
フロップは、分周手段の出力の立ち上がり時、第１のフ
リップフロップの出力がＨレベルにあることによりＱ出
力にＨレベルを出力して被監視クロックが正常に動作し
ていることを検出するものであってもよい。
【０００８】上記分周手段により分周された出力波形
は、被監視クロックの周波数の１／２より遅くするもの
であってもよい。
は、被監視クロックの周波数の１／２より遅くするもの
であってもよい。
【０００９】上記第１のフリップフロップ及び第２のフ
リップフロップは、Ｄフリップフロップを含む同期式フ
リップフロップであってもよい。
リップフロップは、Ｄフリップフロップを含む同期式フ
リップフロップであってもよい。
【００１０】上記分周手段は、監視クロックに対して１
／ｎ（ｎは自然数）分周された出力波形を出力する１／
ｎ分周器であってもよい。
／ｎ（ｎは自然数）分周された出力波形を出力する１／
ｎ分周器であってもよい。
【００１１】
【発明の実施の形態】本発明に係るクロック断検出回路
は、マイクロコンピュータ等の集積回路にクロックを供
給するクロック回路に適用することができる。
は、マイクロコンピュータ等の集積回路にクロックを供
給するクロック回路に適用することができる。
【００１２】図１は本発明の実施形態に係るクロック断
検出回路の構成を示す回路図である。
検出回路の構成を示す回路図である。
【００１３】図１において、クロック断検出回路１０
は、１／ｎ（但し、ｎは自然数）分周器１１（分周手
段）、ＮＡＮＤゲート１２、Ｄフリップフロップ（以
下、ＤＦＦという）１３（第１のフリップフロップ）、
ＤＦＦ１４（第２のフリップフロップ）から構成され
る。
は、１／ｎ（但し、ｎは自然数）分周器１１（分周手
段）、ＮＡＮＤゲート１２、Ｄフリップフロップ（以
下、ＤＦＦという）１３（第１のフリップフロップ）、
ＤＦＦ１４（第２のフリップフロップ）から構成され
る。
【００１４】リセット入力ＡはＤＦＦ１３，１４のプリ
セット入力ピンＰＲＮに接続され、被監視クロック入力
ＢはＤＦＦ１３に接続されている。監視クロック入力Ｃ
は１／ｎ分周器１１に接続され、分周された後の出力は
ＮＡＮＤゲート１２を介してＤＦＦ１３のクリア入力Ｃ
ＬＲＮに接続されるとともに、ＤＦＦ１４のクロック入
力に接続される。
セット入力ピンＰＲＮに接続され、被監視クロック入力
ＢはＤＦＦ１３に接続されている。監視クロック入力Ｃ
は１／ｎ分周器１１に接続され、分周された後の出力は
ＮＡＮＤゲート１２を介してＤＦＦ１３のクリア入力Ｃ
ＬＲＮに接続されるとともに、ＤＦＦ１４のクロック入
力に接続される。
【００１５】また、ＤＦＦ１３のデータ入力Ｄ及びＤＦ
Ｆ１４のクリア入力ＣＬＲＮは、電源電圧ＶＣＣに接続
され、ＤＦＦ１３の出力ＱはＤＦＦ１４のデータ入力Ｄ
に接続されている。そして、ＤＦＦ１４のの出力Ｑがク
ロック断検出出力となる。
Ｆ１４のクリア入力ＣＬＲＮは、電源電圧ＶＣＣに接続
され、ＤＦＦ１３の出力ＱはＤＦＦ１４のデータ入力Ｄ
に接続されている。そして、ＤＦＦ１４のの出力Ｑがク
ロック断検出出力となる。
【００１６】以下、上述のように構成されたクロック断
検出回路１０の動作を説明する。
検出回路１０の動作を説明する。
【００１７】図２はクロック断検出回路１０の動作を説
明するためのタイミングチャートであり、図中Ａ〜Ｇは
図１の各部の信号Ａ〜Ｇにそれぞれ対応する。
明するためのタイミングチャートであり、図中Ａ〜Ｇは
図１の各部の信号Ａ〜Ｇにそれぞれ対応する。
【００１８】１／ｎ分周器１１により分周された波形Ｄ
は、被監視クロックの周波数の１／２より遅くするもの
とする。以下、図１及び図２の〜を参照して説明す
る。
は、被監視クロックの周波数の１／２より遅くするもの
とする。以下、図１及び図２の〜を参照して説明す
る。
【００１９】まず、リセット入力Ａが“Ｈ”になり、
ＤＦＦ１３とＤＦＦ１４のプリセットが解除される。
ＤＦＦ１３とＤＦＦ１４のプリセットが解除される。
【００２０】１／ｎ分周器１１出力Ｄの反転信号Ｅが
“Ｌ”になり、これによりＤＦＦ１３がクリアされ、Ｄ
ＦＦ１３のＱ出力Ｆが“Ｌ”になる。
“Ｌ”になり、これによりＤＦＦ１３がクリアされ、Ｄ
ＦＦ１３のＱ出力Ｆが“Ｌ”になる。
【００２１】被監視クロックＢの立ち上がりのとき、
ＤＦＦ１３のクリア入力Ｅが“Ｈ”であるため、ＤＦＦ
１３のＱ出力Ｆは“Ｈ”になる。
ＤＦＦ１３のクリア入力Ｅが“Ｈ”であるため、ＤＦＦ
１３のＱ出力Ｆは“Ｈ”になる。
【００２２】ＤＦＦ１４のクロック信号Ｄの立ち上が
りのとき、データＤ入力Ｆが“Ｈ”であるため、Ｑ出
力、すなわちクロック断出力Ｇは“Ｈ”のままである。
りのとき、データＤ入力Ｆが“Ｈ”であるため、Ｑ出
力、すなわちクロック断出力Ｇは“Ｈ”のままである。
【００２３】その後、１／ｎ分周器１１出力Ｄの反転
信号Ｅが“Ｌ”になり、これによりＤＦＦ１３がクリア
され、ＤＦＦ１３のＱ出力Ｆが“Ｌ”になる。
信号Ｅが“Ｌ”になり、これによりＤＦＦ１３がクリア
され、ＤＦＦ１３のＱ出力Ｆが“Ｌ”になる。
【００２４】被監視クロックが正常に動作している場
合、以上の上記〜の動作が繰り返され、ＤＦＦ１４
のデータＤ入力ＦはＤＦＦ１４のクロック信号Ｄの立ち
上がりのときは常に“Ｈ”となる。それによりＤＦＦ１
４のＱ出力、すなわちクロック断出力Ｇも常に“Ｈ”と
なる。
合、以上の上記〜の動作が繰り返され、ＤＦＦ１４
のデータＤ入力ＦはＤＦＦ１４のクロック信号Ｄの立ち
上がりのときは常に“Ｈ”となる。それによりＤＦＦ１
４のＱ出力、すなわちクロック断出力Ｇも常に“Ｈ”と
なる。
【００２５】これはＤＦＦ１３のクリア入力Ｅが“Ｈ”
の間に被監視クロックＢの立ち上がりが１回以上あれば
ＤＦＦ１３のＱ出力が“Ｈ”となるためで、その条件は
周波数Ｈｚを単位として式（１）の関係が成り立つとき
である。
の間に被監視クロックＢの立ち上がりが１回以上あれば
ＤＦＦ１３のＱ出力が“Ｈ”となるためで、その条件は
周波数Ｈｚを単位として式（１）の関係が成り立つとき
である。
【００２６】 Ｂ＞Ｅ×２ …（１） 但し、Ｂは被監視クロック、Ｅは１／ｎ分周器１１反転
出力 被監視クロックＢが断となる。
出力 被監視クロックＢが断となる。
【００２７】ＤＦＦ１４のクロック信号Ｄの立ち上が
りのときデータＤ入力Ｆが“Ｌ”のため、Ｑ出力、すな
わちクロック断出力Ｇは“Ｌ”となり、被監視クロック
Ｂのクロック断が検出される。
りのときデータＤ入力Ｆが“Ｌ”のため、Ｑ出力、すな
わちクロック断出力Ｇは“Ｌ”となり、被監視クロック
Ｂのクロック断が検出される。
【００２８】以上説明したように、実施形態に係るクロ
ック断検出回路１０は、監視クロック入力を分周する１
／ｎ分周器１１と、１／ｎ分周器１１の分周出力を反転
するＮＡＮＤゲート１２と、被監視クロック入力をクロ
ック入力に受け、分周手段の反転出力によりクリアされ
るＤＦＦ１３と、ＤＦＦ１３の出力をデータ入力に受け
るとともに、１／ｎ分周器１１の出力をクロック入力に
受け、Ｑ出力をクロック断検出信号として出力するＤＦ
Ｆ１４とを備え、１／ｎ分周器１１の反転出力がＨレベ
ルにあるとき、被監視クロックの立ち上がりが１回以上
あればＤＦＦ１３の出力は１／ｎ分周器１１の反転出力
が立ち下がるまでＨレベルを出力し、これを受けてＤＦ
Ｆ１４は、１／ｎ分周器１１の出力の立ち上がり時、Ｄ
ＦＦ１３の出力がＨレベルにあることによりＱ出力にＨ
レベルを出力して被監視クロックが正常に動作している
ことを検出するようにしているので、ディジタル回路の
みでクロック信号を監視できるため、ＬＳＩ内部、ＦＰ
ＧＡ／ＰＬＤ等の内部に回路を設けることができ、部品
点数を削減することができる。
ック断検出回路１０は、監視クロック入力を分周する１
／ｎ分周器１１と、１／ｎ分周器１１の分周出力を反転
するＮＡＮＤゲート１２と、被監視クロック入力をクロ
ック入力に受け、分周手段の反転出力によりクリアされ
るＤＦＦ１３と、ＤＦＦ１３の出力をデータ入力に受け
るとともに、１／ｎ分周器１１の出力をクロック入力に
受け、Ｑ出力をクロック断検出信号として出力するＤＦ
Ｆ１４とを備え、１／ｎ分周器１１の反転出力がＨレベ
ルにあるとき、被監視クロックの立ち上がりが１回以上
あればＤＦＦ１３の出力は１／ｎ分周器１１の反転出力
が立ち下がるまでＨレベルを出力し、これを受けてＤＦ
Ｆ１４は、１／ｎ分周器１１の出力の立ち上がり時、Ｄ
ＦＦ１３の出力がＨレベルにあることによりＱ出力にＨ
レベルを出力して被監視クロックが正常に動作している
ことを検出するようにしているので、ディジタル回路の
みでクロック信号を監視できるため、ＬＳＩ内部、ＦＰ
ＧＡ／ＰＬＤ等の内部に回路を設けることができ、部品
点数を削減することができる。
【００２９】また、１／ｎ分周器により監視クロックの
周波数を変えることができるため、部品の設計変更をす
ることなく被監視クロックの多様な周波数に対応するこ
とができる。
周波数を変えることができるため、部品の設計変更をす
ることなく被監視クロックの多様な周波数に対応するこ
とができる。
【００３０】したがって、ディジタル装置において装置
外部から入力される同期クロック信号を被監視クロック
入力に接続し、装置内部に搭載する非同期の発振器を監
視クロック入力に接続することによりクロックの断検出
が可能になる。
外部から入力される同期クロック信号を被監視クロック
入力に接続し、装置内部に搭載する非同期の発振器を監
視クロック入力に接続することによりクロックの断検出
が可能になる。
【００３１】このように、本実施形態に係るクロック断
検出回路１０は、簡単な回路構成でありながら、従来不
可能であったディジタル回路のみのクロック断検出がで
き、種々のディジタル回路内部に搭載することができる
という優れた特長を有する。
検出回路１０は、簡単な回路構成でありながら、従来不
可能であったディジタル回路のみのクロック断検出がで
き、種々のディジタル回路内部に搭載することができる
という優れた特長を有する。
【００３２】なお、上記実施形態では、第１のフリップ
フロップ及び第２のフリップフロップに、Ｄフリップフ
ロップを用いているが勿論これには限定されず、同様の
動作を行う他のフリップフロップでもよい。また、信号
の立ち上がりで動作するようにしているが、立ち下がり
で動作するように構成してもよいことは言うまでもな
い。
フロップ及び第２のフリップフロップに、Ｄフリップフ
ロップを用いているが勿論これには限定されず、同様の
動作を行う他のフリップフロップでもよい。また、信号
の立ち上がりで動作するようにしているが、立ち下がり
で動作するように構成してもよいことは言うまでもな
い。
【００３３】また、上記実施形態では、被監視クロック
の周波数の１／２より遅くする分周器に適用した例であ
るが、どのような分周でもよい。
の周波数の１／２より遅くする分周器に適用した例であ
るが、どのような分周でもよい。
【００３４】また、上記クロック断検出回路は、マイク
ロコンピュータ等の集積回路にクロック信号を供給する
クロック断検出回路に適用することができるが、クロッ
クを検出するものであればどのようなクロック回路にも
適用できることは言うまでもない。また、本実施形態に
係るクロック断検出回路が集積回路内部に組み込まれて
設置されていてもよいし、あるいは独立した装置に適用
してもよい。
ロコンピュータ等の集積回路にクロック信号を供給する
クロック断検出回路に適用することができるが、クロッ
クを検出するものであればどのようなクロック回路にも
適用できることは言うまでもない。また、本実施形態に
係るクロック断検出回路が集積回路内部に組み込まれて
設置されていてもよいし、あるいは独立した装置に適用
してもよい。
【００３５】また、上記クロック断検出回路を構成する
フリップフロップやゲート回路の種類や個数、接続状態
等は上記各実施形態に限定されない。
フリップフロップやゲート回路の種類や個数、接続状態
等は上記各実施形態に限定されない。
【００３６】
【発明の効果】本発明に係るクロック断検出回路では、
監視クロック入力を分周する分周手段と、被監視クロッ
ク入力をクロック入力に受け、分周手段の反転出力によ
りクリアされる第１のフリップフロップと、第１のフリ
ップフロップの出力をデータ入力に受けるとともに、分
周手段の出力をクロック入力に受け、Ｑ出力をクロック
断検出信号として出力する第２のフリップフロップとを
備えて構成したので、ディジタル回路のみでクロック信
号を監視でき、配置の自由度向上及び部品点数の削減を
図ることができ、監視クロックの周波数を容易に変える
ことができる。
監視クロック入力を分周する分周手段と、被監視クロッ
ク入力をクロック入力に受け、分周手段の反転出力によ
りクリアされる第１のフリップフロップと、第１のフリ
ップフロップの出力をデータ入力に受けるとともに、分
周手段の出力をクロック入力に受け、Ｑ出力をクロック
断検出信号として出力する第２のフリップフロップとを
備えて構成したので、ディジタル回路のみでクロック信
号を監視でき、配置の自由度向上及び部品点数の削減を
図ることができ、監視クロックの周波数を容易に変える
ことができる。
【図１】本発明を適用した実施形態に係るクロック断検
出回路の構成を示す回路図である。
出回路の構成を示す回路図である。
【図２】上記クロック断検出回路の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
１０ クロック断検出回路、１１ １／ｎ分周器（分周
手段）、１２ ＮＡＮＤゲート、１３ ＤＦＦ（第１の
フリップフロップ）、１４ ＤＦＦ（第２のフリップフ
ロップ）
手段）、１２ ＮＡＮＤゲート、１３ ＤＦＦ（第１の
フリップフロップ）、１４ ＤＦＦ（第２のフリップフ
ロップ）
Claims (5)
- 【請求項１】 監視クロック入力を分周する分周手段
と、 被監視クロック入力をクロック入力に受け、前記分周手
段の反転出力によりクリアされる第１のフリップフロッ
プと、 前記第１のフリップフロップの出力をデータ入力に受け
るとともに、前記分周手段の出力をクロック入力に受
け、Ｑ出力をクロック断検出信号として出力する第２の
フリップフロップとを備えたことを特徴とするクロック
断検出回路。 - 【請求項２】 請求項１記載のクロック断検出回路にお
いて、 前記第１のフリップフロップのデータ入力及び前記第２
のフリップフロップのクリア入力は、電源電圧に接続さ
れており、前記第１のフリップフロップ及び前記第２の
フリップフロップは、信号の立ち上がりで動作し、 前記分周手段の反転出力がＨレベルにあるとき、前記被
監視クロックの立ち上がりが１回以上あれば前記第１の
フリップフロップの出力は前記分周手段の反転出力が立
ち下がるまでＨレベルを出力し、かつ前記第２のフリッ
プフロップは、前記分周手段の出力の立ち上がり時、前
記第１のフリップフロップの出力がＨレベルにあること
によりＱ出力にＨレベルを出力して前記被監視クロック
が正常に動作していることを検出することを特徴とする
クロック断検出回路。 - 【請求項３】 前記分周手段により分周された出力波形
は、前記被監視クロックの周波数の１／２より遅くする
ことを特徴とする請求項１又は２の何れかに記載のクロ
ック断検出回路。 - 【請求項４】 前記第１のフリップフロップ及び前記第
２のフリップフロップは、Ｄフリップフロップを含む同
期式フリップフロップであることを特徴とする請求項１
又は２の何れかに記載のクロック断検出回路。 - 【請求項５】 前記分周手段は、前記監視クロックに対
して１／ｎ（ｎは自然数）分周された出力波形を出力す
る１／ｎ分周器であることを特徴とする請求項１、２又
は３の何れかに記載のクロック断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12858897A JPH10322182A (ja) | 1997-05-19 | 1997-05-19 | クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12858897A JPH10322182A (ja) | 1997-05-19 | 1997-05-19 | クロック断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322182A true JPH10322182A (ja) | 1998-12-04 |
Family
ID=14988475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12858897A Pending JPH10322182A (ja) | 1997-05-19 | 1997-05-19 | クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10322182A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009253733A (ja) * | 2008-04-08 | 2009-10-29 | Nippon Dempa Kogyo Co Ltd | タイミングリカバリー回路 |
| JP2009278528A (ja) * | 2008-05-16 | 2009-11-26 | Elpida Memory Inc | Ｄｌｌ回路、および半導体装置 |
| JP2012104046A (ja) * | 2010-11-12 | 2012-05-31 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1997
- 1997-05-19 JP JP12858897A patent/JPH10322182A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009253733A (ja) * | 2008-04-08 | 2009-10-29 | Nippon Dempa Kogyo Co Ltd | タイミングリカバリー回路 |
| JP2009278528A (ja) * | 2008-05-16 | 2009-11-26 | Elpida Memory Inc | Ｄｌｌ回路、および半導体装置 |
| USRE45604E1 (en) | 2008-05-16 | 2015-07-07 | Ps4 Luxco S.A.R.L. | DLL circuit adapted to semiconductor device |
| JP2012104046A (ja) * | 2010-11-12 | 2012-05-31 | Fujitsu Semiconductor Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040220 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050928 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
|
| A02 | Decision of refusal |
Effective date: 20060214 Free format text: JAPANESE INTERMEDIATE CODE: A02 |