JPH10321800A

JPH10321800A - 集積回路

Info

Publication number: JPH10321800A
Application number: JP9126837A
Authority: JP
Inventors: Katsuaki Uchibori; 勝章内堀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-16
Filing date: 1997-05-16
Publication date: 1998-12-04
Anticipated expiration: 2017-05-16
Also published as: JP3147039B2

Abstract

(57)【要約】【課題】集積回路内の順序回路および組み合わせ回路
からなる被検査経路について、温度変化や経年変化によ
る伝達遅延時間の増加が起こっても正しく動作すること
を実動作周波数の試験で確認する。【解決手段】順序回路１の出力を、組み合わせ回路２
で処理して、順序回路３に取り込む被検査経路に対し
て、実使用条件下で要求される伝達遅延時間のマージン
と同じ伝達遅延時間を持つ信号遅延手段４と、遅延信号
保持手段５を設け、組み合わせ回路２の出力信号を信号
遅延手段４で遅らせて順序回路３と同じクロックにより
遅延信号保持手段５に取り込んで保持する。良否判定手
段６は順序回路３と遅延信号保持手段５の出力を比較
し、一致しているなら被検査経路の伝達遅延時間のマー
ジンが十分ある交流特性の良品と判定し、不一致なら不
良品と判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、順序回路を含む集
積回路に関し、特に順序回路から順序回路までの集積回
路内部に閉じた経路の交流特性不良検査回路に関する。

【０００２】

【従来の技術】半導体集積回路の最高動作周波数は、順
序回路の出力から組み合わせ回路を経由して順序回路の
入力に至る信号伝達経路のうち、集積回路内でもっとも
大きな伝達時間を有する経路によって決定される。この
経路はクリティカルパスと呼ばれる。

【０００３】製造した集積回路の動作周波数が設計値を
満足しているか否かは、クリティカルパスの伝達遅延時
間が設計値を満たしているか否かを調べることによって
検査できる。しかし、絶縁保護膜等で覆われた集積回路
の内部に存在するクリティカルパスの信号波形を、製造
した集積回路を破壊せずに測定して伝達遅延時間の良否
を判定することは困難である。

【０００４】この問題に対して、集積回路の検査方式と
してスキャン方式を採用し、クリティカルパスの始点順
序回路の状態変化が、終点順序回路まで伝搬するよう設
定した後、順序回路のクロックを目標の動作周波数で歩
進して、スキャン方式で終点順序回路の値を取り出して
良否を判定する方法が特開平４−１２８６６１（「線路
ディレイ試験装置」）に開示されているが、実使用時の
温度変化や経年変化による伝達遅延の増加を考慮した場
合、実使用周波数よりも遥かに高い周波数での検査が必
要となり、高性能で高価な検査装置を要するという欠点
をこの方法は有している。

【０００５】また、集積回路内に基準となる伝達遅延時
間を有する回路を作り込み、測定対象回路と同じ入力信
号を与えて、測定対象回路の伝達遅延時間が基準時間を
満足することを集積回路に作り込んだラッチを用いて確
認することにより良否を判定する方法が特開平３−１０
１２４５（「半導体集積回路装置とその製造方法」）に
開示されているが、基準となる伝達遅延時間を有する回
路も、測定対象回路と同時に同じプロセスで製造されて
いるため、仮に集積回路の製造不良で伝達遅延時間が増
加した場合、測定対象回路とともに基準となる伝達遅延
時間を有する回路の伝達遅延時間も増加してしまい、不
良品を発見できないという欠点をこの方法は有してい
る。

【０００６】

【発明が解決しようとする課題】第１の問題点は、従来
の技術において、スキャン方式以外の検査用回路を集積
回路上に設けず、集積回路検査装置の機能のみでクリテ
ィカルパスの伝達遅延時間が設計値を満たしているかを
検査する場合、高性能で高価な検査装置を要する点であ
る。

【０００７】その理由は、温度変化や経年変化によって
実使用時には伝達遅延が増加する可能性があり、実使用
時にもクリティカルパスの伝達遅延時間が設計値を満た
すか否かを検査するためには、実使用周波数よりも遥か
に高い周波数での検査が必要となるからである。高い周
波数に対応した高性能な検査装置は、集積回路の製造コ
ストを増加させる。

【０００８】第２の問題点は、従来の技術において、集
積回路内のクリティカルパスを構成する被検査回路の伝
達遅延時間が設計値を満たしているかを検査するため
に、該集積回路内に基準となる伝達遅延時間を有する回
路と、被検査回路が基準回路よりも速く動作することを
判定する回路を該集積回路に作り込んだ場合、集積回路
の製造不良による交流特性の不良を正しく判定できない
ことがある点である。

【０００９】その理由は、基準となる伝達遅延時間を有
する回路も、測定対象回路と同時に同じプロセスで製造
されているため、仮に集積回路の製造不良で伝達遅延時
間が増加した場合、測定対象回路とともに基準となる伝
達遅延時間を有する回路の伝達遅延時間も増加してしま
い、不良品を発見できないからである。

【００１０】本発明は、順序回路および組み合わせ回路
を含む集積回路において、該集積回路の最高動作周波数
を決定する順序回路の出力から組み合わせ回路を経由し
て順序回路の入力に至る被検査経路に対して、実使用時
の温度変化や経年変化による伝達遅延の増加に関して十
分な余裕を持つ、交流特性の良品を確実に判定すること
を目的とする。

【００１１】さらに、本発明は、高性能で高価な集積回
路検査装置を用いずに実使用周波数での機能試験ととも
に交流特性の試験を行うことを可能とし、集積回路の製
造コストを低減することも目的とする。

【００１２】

【課題を解決するための手段】本発明の集積回路は、最
高動作周波数を決定する順序回路の出力から組み合わせ
回路を経由して順序回路の入力に至る信号伝達経路に、
実使用時の温度変化や経年変化による伝達遅延時間の増
加によって誤動作を起こさないだけの遅延の余裕が有る
ことを検証する。より具体的には、該組み合わせ回路の
出力を入力として一定時間後に同じ論理値を出力する信
号遅延手段（図１の４）と、最高動作周波数を決定する
被検査経路の終点順序回路と同時に信号遅延手段の出力
を入力として取り込んで保持する遅延信号保持手段（図
１の５）と、被検査経路の終点順序回路の出力と、遅延
信号保持手段の出力を比較して、一致するか否かで該集
積回路の良否を判定する判定手段（図１の６）を備え
る。

【００１３】集積回路の最高動作周波数を決定する被検
査経路の始点順序回路は、クロック信号の入力によって
出力信号を変化させる。被検査経路の組み合わせ回路
は、この信号の変化に応じた論理演算を行い、製造され
た組み合わせ回路固有の処理時間の後、出力信号を変化
させる。被検査経路の終点順序回路は、クロック信号の
入力によって、該組み合わせ回路の出力を取り込み、こ
の値を保持する。一方、信号遅延手段は該組み合わせ回
路の出力を入力として、被検査経路に要求される遅延余
裕相当の時間の後、入力と同じ論理値を出力する。遅延
信号保持手段は、被検査経路の終点順序回路と同じクロ
ック信号によって、信号遅延手段の出力を取り込み、こ
の値を保持する。

【００１４】被検査経路に要求される遅延余裕が十分に
存在する場合、被検査経路の終点順序回路と遅延信号保
持手段はクロック信号によって同時に同じ値を取り込む
ことができる。これに対して、被検査経路に要求される
遅延余裕が十分に存在しない場合、被検査経路の終点順
序回路は組み合わせ回路の出力した値を正しく保持する
が、遅延信号保持手段は新しい状態値を取り込めず誤っ
た値を保持する。このため、判定手段は、被検査経路の
終点順序回路の出力と、遅延信号保持手段の出力を比較
して、一致するか否かで該集積回路の交流特性の良否を
判定することができる。

【００１５】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１６】図１を参照すると、本発明の実施の形態
は、被検査経路を構成する順序回路１と、組み合わせ回
路２と、順序回路３とを備え、組み合わせ回路２は順序
回路１の出力信号１２を入力して論理演算したあと、信
号１３として出力する。順序回路３はクロック信号１５
に同期して信号１３を入力し、この値を保持する。被検
査経路の交流特性検査部は、信号遅延手段４と、遅延信
号保持手段５と、判定手段６とを備え、信号遅延手段４
は組み合わせ回路２の出力である信号１３を入力として
一定時間後に入力と同じ波形を信号１６として出力す
る。遅延信号保持手段５はクロック信号１５に同期して
信号１６を入力し、この値を保持する。判定手段６は、
順序回路３の出力信号１４と、遅延信号保持手段５の出
力信号１７を入力として被検査経路の交流特性の良否を
判定する。

【００１７】次に本発明の実施の形態の動作について、
図２のタイムチャートを参照して詳細に説明する。

【００１８】被検査経路を構成する順序回路１は、初期
状態（時刻Ｔ０）で値Ａ０を保持してこれを信号１２に
出力し、組み合わせ回路２は論理演算の結果として信号
１３に値Ｂ０を出力しているものとする。順序回路１の
入力である信号１０は時刻Ｔ０に値がＡ０からＡ１に変
化するが、順序回路１が保持する値はＡ０のまま変化し
ない。

【００１９】時刻Ｔ１で順序回路１は、クロック信号１
１に同期して入力信号１０から値Ａ１を取り込み、この
値を保持して信号１２に出力する。組み合わせ回路２
は、信号１２の新しい論理値Ａ１を入力して論理演算の
後、結果Ｂ１を信号１３に出力する。

【００２０】演算の結果が以前の値と異なる場合は、信
号１３の論理値が変化する。時刻Ｔ１において順序回路
３は論理値Ｂ０を保持しているが、時刻Ｔ２にクロック
信号１５に同期して信号１３から論理値Ｂ１を取り込ん
で保持して、この値を信号１４として出力する。

【００２１】信号遅延手段４は、信号１３の値が論理値
Ｂ０からＢ１に変化すると被検査経路に要求される遅延
余裕に相当する固有時間の後、信号１６への出力値をＢ
０からＢ１に変化させる。

【００２２】信号保持手段５は、クロック信号１５に同
期して信号１６を入力し、この値を保持して信号１７に
出力する。時刻Ｔ１において信号保持手段５は論理値Ｂ
０を保持している。製造された集積回路が交流特性につ
いて良品の場合、時刻Ｔ２にクロック信号１５に同期し
て信号１６から論理値Ｂ１を取り込んで保持して、この
値を信号１７に出力することができる。

【００２３】図３に製造された集積回路の交流特性が不
良の場合のタイムチャートを示す。

【００２４】製造不良により集積回路全体の伝達遅延時
間が設計値より遅い場合、クロック信号１１に同期して
順序回路１が取り込んで信号１２として出力した論理値
Ａ１を、組み合わせ回路２が処理して信号１３に論理値
Ｂ１を出力する時刻は良品よりも遅くなる。この場合も
信号遅延手段４は、信号１３の値が論理値Ｂ０からＢ１
に変化すると被検査経路に要求される遅延余裕に相当す
る固有時間の後、信号１６への出力値をＢ０からＢ１に
変化させる。

【００２５】図３において、時刻Ｔ１に信号保持手段５
は論理値Ｂ０を保持して信号１７にこの値を出力してい
る。時刻Ｔ２で信号保持手段５はクロック信号１５に同
期して信号１６から値を入力するが、伝達遅延時間が設
計値よりも遅いために信号１６の値は正解値に変化して
おらず、誤った論理値Ｂ０を再び取り込んで保持し、こ
の値を信号１７に出力する。

【００２６】判定手段６は信号１４と信号１７の値を入
力し、２つの論理値が一致している場合は製造された集
積回路が交流特性の良品と判定し、不一致の場合は不良
品と判定する。

【００２７】次に、本発明の実施例について図面を参照
して詳細に説明する。

【００２８】図４を参照すると、本発明の実施例は、被
検査経路を構成する順序回路２１０と、組み合わせ回路
２２０と、順序回路２３０とを備える。組み合わせ回路
２２０は順序回路２１０の出力信号１２０を入力して論
理演算の後、信号１３０を出力する。順序回路２３０は
クロック信号１１０に同期して信号１３０を入力し、こ
の値を保持する。

【００２９】被検査経路の交流特性検査を行うために、
信号遅延回路２４０と、遅延信号保持回路２５０と、良
否判定回路２６０とを備える。信号遅延回路２４０は組
み合わせ回路２２０の出力である信号１３０を入力とし
て、被検査経路に要求される遅延余裕相当の固有時間の
後、入力と同じ論理値を信号１６０に出力する。遅延信
号保持回路２５０はクロック信号１１０に同期して信号
１６０を入力し、この値を保持する。良否判定回路２６
０は、順序回路３の出力信号１４０と、遅延信号保持回
路２５０の出力信号１７０を入力して被検査経路の交流
特性の良否を判定する。

【００３０】被検査経路の組み合わせ回路には、どのよ
うな演算回路でも本発明を適用可能である。この実施例
では、組み合わせ回路２２０は３ビットパリティ生成回
路であるものとする。組み合わせ回路２２０の被検査経
路以外の入力には、順序回路２１１および２１２の出力
信号１２１および１２２を接続する。３ビットパリティ
生成回路は、図５に示すように、排他的ＯＲ回路の組み
合わせで構成される。

【００３１】図４に示すように、クロック信号１１０お
よび順序回路２１０，２１１および２１２の入力信号１
００，１０１および１０２は集積回路の入力端子から与
えられ、良否判定回路の出力信号１８０は集積回路の出
力端子に接続する。順序回路２１０，２１１，２１２，
２３０、および遅延信号保持回路２５０には、すべてＤ
タイプ・フリップフロップを使用する。

【００３２】被検査経路には、回路素子の遅延パラメー
タに基づく遅延見積もりにより、集積回路の最高動作周
波数を制限する経路を選択する。信号遅延回路２４０
は、被検査経路に要求される遅延余裕に相当する時間だ
け、論理信号の伝達を遅らせるよう構成する。

【００３３】次に本発明の実施例について、図４および
図７を参照して詳細に説明する。

【００３４】初期状態（時刻Ｔ０）で、集積回路の入力
信号１００，１０１，１０２は全て論理０であり、順序
回路２１０，２１１，２１２には、論理０が保持されて
いるものとする。順序回路２１０，２１１，２１２はＤ
タイプ・フリップフロップで構成され、図６の真理値表
に示すように、クロック信号の立ち上がりに同期して新
しい値を取り込んで保持する。

【００３５】時刻Ｔ１の最初でクロック信号が立ち上が
ると、順序回路２１０，２１１，２１２は、論理０を信
号１００，１０１，１０２から取り込む。時刻Ｔ１に信
号１００が論理０から論理１に変化する。信号１０１お
よび１０２は、以降の説明を通して論理０を保つものと
する。

【００３６】時刻Ｔ２の最初でクロック信号が立ち上が
ると、順序回路２１０は信号１００から論理１を取り込
んで保持するとともに、信号１２０に出力する。順序回
路２１１および２１２は論理０を信号１２１および１２
２に出力する。組み合わせ回路２２０は３ビット・パリ
ティ生成回路であるので、演算処理の結果信号１３０へ
の出力を論理０から論理１に変化させる。クロック信号
１１０の立ち上がりから信号１３０が論理１になるまで
の時間をＴｐｄ０とする。

【００３７】順序回路２３０はＤタイプ・フリップフロ
ップで構成され、図６の真理値表に示すように動作す
る。時刻Ｔ３の最初でクロック信号が立ち上がると、順
序回路２３０は信号１３０から論理１を取り込んで保持
し、信号１４０への出力を論理０から論理１に変化させ
る。

【００３８】時刻Ｔ２で信号１３０が論理０から論理１
に変化すると、信号遅延回路２４０は設計された固有時
間Ｔｐｄ１の後、信号１６０への出力を論理０から論理
１へ変化させる。

【００３９】遅延信号保持回路２５０はＤタイプ・フリ
ップフロップで構成され、図６の真理値表に示すように
動作する、時刻Ｔ３の最初でクロック信号１１０が立ち
上がると、遅延信号保持回路２５０は信号１６０から新
しい値を取り込んで保持する。製造された集積回路の伝
達遅延時間Ｔｐｄ０およびＴｐｄ１の和が、クロック信
号１１０の一周期時間Ｔｆよりも小さいならば、遅延信
号保持回路２５０は信号１６０から論理１を取り込んで
保持するとともに、この値を信号１７０に出力する。

【００４０】良否判定回路２６０は、信号１４０および
信号１７０を入力して比較し、論理値が一致している場
合、被検査経路の伝達遅延時間は実使用時の温度変化や
経年変化に対して十分な余裕をもっており、交流特性に
関して良品であると判定して、良品を表す論理０を出力
する。

【００４１】次に図８を用いて交流特性が不良の場合の
動作を説明する。

【００４２】時刻Ｔ０からＴ２までの各部の動作は、図
７の交流特性が良品の場合と同じである。時刻Ｔ３の最
初でクロック信号１１０が立ち上がると、遅延信号保持
回路２５０は信号１６０から新しい値を取り込んで保持
する。製造された集積回路の伝達遅延時間Ｔｐｄ０およ
びＴｐｄ１の和が、クロック信号１１０の一周期時間Ｔ
ｆよりも大きいならば、時刻Ｔ３の最初のクロック信号
１１０の立ち上がりの時点では信号１６０はまだ論理０
から論理１に変化しておらず、遅延信号保持回路２５０
は信号１６０から再び論理０を取り込んで保持するとと
もに、この値を継続して信号１７０に出力する。

【００４３】良否判定回路２６０は、信号１４０および
信号１７０を入力して比較し、論理値が不一致の場合、
被検査経路の伝達遅延時間は実使用時の温度変化や経年
変化に対して十分な余裕が存在せず、交流特性に関して
不良品であると判定して、不良品を表す論理１を出力す
る。

【００４４】

【発明の効果】第１の効果は、実使用時の温度変化や経
年変化による集積回路内のクリティカルパスである被検
査経路の伝達遅延時間の増加に対して、遅延時間の余裕
が十分にあるか否かを、室温における短時間の実使用周
波数での機能試験によって、高価な検査装置なしに検査
でき、製造コストを低減することである。

【００４５】その理由は、被試験経路の遅延余裕を調べ
るための簡単な交流特性検査回路を製造する集積回路に
加えるだけで、実使用時の温度変化や経年変化によるク
リティカルパスの伝達遅延時間の増加に対して、十分な
遅延時間の余裕があることを検査するために、実使用周
波数よりも遥かに高い周波数での検査を行うことができ
る高性能で高価な検査装置を必要としなくなるからであ
る。

【００４６】第２の効果は、半導体製造不良による交流
特性不良を確実に判定できることである。

【００４７】その理由は、半導体製造不良による交流特
性不良によって、被検査経路とともに交流特性検査回路
の遅延が増加したとしても、実使用時の温度変化や経年
変化による遅延時間の増加に対して要求される遅延余裕
を与える信号遅延回路の伝達遅延時間が延びることにな
るので、交流特性不良を良品と誤判定することはないか
らである。

【図面の簡単な説明】

【図１】本発明の集積回路の実施の形態を示すブロック
図である。

【図２】本発明の集積回路の実施の形態の動作を示すタ
イムチャートである。

【図３】本発明の集積回路の実施の形態の動作を示すタ
イムチャートである。

【図４】本発明の集積回路の実施例を示す回路図であ
る。

【図５】３ビットパリティ生成回路の詳細な構成を示す
回路図である。

【図６】一般的なＤタイプ・フリップフロップの動作を
示す真理値表である。

【図７】本発明の集積回路の実施例の動作を示すタイム
チャートである。

【図８】本発明の集積回路の実施例の動作を示すタイム
チャートである。

【図９】従来の集積回路検査技術を示す図である。

【符号の説明】

１順序回路２組み合わせ回路３順序回路４信号遅延手段５遅延信号保持手段６良否判定手段１０入力信号１１クロック信号１２〜１４信号１５クロック信号１６〜１７信号１００〜１０２信号１１０クロック信号１２０〜１８０信号２１０〜２１２順序回路２２０組み合わせ回路２３０順序回路２４０信号遅延回路２５０遅延信号保持回路２６０良否判定回路

Claims

【特許請求の範囲】

【請求項１】順序回路および組み合わせ回路を含む集
積回路において、該集積回路の最高動作周波数を決定する第１の順序回路
の出力から前記組み合わせ回路を経由して第２の順序回
路の入力に至る被検査経路と、前記組み合わせ回路の出力信号を受け取り、一定時間後
に該出力信号を出力する信号遅延手段と、前記被検査経路の終点順序回路が前記組み合わせ回路の
前記出力信号を取り込むのと同時に、前記信号遅延手段
の前記出力信号を入力として取り込んで保持する遅延信
号保持手段と、前記被検査経路の前記終点順序回路の出力信号と遅延信
号保持手段の出力信号とを比較して、一致するか否かで
前記集積回路の交流特性の良否を判定する判定手段とを
備えたことを特徴とする集積回路。