JPH10321800A - 集積回路 - Google Patents
集積回路Info
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- JPH10321800A JPH10321800A JP9126837A JP12683797A JPH10321800A JP H10321800 A JPH10321800 A JP H10321800A JP 9126837 A JP9126837 A JP 9126837A JP 12683797 A JP12683797 A JP 12683797A JP H10321800 A JPH10321800 A JP H10321800A
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Abstract
(57)【要約】
【課題】 集積回路内の順序回路および組み合わせ回路
からなる被検査経路について、温度変化や経年変化によ
る伝達遅延時間の増加が起こっても正しく動作すること
を実動作周波数の試験で確認する。 【解決手段】 順序回路1の出力を、組み合わせ回路2
で処理して、順序回路3に取り込む被検査経路に対し
て、実使用条件下で要求される伝達遅延時間のマージン
と同じ伝達遅延時間を持つ信号遅延手段4と、遅延信号
保持手段5を設け、組み合わせ回路2の出力信号を信号
遅延手段4で遅らせて順序回路3と同じクロックにより
遅延信号保持手段5に取り込んで保持する。良否判定手
段6は順序回路3と遅延信号保持手段5の出力を比較
し、一致しているなら被検査経路の伝達遅延時間のマー
ジンが十分ある交流特性の良品と判定し、不一致なら不
良品と判定する。
からなる被検査経路について、温度変化や経年変化によ
る伝達遅延時間の増加が起こっても正しく動作すること
を実動作周波数の試験で確認する。 【解決手段】 順序回路1の出力を、組み合わせ回路2
で処理して、順序回路3に取り込む被検査経路に対し
て、実使用条件下で要求される伝達遅延時間のマージン
と同じ伝達遅延時間を持つ信号遅延手段4と、遅延信号
保持手段5を設け、組み合わせ回路2の出力信号を信号
遅延手段4で遅らせて順序回路3と同じクロックにより
遅延信号保持手段5に取り込んで保持する。良否判定手
段6は順序回路3と遅延信号保持手段5の出力を比較
し、一致しているなら被検査経路の伝達遅延時間のマー
ジンが十分ある交流特性の良品と判定し、不一致なら不
良品と判定する。
Description
【0001】
【発明の属する技術分野】本発明は、順序回路を含む集
積回路に関し、特に順序回路から順序回路までの集積回
路内部に閉じた経路の交流特性不良検査回路に関する。
積回路に関し、特に順序回路から順序回路までの集積回
路内部に閉じた経路の交流特性不良検査回路に関する。
【0002】
【従来の技術】半導体集積回路の最高動作周波数は、順
序回路の出力から組み合わせ回路を経由して順序回路の
入力に至る信号伝達経路のうち、集積回路内でもっとも
大きな伝達時間を有する経路によって決定される。この
経路はクリティカルパスと呼ばれる。
序回路の出力から組み合わせ回路を経由して順序回路の
入力に至る信号伝達経路のうち、集積回路内でもっとも
大きな伝達時間を有する経路によって決定される。この
経路はクリティカルパスと呼ばれる。
【0003】製造した集積回路の動作周波数が設計値を
満足しているか否かは、クリティカルパスの伝達遅延時
間が設計値を満たしているか否かを調べることによって
検査できる。しかし、絶縁保護膜等で覆われた集積回路
の内部に存在するクリティカルパスの信号波形を、製造
した集積回路を破壊せずに測定して伝達遅延時間の良否
を判定することは困難である。
満足しているか否かは、クリティカルパスの伝達遅延時
間が設計値を満たしているか否かを調べることによって
検査できる。しかし、絶縁保護膜等で覆われた集積回路
の内部に存在するクリティカルパスの信号波形を、製造
した集積回路を破壊せずに測定して伝達遅延時間の良否
を判定することは困難である。
【0004】この問題に対して、集積回路の検査方式と
してスキャン方式を採用し、クリティカルパスの始点順
序回路の状態変化が、終点順序回路まで伝搬するよう設
定した後、順序回路のクロックを目標の動作周波数で歩
進して、スキャン方式で終点順序回路の値を取り出して
良否を判定する方法が特開平4−128661(「線路
ディレイ試験装置」)に開示されているが、実使用時の
温度変化や経年変化による伝達遅延の増加を考慮した場
合、実使用周波数よりも遥かに高い周波数での検査が必
要となり、高性能で高価な検査装置を要するという欠点
をこの方法は有している。
してスキャン方式を採用し、クリティカルパスの始点順
序回路の状態変化が、終点順序回路まで伝搬するよう設
定した後、順序回路のクロックを目標の動作周波数で歩
進して、スキャン方式で終点順序回路の値を取り出して
良否を判定する方法が特開平4−128661(「線路
ディレイ試験装置」)に開示されているが、実使用時の
温度変化や経年変化による伝達遅延の増加を考慮した場
合、実使用周波数よりも遥かに高い周波数での検査が必
要となり、高性能で高価な検査装置を要するという欠点
をこの方法は有している。
【0005】また、集積回路内に基準となる伝達遅延時
間を有する回路を作り込み、測定対象回路と同じ入力信
号を与えて、測定対象回路の伝達遅延時間が基準時間を
満足することを集積回路に作り込んだラッチを用いて確
認することにより良否を判定する方法が特開平3−10
1245(「半導体集積回路装置とその製造方法」)に
開示されているが、基準となる伝達遅延時間を有する回
路も、測定対象回路と同時に同じプロセスで製造されて
いるため、仮に集積回路の製造不良で伝達遅延時間が増
加した場合、測定対象回路とともに基準となる伝達遅延
時間を有する回路の伝達遅延時間も増加してしまい、不
良品を発見できないという欠点をこの方法は有してい
る。
間を有する回路を作り込み、測定対象回路と同じ入力信
号を与えて、測定対象回路の伝達遅延時間が基準時間を
満足することを集積回路に作り込んだラッチを用いて確
認することにより良否を判定する方法が特開平3−10
1245(「半導体集積回路装置とその製造方法」)に
開示されているが、基準となる伝達遅延時間を有する回
路も、測定対象回路と同時に同じプロセスで製造されて
いるため、仮に集積回路の製造不良で伝達遅延時間が増
加した場合、測定対象回路とともに基準となる伝達遅延
時間を有する回路の伝達遅延時間も増加してしまい、不
良品を発見できないという欠点をこの方法は有してい
る。
【0006】
【発明が解決しようとする課題】第1の問題点は、従来
の技術において、スキャン方式以外の検査用回路を集積
回路上に設けず、集積回路検査装置の機能のみでクリテ
ィカルパスの伝達遅延時間が設計値を満たしているかを
検査する場合、高性能で高価な検査装置を要する点であ
る。
の技術において、スキャン方式以外の検査用回路を集積
回路上に設けず、集積回路検査装置の機能のみでクリテ
ィカルパスの伝達遅延時間が設計値を満たしているかを
検査する場合、高性能で高価な検査装置を要する点であ
る。
【0007】その理由は、温度変化や経年変化によって
実使用時には伝達遅延が増加する可能性があり、実使用
時にもクリティカルパスの伝達遅延時間が設計値を満た
すか否かを検査するためには、実使用周波数よりも遥か
に高い周波数での検査が必要となるからである。高い周
波数に対応した高性能な検査装置は、集積回路の製造コ
ストを増加させる。
実使用時には伝達遅延が増加する可能性があり、実使用
時にもクリティカルパスの伝達遅延時間が設計値を満た
すか否かを検査するためには、実使用周波数よりも遥か
に高い周波数での検査が必要となるからである。高い周
波数に対応した高性能な検査装置は、集積回路の製造コ
ストを増加させる。
【0008】第2の問題点は、従来の技術において、集
積回路内のクリティカルパスを構成する被検査回路の伝
達遅延時間が設計値を満たしているかを検査するため
に、該集積回路内に基準となる伝達遅延時間を有する回
路と、被検査回路が基準回路よりも速く動作することを
判定する回路を該集積回路に作り込んだ場合、集積回路
の製造不良による交流特性の不良を正しく判定できない
ことがある点である。
積回路内のクリティカルパスを構成する被検査回路の伝
達遅延時間が設計値を満たしているかを検査するため
に、該集積回路内に基準となる伝達遅延時間を有する回
路と、被検査回路が基準回路よりも速く動作することを
判定する回路を該集積回路に作り込んだ場合、集積回路
の製造不良による交流特性の不良を正しく判定できない
ことがある点である。
【0009】その理由は、基準となる伝達遅延時間を有
する回路も、測定対象回路と同時に同じプロセスで製造
されているため、仮に集積回路の製造不良で伝達遅延時
間が増加した場合、測定対象回路とともに基準となる伝
達遅延時間を有する回路の伝達遅延時間も増加してしま
い、不良品を発見できないからである。
する回路も、測定対象回路と同時に同じプロセスで製造
されているため、仮に集積回路の製造不良で伝達遅延時
間が増加した場合、測定対象回路とともに基準となる伝
達遅延時間を有する回路の伝達遅延時間も増加してしま
い、不良品を発見できないからである。
【0010】本発明は、順序回路および組み合わせ回路
を含む集積回路において、該集積回路の最高動作周波数
を決定する順序回路の出力から組み合わせ回路を経由し
て順序回路の入力に至る被検査経路に対して、実使用時
の温度変化や経年変化による伝達遅延の増加に関して十
分な余裕を持つ、交流特性の良品を確実に判定すること
を目的とする。
を含む集積回路において、該集積回路の最高動作周波数
を決定する順序回路の出力から組み合わせ回路を経由し
て順序回路の入力に至る被検査経路に対して、実使用時
の温度変化や経年変化による伝達遅延の増加に関して十
分な余裕を持つ、交流特性の良品を確実に判定すること
を目的とする。
【0011】さらに、本発明は、高性能で高価な集積回
路検査装置を用いずに実使用周波数での機能試験ととも
に交流特性の試験を行うことを可能とし、集積回路の製
造コストを低減することも目的とする。
路検査装置を用いずに実使用周波数での機能試験ととも
に交流特性の試験を行うことを可能とし、集積回路の製
造コストを低減することも目的とする。
【0012】
【課題を解決するための手段】本発明の集積回路は、最
高動作周波数を決定する順序回路の出力から組み合わせ
回路を経由して順序回路の入力に至る信号伝達経路に、
実使用時の温度変化や経年変化による伝達遅延時間の増
加によって誤動作を起こさないだけの遅延の余裕が有る
ことを検証する。より具体的には、該組み合わせ回路の
出力を入力として一定時間後に同じ論理値を出力する信
号遅延手段(図1の4)と、最高動作周波数を決定する
被検査経路の終点順序回路と同時に信号遅延手段の出力
を入力として取り込んで保持する遅延信号保持手段(図
1の5)と、被検査経路の終点順序回路の出力と、遅延
信号保持手段の出力を比較して、一致するか否かで該集
積回路の良否を判定する判定手段(図1の6)を備え
る。
高動作周波数を決定する順序回路の出力から組み合わせ
回路を経由して順序回路の入力に至る信号伝達経路に、
実使用時の温度変化や経年変化による伝達遅延時間の増
加によって誤動作を起こさないだけの遅延の余裕が有る
ことを検証する。より具体的には、該組み合わせ回路の
出力を入力として一定時間後に同じ論理値を出力する信
号遅延手段(図1の4)と、最高動作周波数を決定する
被検査経路の終点順序回路と同時に信号遅延手段の出力
を入力として取り込んで保持する遅延信号保持手段(図
1の5)と、被検査経路の終点順序回路の出力と、遅延
信号保持手段の出力を比較して、一致するか否かで該集
積回路の良否を判定する判定手段(図1の6)を備え
る。
【0013】集積回路の最高動作周波数を決定する被検
査経路の始点順序回路は、クロック信号の入力によって
出力信号を変化させる。被検査経路の組み合わせ回路
は、この信号の変化に応じた論理演算を行い、製造され
た組み合わせ回路固有の処理時間の後、出力信号を変化
させる。被検査経路の終点順序回路は、クロック信号の
入力によって、該組み合わせ回路の出力を取り込み、こ
の値を保持する。一方、信号遅延手段は該組み合わせ回
路の出力を入力として、被検査経路に要求される遅延余
裕相当の時間の後、入力と同じ論理値を出力する。遅延
信号保持手段は、被検査経路の終点順序回路と同じクロ
ック信号によって、信号遅延手段の出力を取り込み、こ
の値を保持する。
査経路の始点順序回路は、クロック信号の入力によって
出力信号を変化させる。被検査経路の組み合わせ回路
は、この信号の変化に応じた論理演算を行い、製造され
た組み合わせ回路固有の処理時間の後、出力信号を変化
させる。被検査経路の終点順序回路は、クロック信号の
入力によって、該組み合わせ回路の出力を取り込み、こ
の値を保持する。一方、信号遅延手段は該組み合わせ回
路の出力を入力として、被検査経路に要求される遅延余
裕相当の時間の後、入力と同じ論理値を出力する。遅延
信号保持手段は、被検査経路の終点順序回路と同じクロ
ック信号によって、信号遅延手段の出力を取り込み、こ
の値を保持する。
【0014】被検査経路に要求される遅延余裕が十分に
存在する場合、被検査経路の終点順序回路と遅延信号保
持手段はクロック信号によって同時に同じ値を取り込む
ことができる。これに対して、被検査経路に要求される
遅延余裕が十分に存在しない場合、被検査経路の終点順
序回路は組み合わせ回路の出力した値を正しく保持する
が、遅延信号保持手段は新しい状態値を取り込めず誤っ
た値を保持する。このため、判定手段は、被検査経路の
終点順序回路の出力と、遅延信号保持手段の出力を比較
して、一致するか否かで該集積回路の交流特性の良否を
判定することができる。
存在する場合、被検査経路の終点順序回路と遅延信号保
持手段はクロック信号によって同時に同じ値を取り込む
ことができる。これに対して、被検査経路に要求される
遅延余裕が十分に存在しない場合、被検査経路の終点順
序回路は組み合わせ回路の出力した値を正しく保持する
が、遅延信号保持手段は新しい状態値を取り込めず誤っ
た値を保持する。このため、判定手段は、被検査経路の
終点順序回路の出力と、遅延信号保持手段の出力を比較
して、一致するか否かで該集積回路の交流特性の良否を
判定することができる。
【0015】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【0016】図1を参照すると、本発明の実施の形態
は、被検査経路を構成する順序回路1と、組み合わせ回
路2と、順序回路3とを備え、組み合わせ回路2は順序
回路1の出力信号12を入力して論理演算したあと、信
号13として出力する。順序回路3はクロック信号15
に同期して信号13を入力し、この値を保持する。被検
査経路の交流特性検査部は、信号遅延手段4と、遅延信
号保持手段5と、判定手段6とを備え、信号遅延手段4
は組み合わせ回路2の出力である信号13を入力として
一定時間後に入力と同じ波形を信号16として出力す
る。遅延信号保持手段5はクロック信号15に同期して
信号16を入力し、この値を保持する。判定手段6は、
順序回路3の出力信号14と、遅延信号保持手段5の出
力信号17を入力として被検査経路の交流特性の良否を
判定する。
は、被検査経路を構成する順序回路1と、組み合わせ回
路2と、順序回路3とを備え、組み合わせ回路2は順序
回路1の出力信号12を入力して論理演算したあと、信
号13として出力する。順序回路3はクロック信号15
に同期して信号13を入力し、この値を保持する。被検
査経路の交流特性検査部は、信号遅延手段4と、遅延信
号保持手段5と、判定手段6とを備え、信号遅延手段4
は組み合わせ回路2の出力である信号13を入力として
一定時間後に入力と同じ波形を信号16として出力す
る。遅延信号保持手段5はクロック信号15に同期して
信号16を入力し、この値を保持する。判定手段6は、
順序回路3の出力信号14と、遅延信号保持手段5の出
力信号17を入力として被検査経路の交流特性の良否を
判定する。
【0017】次に本発明の実施の形態の動作について、
図2のタイムチャートを参照して詳細に説明する。
図2のタイムチャートを参照して詳細に説明する。
【0018】被検査経路を構成する順序回路1は、初期
状態(時刻T0)で値A0を保持してこれを信号12に
出力し、組み合わせ回路2は論理演算の結果として信号
13に値B0を出力しているものとする。順序回路1の
入力である信号10は時刻T0に値がA0からA1に変
化するが、順序回路1が保持する値はA0のまま変化し
ない。
状態(時刻T0)で値A0を保持してこれを信号12に
出力し、組み合わせ回路2は論理演算の結果として信号
13に値B0を出力しているものとする。順序回路1の
入力である信号10は時刻T0に値がA0からA1に変
化するが、順序回路1が保持する値はA0のまま変化し
ない。
【0019】時刻T1で順序回路1は、クロック信号1
1に同期して入力信号10から値A1を取り込み、この
値を保持して信号12に出力する。組み合わせ回路2
は、信号12の新しい論理値A1を入力して論理演算の
後、結果B1を信号13に出力する。
1に同期して入力信号10から値A1を取り込み、この
値を保持して信号12に出力する。組み合わせ回路2
は、信号12の新しい論理値A1を入力して論理演算の
後、結果B1を信号13に出力する。
【0020】演算の結果が以前の値と異なる場合は、信
号13の論理値が変化する。時刻T1において順序回路
3は論理値B0を保持しているが、時刻T2にクロック
信号15に同期して信号13から論理値B1を取り込ん
で保持して、この値を信号14として出力する。
号13の論理値が変化する。時刻T1において順序回路
3は論理値B0を保持しているが、時刻T2にクロック
信号15に同期して信号13から論理値B1を取り込ん
で保持して、この値を信号14として出力する。
【0021】信号遅延手段4は、信号13の値が論理値
B0からB1に変化すると被検査経路に要求される遅延
余裕に相当する固有時間の後、信号16への出力値をB
0からB1に変化させる。
B0からB1に変化すると被検査経路に要求される遅延
余裕に相当する固有時間の後、信号16への出力値をB
0からB1に変化させる。
【0022】信号保持手段5は、クロック信号15に同
期して信号16を入力し、この値を保持して信号17に
出力する。時刻T1において信号保持手段5は論理値B
0を保持している。製造された集積回路が交流特性につ
いて良品の場合、時刻T2にクロック信号15に同期し
て信号16から論理値B1を取り込んで保持して、この
値を信号17に出力することができる。
期して信号16を入力し、この値を保持して信号17に
出力する。時刻T1において信号保持手段5は論理値B
0を保持している。製造された集積回路が交流特性につ
いて良品の場合、時刻T2にクロック信号15に同期し
て信号16から論理値B1を取り込んで保持して、この
値を信号17に出力することができる。
【0023】図3に製造された集積回路の交流特性が不
良の場合のタイムチャートを示す。
良の場合のタイムチャートを示す。
【0024】製造不良により集積回路全体の伝達遅延時
間が設計値より遅い場合、クロック信号11に同期して
順序回路1が取り込んで信号12として出力した論理値
A1を、組み合わせ回路2が処理して信号13に論理値
B1を出力する時刻は良品よりも遅くなる。この場合も
信号遅延手段4は、信号13の値が論理値B0からB1
に変化すると被検査経路に要求される遅延余裕に相当す
る固有時間の後、信号16への出力値をB0からB1に
変化させる。
間が設計値より遅い場合、クロック信号11に同期して
順序回路1が取り込んで信号12として出力した論理値
A1を、組み合わせ回路2が処理して信号13に論理値
B1を出力する時刻は良品よりも遅くなる。この場合も
信号遅延手段4は、信号13の値が論理値B0からB1
に変化すると被検査経路に要求される遅延余裕に相当す
る固有時間の後、信号16への出力値をB0からB1に
変化させる。
【0025】図3において、時刻T1に信号保持手段5
は論理値B0を保持して信号17にこの値を出力してい
る。時刻T2で信号保持手段5はクロック信号15に同
期して信号16から値を入力するが、伝達遅延時間が設
計値よりも遅いために信号16の値は正解値に変化して
おらず、誤った論理値B0を再び取り込んで保持し、こ
の値を信号17に出力する。
は論理値B0を保持して信号17にこの値を出力してい
る。時刻T2で信号保持手段5はクロック信号15に同
期して信号16から値を入力するが、伝達遅延時間が設
計値よりも遅いために信号16の値は正解値に変化して
おらず、誤った論理値B0を再び取り込んで保持し、こ
の値を信号17に出力する。
【0026】判定手段6は信号14と信号17の値を入
力し、2つの論理値が一致している場合は製造された集
積回路が交流特性の良品と判定し、不一致の場合は不良
品と判定する。
力し、2つの論理値が一致している場合は製造された集
積回路が交流特性の良品と判定し、不一致の場合は不良
品と判定する。
【0027】次に、本発明の実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【0028】図4を参照すると、本発明の実施例は、被
検査経路を構成する順序回路210と、組み合わせ回路
220と、順序回路230とを備える。組み合わせ回路
220は順序回路210の出力信号120を入力して論
理演算の後、信号130を出力する。順序回路230は
クロック信号110に同期して信号130を入力し、こ
の値を保持する。
検査経路を構成する順序回路210と、組み合わせ回路
220と、順序回路230とを備える。組み合わせ回路
220は順序回路210の出力信号120を入力して論
理演算の後、信号130を出力する。順序回路230は
クロック信号110に同期して信号130を入力し、こ
の値を保持する。
【0029】被検査経路の交流特性検査を行うために、
信号遅延回路240と、遅延信号保持回路250と、良
否判定回路260とを備える。信号遅延回路240は組
み合わせ回路220の出力である信号130を入力とし
て、被検査経路に要求される遅延余裕相当の固有時間の
後、入力と同じ論理値を信号160に出力する。遅延信
号保持回路250はクロック信号110に同期して信号
160を入力し、この値を保持する。良否判定回路26
0は、順序回路3の出力信号140と、遅延信号保持回
路250の出力信号170を入力して被検査経路の交流
特性の良否を判定する。
信号遅延回路240と、遅延信号保持回路250と、良
否判定回路260とを備える。信号遅延回路240は組
み合わせ回路220の出力である信号130を入力とし
て、被検査経路に要求される遅延余裕相当の固有時間の
後、入力と同じ論理値を信号160に出力する。遅延信
号保持回路250はクロック信号110に同期して信号
160を入力し、この値を保持する。良否判定回路26
0は、順序回路3の出力信号140と、遅延信号保持回
路250の出力信号170を入力して被検査経路の交流
特性の良否を判定する。
【0030】被検査経路の組み合わせ回路には、どのよ
うな演算回路でも本発明を適用可能である。この実施例
では、組み合わせ回路220は3ビットパリティ生成回
路であるものとする。組み合わせ回路220の被検査経
路以外の入力には、順序回路211および212の出力
信号121および122を接続する。3ビットパリティ
生成回路は、図5に示すように、排他的OR回路の組み
合わせで構成される。
うな演算回路でも本発明を適用可能である。この実施例
では、組み合わせ回路220は3ビットパリティ生成回
路であるものとする。組み合わせ回路220の被検査経
路以外の入力には、順序回路211および212の出力
信号121および122を接続する。3ビットパリティ
生成回路は、図5に示すように、排他的OR回路の組み
合わせで構成される。
【0031】図4に示すように、クロック信号110お
よび順序回路210,211および212の入力信号1
00,101および102は集積回路の入力端子から与
えられ、良否判定回路の出力信号180は集積回路の出
力端子に接続する。順序回路210,211,212,
230、および遅延信号保持回路250には、すべてD
タイプ・フリップフロップを使用する。
よび順序回路210,211および212の入力信号1
00,101および102は集積回路の入力端子から与
えられ、良否判定回路の出力信号180は集積回路の出
力端子に接続する。順序回路210,211,212,
230、および遅延信号保持回路250には、すべてD
タイプ・フリップフロップを使用する。
【0032】被検査経路には、回路素子の遅延パラメー
タに基づく遅延見積もりにより、集積回路の最高動作周
波数を制限する経路を選択する。信号遅延回路240
は、被検査経路に要求される遅延余裕に相当する時間だ
け、論理信号の伝達を遅らせるよう構成する。
タに基づく遅延見積もりにより、集積回路の最高動作周
波数を制限する経路を選択する。信号遅延回路240
は、被検査経路に要求される遅延余裕に相当する時間だ
け、論理信号の伝達を遅らせるよう構成する。
【0033】次に本発明の実施例について、図4および
図7を参照して詳細に説明する。
図7を参照して詳細に説明する。
【0034】初期状態(時刻T0)で、集積回路の入力
信号100,101,102は全て論理0であり、順序
回路210,211,212には、論理0が保持されて
いるものとする。順序回路210,211,212はD
タイプ・フリップフロップで構成され、図6の真理値表
に示すように、クロック信号の立ち上がりに同期して新
しい値を取り込んで保持する。
信号100,101,102は全て論理0であり、順序
回路210,211,212には、論理0が保持されて
いるものとする。順序回路210,211,212はD
タイプ・フリップフロップで構成され、図6の真理値表
に示すように、クロック信号の立ち上がりに同期して新
しい値を取り込んで保持する。
【0035】時刻T1の最初でクロック信号が立ち上が
ると、順序回路210,211,212は、論理0を信
号100,101,102から取り込む。時刻T1に信
号100が論理0から論理1に変化する。信号101お
よび102は、以降の説明を通して論理0を保つものと
する。
ると、順序回路210,211,212は、論理0を信
号100,101,102から取り込む。時刻T1に信
号100が論理0から論理1に変化する。信号101お
よび102は、以降の説明を通して論理0を保つものと
する。
【0036】時刻T2の最初でクロック信号が立ち上が
ると、順序回路210は信号100から論理1を取り込
んで保持するとともに、信号120に出力する。順序回
路211および212は論理0を信号121および12
2に出力する。組み合わせ回路220は3ビット・パリ
ティ生成回路であるので、演算処理の結果信号130へ
の出力を論理0から論理1に変化させる。クロック信号
110の立ち上がりから信号130が論理1になるまで
の時間をTpd0とする。
ると、順序回路210は信号100から論理1を取り込
んで保持するとともに、信号120に出力する。順序回
路211および212は論理0を信号121および12
2に出力する。組み合わせ回路220は3ビット・パリ
ティ生成回路であるので、演算処理の結果信号130へ
の出力を論理0から論理1に変化させる。クロック信号
110の立ち上がりから信号130が論理1になるまで
の時間をTpd0とする。
【0037】順序回路230はDタイプ・フリップフロ
ップで構成され、図6の真理値表に示すように動作す
る。時刻T3の最初でクロック信号が立ち上がると、順
序回路230は信号130から論理1を取り込んで保持
し、信号140への出力を論理0から論理1に変化させ
る。
ップで構成され、図6の真理値表に示すように動作す
る。時刻T3の最初でクロック信号が立ち上がると、順
序回路230は信号130から論理1を取り込んで保持
し、信号140への出力を論理0から論理1に変化させ
る。
【0038】時刻T2で信号130が論理0から論理1
に変化すると、信号遅延回路240は設計された固有時
間Tpd1の後、信号160への出力を論理0から論理
1へ変化させる。
に変化すると、信号遅延回路240は設計された固有時
間Tpd1の後、信号160への出力を論理0から論理
1へ変化させる。
【0039】遅延信号保持回路250はDタイプ・フリ
ップフロップで構成され、図6の真理値表に示すように
動作する、時刻T3の最初でクロック信号110が立ち
上がると、遅延信号保持回路250は信号160から新
しい値を取り込んで保持する。製造された集積回路の伝
達遅延時間Tpd0およびTpd1の和が、クロック信
号110の一周期時間Tfよりも小さいならば、遅延信
号保持回路250は信号160から論理1を取り込んで
保持するとともに、この値を信号170に出力する。
ップフロップで構成され、図6の真理値表に示すように
動作する、時刻T3の最初でクロック信号110が立ち
上がると、遅延信号保持回路250は信号160から新
しい値を取り込んで保持する。製造された集積回路の伝
達遅延時間Tpd0およびTpd1の和が、クロック信
号110の一周期時間Tfよりも小さいならば、遅延信
号保持回路250は信号160から論理1を取り込んで
保持するとともに、この値を信号170に出力する。
【0040】良否判定回路260は、信号140および
信号170を入力して比較し、論理値が一致している場
合、被検査経路の伝達遅延時間は実使用時の温度変化や
経年変化に対して十分な余裕をもっており、交流特性に
関して良品であると判定して、良品を表す論理0を出力
する。
信号170を入力して比較し、論理値が一致している場
合、被検査経路の伝達遅延時間は実使用時の温度変化や
経年変化に対して十分な余裕をもっており、交流特性に
関して良品であると判定して、良品を表す論理0を出力
する。
【0041】次に図8を用いて交流特性が不良の場合の
動作を説明する。
動作を説明する。
【0042】時刻T0からT2までの各部の動作は、図
7の交流特性が良品の場合と同じである。時刻T3の最
初でクロック信号110が立ち上がると、遅延信号保持
回路250は信号160から新しい値を取り込んで保持
する。製造された集積回路の伝達遅延時間Tpd0およ
びTpd1の和が、クロック信号110の一周期時間T
fよりも大きいならば、時刻T3の最初のクロック信号
110の立ち上がりの時点では信号160はまだ論理0
から論理1に変化しておらず、遅延信号保持回路250
は信号160から再び論理0を取り込んで保持するとと
もに、この値を継続して信号170に出力する。
7の交流特性が良品の場合と同じである。時刻T3の最
初でクロック信号110が立ち上がると、遅延信号保持
回路250は信号160から新しい値を取り込んで保持
する。製造された集積回路の伝達遅延時間Tpd0およ
びTpd1の和が、クロック信号110の一周期時間T
fよりも大きいならば、時刻T3の最初のクロック信号
110の立ち上がりの時点では信号160はまだ論理0
から論理1に変化しておらず、遅延信号保持回路250
は信号160から再び論理0を取り込んで保持するとと
もに、この値を継続して信号170に出力する。
【0043】良否判定回路260は、信号140および
信号170を入力して比較し、論理値が不一致の場合、
被検査経路の伝達遅延時間は実使用時の温度変化や経年
変化に対して十分な余裕が存在せず、交流特性に関して
不良品であると判定して、不良品を表す論理1を出力す
る。
信号170を入力して比較し、論理値が不一致の場合、
被検査経路の伝達遅延時間は実使用時の温度変化や経年
変化に対して十分な余裕が存在せず、交流特性に関して
不良品であると判定して、不良品を表す論理1を出力す
る。
【0044】
【発明の効果】第1の効果は、実使用時の温度変化や経
年変化による集積回路内のクリティカルパスである被検
査経路の伝達遅延時間の増加に対して、遅延時間の余裕
が十分にあるか否かを、室温における短時間の実使用周
波数での機能試験によって、高価な検査装置なしに検査
でき、製造コストを低減することである。
年変化による集積回路内のクリティカルパスである被検
査経路の伝達遅延時間の増加に対して、遅延時間の余裕
が十分にあるか否かを、室温における短時間の実使用周
波数での機能試験によって、高価な検査装置なしに検査
でき、製造コストを低減することである。
【0045】その理由は、被試験経路の遅延余裕を調べ
るための簡単な交流特性検査回路を製造する集積回路に
加えるだけで、実使用時の温度変化や経年変化によるク
リティカルパスの伝達遅延時間の増加に対して、十分な
遅延時間の余裕があることを検査するために、実使用周
波数よりも遥かに高い周波数での検査を行うことができ
る高性能で高価な検査装置を必要としなくなるからであ
る。
るための簡単な交流特性検査回路を製造する集積回路に
加えるだけで、実使用時の温度変化や経年変化によるク
リティカルパスの伝達遅延時間の増加に対して、十分な
遅延時間の余裕があることを検査するために、実使用周
波数よりも遥かに高い周波数での検査を行うことができ
る高性能で高価な検査装置を必要としなくなるからであ
る。
【0046】第2の効果は、半導体製造不良による交流
特性不良を確実に判定できることである。
特性不良を確実に判定できることである。
【0047】その理由は、半導体製造不良による交流特
性不良によって、被検査経路とともに交流特性検査回路
の遅延が増加したとしても、実使用時の温度変化や経年
変化による遅延時間の増加に対して要求される遅延余裕
を与える信号遅延回路の伝達遅延時間が延びることにな
るので、交流特性不良を良品と誤判定することはないか
らである。
性不良によって、被検査経路とともに交流特性検査回路
の遅延が増加したとしても、実使用時の温度変化や経年
変化による遅延時間の増加に対して要求される遅延余裕
を与える信号遅延回路の伝達遅延時間が延びることにな
るので、交流特性不良を良品と誤判定することはないか
らである。
【図面の簡単な説明】
【図1】本発明の集積回路の実施の形態を示すブロック
図である。
図である。
【図2】本発明の集積回路の実施の形態の動作を示すタ
イムチャートである。
イムチャートである。
【図3】本発明の集積回路の実施の形態の動作を示すタ
イムチャートである。
イムチャートである。
【図4】本発明の集積回路の実施例を示す回路図であ
る。
る。
【図5】3ビットパリティ生成回路の詳細な構成を示す
回路図である。
回路図である。
【図6】一般的なDタイプ・フリップフロップの動作を
示す真理値表である。
示す真理値表である。
【図7】本発明の集積回路の実施例の動作を示すタイム
チャートである。
チャートである。
【図8】本発明の集積回路の実施例の動作を示すタイム
チャートである。
チャートである。
【図9】従来の集積回路検査技術を示す図である。
1 順序回路 2 組み合わせ回路 3 順序回路 4 信号遅延手段 5 遅延信号保持手段 6 良否判定手段 10 入力信号 11 クロック信号 12〜14 信号 15 クロック信号 16〜17 信号 100〜102 信号 110 クロック信号 120〜180 信号 210〜212 順序回路 220 組み合わせ回路 230 順序回路 240 信号遅延回路 250 遅延信号保持回路 260 良否判定回路
Claims (1)
- 【請求項1】 順序回路および組み合わせ回路を含む集
積回路において、 該集積回路の最高動作周波数を決定する第1の順序回路
の出力から前記組み合わせ回路を経由して第2の順序回
路の入力に至る被検査経路と、 前記組み合わせ回路の出力信号を受け取り、一定時間後
に該出力信号を出力する信号遅延手段と、 前記被検査経路の終点順序回路が前記組み合わせ回路の
前記出力信号を取り込むのと同時に、前記信号遅延手段
の前記出力信号を入力として取り込んで保持する遅延信
号保持手段と、 前記被検査経路の前記終点順序回路の出力信号と遅延信
号保持手段の出力信号とを比較して、一致するか否かで
前記集積回路の交流特性の良否を判定する判定手段とを
備えたことを特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12683797A JP3147039B2 (ja) | 1997-05-16 | 1997-05-16 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12683797A JP3147039B2 (ja) | 1997-05-16 | 1997-05-16 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10321800A true JPH10321800A (ja) | 1998-12-04 |
JP3147039B2 JP3147039B2 (ja) | 2001-03-19 |
Family
ID=14945130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12683797A Expired - Fee Related JP3147039B2 (ja) | 1997-05-16 | 1997-05-16 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3147039B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7465138B2 (en) | 2004-04-17 | 2008-12-16 | Muhr Und Bender Kg | Undulating washer or wave-shaped spring with a defined progressive characteristic spring rate |
JP2009276301A (ja) * | 2008-05-16 | 2009-11-26 | Dainippon Printing Co Ltd | デジタル信号遅延測定回路、及びデジタル信号遅延測定方法 |
CN102466779A (zh) * | 2010-11-16 | 2012-05-23 | 北京中电华大电子设计有限责任公司 | 触发器延时的内建测试方法及电路 |
JP2015232531A (ja) * | 2014-06-11 | 2015-12-24 | 公立大学法人首都大学東京 | 遅延時間の計測方法および遅延時間計測装置 |
-
1997
- 1997-05-16 JP JP12683797A patent/JP3147039B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7465138B2 (en) | 2004-04-17 | 2008-12-16 | Muhr Und Bender Kg | Undulating washer or wave-shaped spring with a defined progressive characteristic spring rate |
JP2009276301A (ja) * | 2008-05-16 | 2009-11-26 | Dainippon Printing Co Ltd | デジタル信号遅延測定回路、及びデジタル信号遅延測定方法 |
CN102466779A (zh) * | 2010-11-16 | 2012-05-23 | 北京中电华大电子设计有限责任公司 | 触发器延时的内建测试方法及电路 |
JP2015232531A (ja) * | 2014-06-11 | 2015-12-24 | 公立大学法人首都大学東京 | 遅延時間の計測方法および遅延時間計測装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3147039B2 (ja) | 2001-03-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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