JP2003344491A - 半導体装置の試験回路および試験方法 - Google Patents
半導体装置の試験回路および試験方法Info
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- JP2003344491A JP2003344491A JP2002149195A JP2002149195A JP2003344491A JP 2003344491 A JP2003344491 A JP 2003344491A JP 2002149195 A JP2002149195 A JP 2002149195A JP 2002149195 A JP2002149195 A JP 2002149195A JP 2003344491 A JP2003344491 A JP 2003344491A
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Abstract
(57)【要約】
【課題】スキャンテスト用の複数のスキャンチェーンを
有する試験対象回路を試験するストレス印加試験におい
て、異常発生を検出するためにスキャンチェーンの出力
と比較する期待値を予め算出し記憶させておくことを不
要にする。 【解決手段】ストレス印加試験時に、試験対象回路10
0に複数のスキャン入力信号110を並列に入力し、ス
キャン動作をさせて試験対象回路100にストレスを印
加し、試験対象回路100の複数のスキャンチェーンか
らの出力データ115を試験結果圧縮手段101により
論理圧縮し、この論理圧縮値を特定タイミングの制御信
号113により期待値記憶手段102に記憶し、正誤判
定手段103により試験結果圧縮手段101による論理
圧縮値と期待値記憶手段102に記憶された期待値とを
比較して試験対象回路100の異常動作を検出する。
有する試験対象回路を試験するストレス印加試験におい
て、異常発生を検出するためにスキャンチェーンの出力
と比較する期待値を予め算出し記憶させておくことを不
要にする。 【解決手段】ストレス印加試験時に、試験対象回路10
0に複数のスキャン入力信号110を並列に入力し、ス
キャン動作をさせて試験対象回路100にストレスを印
加し、試験対象回路100の複数のスキャンチェーンか
らの出力データ115を試験結果圧縮手段101により
論理圧縮し、この論理圧縮値を特定タイミングの制御信
号113により期待値記憶手段102に記憶し、正誤判
定手段103により試験結果圧縮手段101による論理
圧縮値と期待値記憶手段102に記憶された期待値とを
比較して試験対象回路100の異常動作を検出する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の試験
回路および試験方法に関し、特に、ストレス印加試験時
に半導体装置の異常発生の判定を行う半導体装置の試験
回路および試験方法の改良に関する。
回路および試験方法に関し、特に、ストレス印加試験時
に半導体装置の異常発生の判定を行う半導体装置の試験
回路および試験方法の改良に関する。
【0002】
【従来の技術】半導体装置のストレス印加試験は、半導
体装置を一定時間加熱し、その間に内部素子にストレス
を印加する加速試験であり、不良品を早い段階で判別す
ることが可能な優れた信頼性試験方法として広く採用さ
れている。
体装置を一定時間加熱し、その間に内部素子にストレス
を印加する加速試験であり、不良品を早い段階で判別す
ることが可能な優れた信頼性試験方法として広く採用さ
れている。
【0003】LSI等半導体装置のストレス印加試験に
おいては、スキャンテスト用のスキャンチェーンを利用
してランダムデータを伝播させ、内部回路をトグルさせ
ることでストレスを与え、スキャンチェーンの出力を期
待値と比較することにより、異常発生を判定する手法が
通常行われている。
おいては、スキャンテスト用のスキャンチェーンを利用
してランダムデータを伝播させ、内部回路をトグルさせ
ることでストレスを与え、スキャンチェーンの出力を期
待値と比較することにより、異常発生を判定する手法が
通常行われている。
【0004】その際に、スキャンチェーンからの出力デ
ータを論理圧縮することにより、スキャンチェーンから
の全出力データをそれに対応する期待値のデータ列と比
較する代わりに、論理圧縮された値をそれに対応する期
待値と比較確認することにより、異常発生の判定を容易
にする手法が採用されている。
ータを論理圧縮することにより、スキャンチェーンから
の全出力データをそれに対応する期待値のデータ列と比
較する代わりに、論理圧縮された値をそれに対応する期
待値と比較確認することにより、異常発生の判定を容易
にする手法が採用されている。
【0005】図4は、このような従来の半導体装置のス
トレス印加試験において異常発生の判定を行う試験方法
を説明する図である。図4において、400はスキャン
テスト用の複数のスキャンチェーンを備えた試験対象回
路、401は試験結果圧縮回路、402は期待値記憶回
路、403は異常発生の判定を行う正誤判定回路であ
る。
トレス印加試験において異常発生の判定を行う試験方法
を説明する図である。図4において、400はスキャン
テスト用の複数のスキャンチェーンを備えた試験対象回
路、401は試験結果圧縮回路、402は期待値記憶回
路、403は異常発生の判定を行う正誤判定回路であ
る。
【0006】試験対象回路400と試験結果圧縮回路4
01は同一のクロック信号411とリセット信号412
で動作し、ストレス印加試験時には、試験対象回路40
0に複数のスキャン入力信号410を並列に入力し、試
験対象回路400からの複数のスキャン出力信号415
を試験結果圧縮回路401に取り込み、論理圧縮を行
う。ここで行う論理圧縮は、例えば、特許第31840
61号公報に記載されているように、線形フィードバッ
クレジスタを用いてスキャンデータのシグネチャを求め
る方法が使用される。
01は同一のクロック信号411とリセット信号412
で動作し、ストレス印加試験時には、試験対象回路40
0に複数のスキャン入力信号410を並列に入力し、試
験対象回路400からの複数のスキャン出力信号415
を試験結果圧縮回路401に取り込み、論理圧縮を行
う。ここで行う論理圧縮は、例えば、特許第31840
61号公報に記載されているように、線形フィードバッ
クレジスタを用いてスキャンデータのシグネチャを求め
る方法が使用される。
【0007】一方、期待値記憶回路402にはスキャン
データのシグネチャを予め算出して期待値として記憶さ
せておき、最後のスキャン出力データを圧縮した後の試
験結果圧縮回路401の出力416と、期待値記憶回路
402の出力417とを正誤判定回路403で比較し、
その結果を正誤判定信号414として出力する。このよ
うにして、ストレス印加により半導体装置に異常が発生
したかどうかの試験を行っている。
データのシグネチャを予め算出して期待値として記憶さ
せておき、最後のスキャン出力データを圧縮した後の試
験結果圧縮回路401の出力416と、期待値記憶回路
402の出力417とを正誤判定回路403で比較し、
その結果を正誤判定信号414として出力する。このよ
うにして、ストレス印加により半導体装置に異常が発生
したかどうかの試験を行っている。
【0008】
【発明が解決しようとする課題】しかしながら、上記従
来の装置においては、期待値記憶回路に予め算出した期
待値を記憶させておく必要があり、また、試験対象回路
400に変更が生じた場合は、その度に期待値を算出し
直して期待値記憶回路に記憶させる必要があるという問
題がある。
来の装置においては、期待値記憶回路に予め算出した期
待値を記憶させておく必要があり、また、試験対象回路
400に変更が生じた場合は、その度に期待値を算出し
直して期待値記憶回路に記憶させる必要があるという問
題がある。
【0009】本発明はかかる点に鑑みてなされたもので
あり、半導体装置のストレス印加試験において、スキャ
ンチェーンの出力を期待値と比較することにより異常発
生を判定する際に、異常発生の検出に必要な期待値を予
め算出することが不要な半導体装置の試験回路および試
験方法を提供することを目的とする。
あり、半導体装置のストレス印加試験において、スキャ
ンチェーンの出力を期待値と比較することにより異常発
生を判定する際に、異常発生の検出に必要な期待値を予
め算出することが不要な半導体装置の試験回路および試
験方法を提供することを目的とする。
【0010】
【課題を解決するための手段】この課題を解決するため
に、本発明の請求項1に係る半導体装置の試験回路は、
スキャンテスト用の複数のスキャンチェーンを有する試
験対象回路(100)を試験するための半導体装置の試
験回路であって、前記複数のスキャンチェーンからの出
力データを論理圧縮する試験結果圧縮手段(101)
と、前記試験結果圧縮手段による論理圧縮値を特定タイ
ミングの制御信号により記憶する期待値記憶手段(10
2)と、前記試験結果圧縮手段による論理圧縮値と前記
期待値記憶手段に記憶された期待値との比較により前記
試験対象回路の異常動作を検出する正誤判定手段(10
3)と、を具備するものである。
に、本発明の請求項1に係る半導体装置の試験回路は、
スキャンテスト用の複数のスキャンチェーンを有する試
験対象回路(100)を試験するための半導体装置の試
験回路であって、前記複数のスキャンチェーンからの出
力データを論理圧縮する試験結果圧縮手段(101)
と、前記試験結果圧縮手段による論理圧縮値を特定タイ
ミングの制御信号により記憶する期待値記憶手段(10
2)と、前記試験結果圧縮手段による論理圧縮値と前記
期待値記憶手段に記憶された期待値との比較により前記
試験対象回路の異常動作を検出する正誤判定手段(10
3)と、を具備するものである。
【0011】上記構成によれば、半導体装置のストレス
印加試験において、スキャンチェーンの出力を期待値と
比較することにより異常発生を判定する際に、期待値記
憶手段により期待値を試験動作中に生成するため、予め
期待値を算出して記憶させておく必要なしにストレス印
加試験を実施することができる。
印加試験において、スキャンチェーンの出力を期待値と
比較することにより異常発生を判定する際に、期待値記
憶手段により期待値を試験動作中に生成するため、予め
期待値を算出して記憶させておく必要なしにストレス印
加試験を実施することができる。
【0012】本発明の請求項2に係る半導体装置の試験
回路は、請求項1記載の半導体装置の試験回路におい
て、前記試験結果圧縮手段は、複数個のフリップフロッ
プと、前記各フリップフロップの前段に配置される複数
個の2入力排他的論理和ゲートと、最終段のフリップフ
ロップの出力と途中段のフリップフロップの出力とから
フィードバック情報を生成するフィードバック情報生成
手段とを備え、前記各フリップフロップにはそれぞれの
前段の2入力排他的論理和ゲートの出力が入力され、最
初段のフリップフロップの前段に位置する2入力排他的
論理和ゲートを除く各2入力排他的論理和ゲートの第1
の入力にはそれぞれの前段のフリップフロップの出力が
入力され、最初段のフリップフロップの前段に位置する
2入力排他的論理和ゲートの第1の入力には前記フィー
ドバック情報生成手段の出力が入力され、各2入力排他
的論理和ゲートの第2の入力には前記試験対象回路の複
数のスキャンチェーンからの出力が入力され、前記複数
個のフリップフロップの各出力が前記試験結果圧縮手段
による論理圧縮値を与えるものである。
回路は、請求項1記載の半導体装置の試験回路におい
て、前記試験結果圧縮手段は、複数個のフリップフロッ
プと、前記各フリップフロップの前段に配置される複数
個の2入力排他的論理和ゲートと、最終段のフリップフ
ロップの出力と途中段のフリップフロップの出力とから
フィードバック情報を生成するフィードバック情報生成
手段とを備え、前記各フリップフロップにはそれぞれの
前段の2入力排他的論理和ゲートの出力が入力され、最
初段のフリップフロップの前段に位置する2入力排他的
論理和ゲートを除く各2入力排他的論理和ゲートの第1
の入力にはそれぞれの前段のフリップフロップの出力が
入力され、最初段のフリップフロップの前段に位置する
2入力排他的論理和ゲートの第1の入力には前記フィー
ドバック情報生成手段の出力が入力され、各2入力排他
的論理和ゲートの第2の入力には前記試験対象回路の複
数のスキャンチェーンからの出力が入力され、前記複数
個のフリップフロップの各出力が前記試験結果圧縮手段
による論理圧縮値を与えるものである。
【0013】上記構成によれば、試験対象回路の複数の
スキャンチェーンからの出力データを論理圧縮する試験
結果圧縮手段を容易に構成することができる。
スキャンチェーンからの出力データを論理圧縮する試験
結果圧縮手段を容易に構成することができる。
【0014】本発明の請求項3に係る半導体装置の試験
回路は、請求項2記載の半導体装置の試験回路におい
て、前記期待値記憶手段は前記試験結果圧縮手段に備え
ている複数個のフリップフロップからの出力がそれぞれ
入力する複数個のフリップフロップで構成され、前記特
定タイミングはスキャンテストの1サイクルにおいてス
キャンチェーンからの最後の出力データを含む論理圧縮
値が前記試験結果圧縮手段から得られるタイミングとす
るものである。
回路は、請求項2記載の半導体装置の試験回路におい
て、前記期待値記憶手段は前記試験結果圧縮手段に備え
ている複数個のフリップフロップからの出力がそれぞれ
入力する複数個のフリップフロップで構成され、前記特
定タイミングはスキャンテストの1サイクルにおいてス
キャンチェーンからの最後の出力データを含む論理圧縮
値が前記試験結果圧縮手段から得られるタイミングとす
るものである。
【0015】上記構成によれば、試験結果圧縮手段から
の出力をスキャンテストの次のサイクルの期待値として
記憶する期待値記憶手段を容易に構成することができ
る。
の出力をスキャンテストの次のサイクルの期待値として
記憶する期待値記憶手段を容易に構成することができ
る。
【0016】本発明の請求項4に係る半導体装置の試験
回路は、請求項3記載の半導体装置の試験回路におい
て、前記正誤判定手段は、第1の入力には前記試験結果
圧縮手段に備えられた複数個のフリップフロップの出力
が入力し、第2の入力には前記期待値記憶手段に備えら
れた複数個のフリップフロップの出力が入力する複数の
2入力排他的論理和ゲートと、該複数の2入力排他的論
理和ゲートの出力が入力する複数入力論理和ゲートと、
該複数入力論理和ゲートの出力が前記特定タイミングの
制御信号により入力する1個のフリップフロップとで構
成されるものである。
回路は、請求項3記載の半導体装置の試験回路におい
て、前記正誤判定手段は、第1の入力には前記試験結果
圧縮手段に備えられた複数個のフリップフロップの出力
が入力し、第2の入力には前記期待値記憶手段に備えら
れた複数個のフリップフロップの出力が入力する複数の
2入力排他的論理和ゲートと、該複数の2入力排他的論
理和ゲートの出力が入力する複数入力論理和ゲートと、
該複数入力論理和ゲートの出力が前記特定タイミングの
制御信号により入力する1個のフリップフロップとで構
成されるものである。
【0017】上記構成によれば、試験結果圧縮手段によ
る論理圧縮値と期待値記憶手段に記憶された期待値との
比較により試験対象回路の異常動作を検出する正誤判定
手段を容易に構成することができる。
る論理圧縮値と期待値記憶手段に記憶された期待値との
比較により試験対象回路の異常動作を検出する正誤判定
手段を容易に構成することができる。
【0018】本発明の請求項5に係る半導体装置の試験
方法は、スキャンテスト用の複数のスキャンチェーンを
有する試験対象回路を試験するための半導体装置の試験
方法であって、前記複数のスキャンチェーンからの出力
データに順次論理圧縮処理を施して論理圧縮値を得、ス
キャンテストの1サイクルにおいてスキャンチェーンか
らの最後の出力データを含む論理圧縮値が得られるタイ
ミングで、前記論理圧縮値を期待値として記憶すると同
時に、前記論理圧縮値と1サイクル前のスキャンテスト
において記憶された前記期待値とを比較することにより
前記試験対象回路の異常動作を検出するものである。
方法は、スキャンテスト用の複数のスキャンチェーンを
有する試験対象回路を試験するための半導体装置の試験
方法であって、前記複数のスキャンチェーンからの出力
データに順次論理圧縮処理を施して論理圧縮値を得、ス
キャンテストの1サイクルにおいてスキャンチェーンか
らの最後の出力データを含む論理圧縮値が得られるタイ
ミングで、前記論理圧縮値を期待値として記憶すると同
時に、前記論理圧縮値と1サイクル前のスキャンテスト
において記憶された前記期待値とを比較することにより
前記試験対象回路の異常動作を検出するものである。
【0019】上記構成によれば、半導体装置のストレス
印加試験において、スキャンチェーンの出力を期待値と
比較することにより異常発生を判定する際に、試験実施
過程において期待値が生成され記憶されるため、予め期
待値を算出して記憶させておく必要なしにストレス印加
試験を実施することができる。
印加試験において、スキャンチェーンの出力を期待値と
比較することにより異常発生を判定する際に、試験実施
過程において期待値が生成され記憶されるため、予め期
待値を算出して記憶させておく必要なしにストレス印加
試験を実施することができる。
【0020】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図1は本発明の一実
施の形態に係る半導体装置の試験方法を示す図である。
図1において、100はスキャンテスト用の複数のスキ
ャンチェーンを備えた試験対象回路、101は試験結果
圧縮回路、102は期待値記憶回路、103は異常発生
の判定を行う正誤判定回路である。
て図面を参照して詳細に説明する。図1は本発明の一実
施の形態に係る半導体装置の試験方法を示す図である。
図1において、100はスキャンテスト用の複数のスキ
ャンチェーンを備えた試験対象回路、101は試験結果
圧縮回路、102は期待値記憶回路、103は異常発生
の判定を行う正誤判定回路である。
【0021】試験対象回路100と試験結果圧縮回路1
01は同一のクロック信号111とリセット信号112
で動作する。ストレス印加試験時には、試験対象回路1
00に複数のスキャン入力信号110を並列に入力し、
試験対象回路100からの複数のスキャン出力信号11
5を並列に試験結果圧縮回路101に取り込み、論理圧
縮を行う。これらの回路は図4に示した従来の回路と同
様である。
01は同一のクロック信号111とリセット信号112
で動作する。ストレス印加試験時には、試験対象回路1
00に複数のスキャン入力信号110を並列に入力し、
試験対象回路100からの複数のスキャン出力信号11
5を並列に試験結果圧縮回路101に取り込み、論理圧
縮を行う。これらの回路は図4に示した従来の回路と同
様である。
【0022】一方、期待値記憶回路102には、予めス
キャンデータのシグネチャを算出して記憶させておくの
ではなく、スキャンサイクルの最後のスキャン出力デー
タを論理圧縮した後に発生させる試験制御信号113に
より試験結果圧縮回路101からの出力116を記憶さ
せる。この記憶内容がリセット信号112によって消去
されないように、期待値記憶回路102専用のリセット
信号としてストレス印加制御信号118を別途用意す
る。
キャンデータのシグネチャを算出して記憶させておくの
ではなく、スキャンサイクルの最後のスキャン出力デー
タを論理圧縮した後に発生させる試験制御信号113に
より試験結果圧縮回路101からの出力116を記憶さ
せる。この記憶内容がリセット信号112によって消去
されないように、期待値記憶回路102専用のリセット
信号としてストレス印加制御信号118を別途用意す
る。
【0023】正誤判定回路103では、スキャンサイク
ルの最後のスキャン出力データを論理圧縮した後の試験
結果圧縮回路101の出力116と、前回のスキャンサ
イクルの最後のスキャン出力データを論理圧縮した後の
シグネチャが記憶されている期待値記憶回路102の出
力117とを比較し、その結果を正誤判定信号114と
して出力する。
ルの最後のスキャン出力データを論理圧縮した後の試験
結果圧縮回路101の出力116と、前回のスキャンサ
イクルの最後のスキャン出力データを論理圧縮した後の
シグネチャが記憶されている期待値記憶回路102の出
力117とを比較し、その結果を正誤判定信号114と
して出力する。
【0024】このようにして、スキャンサイクルの最後
の試験結果圧縮回路からの出力を期待値記憶回路に記憶
することにより、試験結果圧縮回路からの出力が最初の
スキャンサイクルの出力と変わらない限り、期待値記憶
回路には最初のシグネチャと同じ値が記憶されることに
なり、期待値を予め算出する必要なしにストレス印加試
験を行うことができる。
の試験結果圧縮回路からの出力を期待値記憶回路に記憶
することにより、試験結果圧縮回路からの出力が最初の
スキャンサイクルの出力と変わらない限り、期待値記憶
回路には最初のシグネチャと同じ値が記憶されることに
なり、期待値を予め算出する必要なしにストレス印加試
験を行うことができる。
【0025】図2は、本発明の一実施の形態に係る半導
体装置の試験回路の構成を示すブロック図であり、上記
説明した図1の半導体装置の試験方法に対応する回路の
構成例である。図2において、200はスキャンテスト
用のスキャンチェーンを備えた試験対象回路、201は
試験結果圧縮回路、202は期待値記憶回路、203は
異常発生の判定を行う正誤判定回路である。
体装置の試験回路の構成を示すブロック図であり、上記
説明した図1の半導体装置の試験方法に対応する回路の
構成例である。図2において、200はスキャンテスト
用のスキャンチェーンを備えた試験対象回路、201は
試験結果圧縮回路、202は期待値記憶回路、203は
異常発生の判定を行う正誤判定回路である。
【0026】試験対象回路200と試験結果圧縮回路2
01は同一のクロック信号211とリセット信号212
で動作する。ストレス印加試験時には、試験対象回路2
00に複数のスキャン入力信号210を並列に入力し、
試験対象回路200からの複数のスキャン出力信号21
5を並列に試験結果圧縮回路201に取り込み、論理圧
縮を行う。これらの回路は図1に示した回路と同様であ
る。
01は同一のクロック信号211とリセット信号212
で動作する。ストレス印加試験時には、試験対象回路2
00に複数のスキャン入力信号210を並列に入力し、
試験対象回路200からの複数のスキャン出力信号21
5を並列に試験結果圧縮回路201に取り込み、論理圧
縮を行う。これらの回路は図1に示した回路と同様であ
る。
【0027】試験結果圧縮回路201は、複数個のフリ
ップフロップS1〜Snと、各出力が各フリップフロッ
プの入力に接続される複数個の2入力排他的論理和ゲー
トXORA1〜XORAnと、最終段のフリップフロッ
プの出力および途中段のフリップフロップの出力からフ
ィードバック情報を生成する2入力排他的論理和ゲート
XORA0とから構成される。
ップフロップS1〜Snと、各出力が各フリップフロッ
プの入力に接続される複数個の2入力排他的論理和ゲー
トXORA1〜XORAnと、最終段のフリップフロッ
プの出力および途中段のフリップフロップの出力からフ
ィードバック情報を生成する2入力排他的論理和ゲート
XORA0とから構成される。
【0028】最初段のフリップフロップの入力に接続さ
れる2入力排他的論理和ゲートの第1の入力には前記フ
ィードバック情報生成手段の出力が接続され、他の各2
入力排他的論理和ゲートの第1の入力にはそれぞれの前
段のフリップフロップの出力が入力され、各2入力排他
的論理和ゲートの第2の入力には試験対象回路200の
複数のスキャン出力データ215が並列に入力され、ク
ロック信号211によりシフト動作をすることでスキャ
ン出力データ215の論理圧縮を行い、各フリップフロ
ップS1〜Snの並列出力が出力216を与える。
れる2入力排他的論理和ゲートの第1の入力には前記フ
ィードバック情報生成手段の出力が接続され、他の各2
入力排他的論理和ゲートの第1の入力にはそれぞれの前
段のフリップフロップの出力が入力され、各2入力排他
的論理和ゲートの第2の入力には試験対象回路200の
複数のスキャン出力データ215が並列に入力され、ク
ロック信号211によりシフト動作をすることでスキャ
ン出力データ215の論理圧縮を行い、各フリップフロ
ップS1〜Snの並列出力が出力216を与える。
【0029】期待値記憶回路202は、複数個のフリッ
プフロップR1〜Rnで構成され、スキャンサイクルの
最後のスキャン出力データを論理圧縮した後に発生させ
る試験制御信号213により、試験結果圧縮回路201
からの出力216を入力して記憶させる。この記憶内容
がリセット信号212によって消去されないように、期
待値記憶回路202専用のリセット信号としてストレス
印加制御信号218を別途用意する。これらの回路も図
1に示した回路と同様である。
プフロップR1〜Rnで構成され、スキャンサイクルの
最後のスキャン出力データを論理圧縮した後に発生させ
る試験制御信号213により、試験結果圧縮回路201
からの出力216を入力して記憶させる。この記憶内容
がリセット信号212によって消去されないように、期
待値記憶回路202専用のリセット信号としてストレス
印加制御信号218を別途用意する。これらの回路も図
1に示した回路と同様である。
【0030】正誤判定回路203は、複数個の2入力排
他的論理和ゲートXORB1〜XORBnと、複数入力
論理和ゲートOR0と、フリップフロップR0とで構成
される。各2入力排他的論理和ゲートの第1の入力には
試験結果圧縮回路201の出力216としてフリップフ
ロップS1〜Snの出力が接続され、各2入力排他的論
理和ゲートの第2の入力には期待値記憶回路202の出
力217としてフリップフロップR1〜Rnの出力が接
続され、全ての2入力排他的論理和ゲートの出力が複数
入力論理和ゲートOR0に接続され、その出力が試験制
御信号213によりフリップフロップR0に記憶され、
正誤判定信号214として出力される。
他的論理和ゲートXORB1〜XORBnと、複数入力
論理和ゲートOR0と、フリップフロップR0とで構成
される。各2入力排他的論理和ゲートの第1の入力には
試験結果圧縮回路201の出力216としてフリップフ
ロップS1〜Snの出力が接続され、各2入力排他的論
理和ゲートの第2の入力には期待値記憶回路202の出
力217としてフリップフロップR1〜Rnの出力が接
続され、全ての2入力排他的論理和ゲートの出力が複数
入力論理和ゲートOR0に接続され、その出力が試験制
御信号213によりフリップフロップR0に記憶され、
正誤判定信号214として出力される。
【0031】次いで、上記構成を有する半導体装置の試
験回路の動作について、図3に示すタイミング図を用い
て説明する。図3において、リセット信号が与えられて
から次のリセット信号が与えられるまでの間が1スキャ
ンサイクルを示している。
験回路の動作について、図3に示すタイミング図を用い
て説明する。図3において、リセット信号が与えられて
から次のリセット信号が与えられるまでの間が1スキャ
ンサイクルを示している。
【0032】リセット信号が解除されると、フリップフ
ロップS1〜Snが構成するレジスタ(S1〜Sn)の
値がクロック信号に合わせて「A」、「B」、「C」、
と変化し、スキャンサイクルの最終の値「Z]が試験制
御信号によりフリップフロップR1〜Rnが構成するレ
ジスタ(R1〜Rn)に記憶される(タイミング30
1)。
ロップS1〜Snが構成するレジスタ(S1〜Sn)の
値がクロック信号に合わせて「A」、「B」、「C」、
と変化し、スキャンサイクルの最終の値「Z]が試験制
御信号によりフリップフロップR1〜Rnが構成するレ
ジスタ(R1〜Rn)に記憶される(タイミング30
1)。
【0033】次のスキャンサイクルの開始前にリセット
信号によりレジスタ(S1〜Sn)がクリアされてから
再びクロック信号に合わせて変化し、スキャンサイクル
の最終の値「Z」がレジスタ(R1〜Rn)に記憶され
た値「Z]と比較され、その比較結果が一致するため、
正常であることを示す値が正誤判定信号に出力される
(タイミング302)。
信号によりレジスタ(S1〜Sn)がクリアされてから
再びクロック信号に合わせて変化し、スキャンサイクル
の最終の値「Z」がレジスタ(R1〜Rn)に記憶され
た値「Z]と比較され、その比較結果が一致するため、
正常であることを示す値が正誤判定信号に出力される
(タイミング302)。
【0034】さらに、次のスキャンサイクルの開始前に
リセット信号によりレジスタ(S1〜Sn)がクリアさ
れてから再びクロック信号に合わせて変化し、今度はス
キャンサイクルの最終の値「G」がレジスタ(R1〜R
n)に記憶された値「Z]と比較され、その比較結果が
不一致となるため、異常が発生したことを示す値が正誤
判定信号に出力され(タイミング303)、ストレス印
加時に異常が発生したことがわかる。
リセット信号によりレジスタ(S1〜Sn)がクリアさ
れてから再びクロック信号に合わせて変化し、今度はス
キャンサイクルの最終の値「G」がレジスタ(R1〜R
n)に記憶された値「Z]と比較され、その比較結果が
不一致となるため、異常が発生したことを示す値が正誤
判定信号に出力され(タイミング303)、ストレス印
加時に異常が発生したことがわかる。
【0035】このように、本実施の形態の半導体装置に
よれば、スキャンチェーンの出力を比較するための期待
値を予め算出して記憶させておく必要がなく、ストレス
印加によって半導体装置に異常が発生したかどうかの試
験をすることができる。
よれば、スキャンチェーンの出力を比較するための期待
値を予め算出して記憶させておく必要がなく、ストレス
印加によって半導体装置に異常が発生したかどうかの試
験をすることができる。
【0036】
【発明の効果】以上説明したように、本発明によれば、
半導体装置のストレス印加試験において、スキャンチェ
ーンの出力を期待値と比較することにより異常発生を判
定する際に、期待値記憶手段により期待値を試験動作中
に生成するため、予め期待値を算出して記憶させておく
必要がなく、ストレス印加試験を実施することができ
る。
半導体装置のストレス印加試験において、スキャンチェ
ーンの出力を期待値と比較することにより異常発生を判
定する際に、期待値記憶手段により期待値を試験動作中
に生成するため、予め期待値を算出して記憶させておく
必要がなく、ストレス印加試験を実施することができ
る。
【図1】本発明の一実施の形態に係る半導体装置の試験
方法を示す図。
方法を示す図。
【図2】本発明の一実施の形態に係る半導体装置の試験
回路の構成を示すブロック図。
回路の構成を示すブロック図。
【図3】本発明の一実施の形態に係る半導体装置の試験
回路の動作を示すタイミング図。
回路の動作を示すタイミング図。
【図4】従来の半導体装置の試験方法を説明する図。
100、200、400 試験対象回路
101、201、401 試験結果圧縮回路
102、202、402 期待値記憶回路
103、203、403 正誤判定回路
110、210、410 入力信号
111、211、411 クロック信号
112、212、412 リセット信号
113、213、413 試験制御信号
114、214、414 正誤判定信号
115、215、415 試験対象回路からの出力
116、216、416 試験結果圧縮回路からの出力
117、217、417 期待値圧縮回路からの出力
118、218 ストレス印加制御信号
301 結果記憶タイミング
302 正常判定タイミング
303 異常判定タイミング
Claims (5)
- 【請求項1】 スキャンテスト用の複数のスキャンチェ
ーンを有する試験対象回路を試験するための半導体装置
の試験回路であって、 前記複数のスキャンチェーンからの出力データを論理圧
縮する試験結果圧縮手段と、 前記試験結果圧縮手段による論理圧縮値を特定タイミン
グの制御信号により記憶する期待値記憶手段と、 前記試験結果圧縮手段による論理圧縮値と前記期待値記
憶手段に記憶された期待値との比較により前記試験対象
回路の異常動作を検出する正誤判定手段と、を具備する
ことを特徴とする半導体装置の試験回路。 - 【請求項2】 前記試験結果圧縮手段は、 複数個のフリップフロップと、 前記各フリップフロップの前段に配置される複数個の2
入力排他的論理和ゲートと、 最終段のフリップフロップの出力と途中段のフリップフ
ロップの出力とからフィードバック情報を生成するフィ
ードバック情報生成手段とを備え、 前記各フリップフロップにはそれぞれの前段の2入力排
他的論理和ゲートの出力が入力され、最初段のフリップ
フロップの前段に位置する2入力排他的論理和ゲートを
除く各2入力排他的論理和ゲートの第1の入力にはそれ
ぞれの前段のフリップフロップの出力が入力され、最初
段のフリップフロップの前段に位置する2入力排他的論
理和ゲートの第1の入力には前記フィードバック情報生
成手段の出力が入力され、各2入力排他的論理和ゲート
の第2の入力には前記試験対象回路の複数のスキャンチ
ェーンからの出力が入力され、前記複数個のフリップフ
ロップの各出力が前記試験結果圧縮手段による論理圧縮
値を与えることを特徴とする請求項1記載の半導体装置
の試験回路。 - 【請求項3】 前記期待値記憶手段は前記試験結果圧縮
手段に備えている複数個のフリップフロップからの出力
がそれぞれ入力する複数個のフリップフロップで構成さ
れ、前記特定タイミングはスキャンテストの1サイクル
においてスキャンチェーンからの最後の出力データを含
む論理圧縮値が前記試験結果圧縮手段から得られるタイ
ミングであることを特徴とする請求項2記載の半導体装
置の試験回路。 - 【請求項4】 前記正誤判定手段は、 第1の入力には前記試験結果圧縮手段に備えられた複数
個のフリップフロップの出力が入力し、第2の入力には
前記期待値記憶手段に備えられた複数個のフリップフロ
ップの出力が入力する複数の2入力排他的論理和ゲート
と、 前記複数の2入力排他的論理和ゲートの出力が入力する
複数入力論理和ゲートと、 前記複数入力論理和ゲートの出力が前記特定タイミング
の制御信号により入力する1個のフリップフロップと、
で構成されることを特徴とする請求項3記載の半導体装
置の試験回路。 - 【請求項5】 スキャンテスト用の複数のスキャンチェ
ーンを有する試験対象回路を試験するための半導体装置
の試験方法であって、 前記複数のスキャンチェーンからの出力データに順次論
理圧縮処理を施して論理圧縮値を得、スキャンテストの
1サイクルにおいてスキャンチェーンからの最後の出力
データを含む論理圧縮値が得られるタイミングで、前記
論理圧縮値を期待値として記憶すると同時に、前記論理
圧縮値と1サイクル前のスキャンテストにおいて記憶さ
れた前記期待値とを比較することにより前記試験対象回
路の異常動作を検出することを特徴とする半導体装置の
試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002149195A JP2003344491A (ja) | 2002-05-23 | 2002-05-23 | 半導体装置の試験回路および試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002149195A JP2003344491A (ja) | 2002-05-23 | 2002-05-23 | 半導体装置の試験回路および試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003344491A true JP2003344491A (ja) | 2003-12-03 |
Family
ID=29767439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002149195A Pending JP2003344491A (ja) | 2002-05-23 | 2002-05-23 | 半導体装置の試験回路および試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003344491A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008102045A (ja) * | 2006-10-20 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の検査方法 |
US8441277B2 (en) | 2007-12-28 | 2013-05-14 | Nec Corporation | Semiconductor testing device, semiconductor device, and testing method |
-
2002
- 2002-05-23 JP JP2002149195A patent/JP2003344491A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008102045A (ja) * | 2006-10-20 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の検査方法 |
US8441277B2 (en) | 2007-12-28 | 2013-05-14 | Nec Corporation | Semiconductor testing device, semiconductor device, and testing method |
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