JP4156105B2 - Ｉｃ試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明はデータクロック付ＩＣを試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】
図４にＩＣ試験装置の概略構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２，タイミング発生器１１３，波形フォーマッタ１１４，論理比較器１１５，ドライバ群１１６，アナログ比較器群１１７，不良解析メモリ１１８，論理振幅基準電圧源１２１，比較基準電圧源１２２，ディバイス電源１２３等により構成される。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従って主にパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ群１１６を通じて被試験ＩＣ１１９に印加し記憶させる。
【０００４】
被試験ＩＣ１１９から読み出した応答信号はアナログ比較器群１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生ごとに不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で、例えば不良セルの救済が可能か否かを判定する。
【０００５】
ここで、タイミング発生器１１３は被試験ＩＣ１１９に与える試験パターン信号の波形の立上がりのタイミング及び立下りのタイミングを規定するタイミングと、論理比較器１１５で論理比較のタイミングを規定するストローブパルスのタイミングを発生する。
これらの各タイミングは利用者が作成した試験プログラムに記載され、利用者が意図したタイミングで被試験ＩＣ１１９を動作させ、またその動作が正常か否かを試験できるように構成されている。
【０００６】
ところで、ＩＣの規模の拡大とともに、データクロック付ＩＣが増加の傾向にある。データクロックとはＩＣが自ら発生するクロックを指し、データクロックに同期してデータを出力する。
図５にデータクロック付ＩＣを試験する従来のＩＣ試験装置の概略を示す。ドライバ１１６Ａは被試験ＩＣ１１９のクロック入力端子Ｔ_CLK に試験パターン信号の一つとして出力されるクロックＣＬＫを入力する。Ｖ_IHとＶ_ILはクロックＣＬＫのＨ論理の電圧とＬ論理の電圧を規定する電圧を示す。
【０００７】
被試験ＩＣ１１９はデータクロック端子Ｔ_DAT からデータクロックＤ_CLK を出力する。これとともにデータ出力端子Ｔ_D1，Ｔ_D2……からデータＤＡＴ₁ ，ＤＡＴ₂ ……を出力する。データクロックＤ_CLK と各データＤＡＴ₁ ，ＤＡＴ₂ ……はそれぞれ電圧比較器１１７Ａ，１１７Ｂ，１１７Ｃ……でＨ論理及びＬ論理の各電圧が所定の電圧Ｖ_OH，Ｖ_OLを具備しているか否かを判定し、論理比較器１１５Ａ，１１５Ｂ，１１５Ｃ……で期待値パターンと比較され、期待値と不一致が発生するとフェイルと判定する。
【０００８】
データクロック付のＩＣの場合、論理比較器１１５Ａ，１１５Ｂ，１１５Ｃ…において、被試験ＩＣ１１９が出力するデータＤＡＴ₁ ，ＤＡＴ₂ ……が各期待値と一致するか否かとは別に、データクロックＤ_CLK の出力のタイミングから予め設定した時間の範囲内でＤＡＴ₁ ，ＤＡＴ₂ ……が出力されたか否かも判定し、所定の時間より遅れて出力するＩＣは不良と判定している。
【０００９】
【発明が解決しようとする課題】
従来のＩＣ試験装置では、被試験ＩＣ１１９が出力する信号のタイミングを測定するには、被試験ＩＣ１１９に入力する信号ＣＬＫのタイミング（信号ＣＬＫの立上がりまたは立ち下りのタイミング）を基準に採り、この基準タイミングから各出力信号Ｄ_CLK ，ＤＡＴ₁ ，ＤＡＴ₂ ……の立上がりまたは立ち下りのタイミングまでの時間を測定している。従って、被試験ＩＣ１１９が出力するデータクロックＤ_CLK のタイミングとデータＤＡＴ₁ ，ＤＡＴ₂ ……のタイミングの時間差を直接測定することはできない。つまり、データクロックの出力のタイミングから所定の時間の範囲内でデータＤＡＴ₁ ，ＤＡＴ₂ ……が出力されたかを直接測定することはできない欠点がある。
【００１０】
このため従来は図６に示すように、クロックＣＬＫの入力のタイミングからデータクロックＤ_CLK が出力されるまでの時間ｔ１を論理比較器１１５Ａに供給するストローブパルスの供給タイミングを複数のテストサイクルを使って順次移動させてサーチさせて測定し、次にクロックＣＬＫの入力のタイミングからデータＤＡＴ₁ ，ＤＡＴ₂ ……が出力されるまでの時間ｔ２を論理比較器１１５Ｂ，１１５Ｃに供給するストローブパルスの供給タイミングを複数のテストサイクルを使って順次移動させてサーチさせて測定し、これらの時間ｔ１とｔ２からデータクロックＤ_CLK と各データＤＡＴ₁ ，ＤＡＴ₂ ……の出力のタイミングまでの時間ｔ３をｔ３＝ｔ２−ｔ１により求め、この時間ｔ３が所定の時間の範囲内で、かつ論理比較が一致している場合に良と判定し、論理比較が良であってもデータＤＡＴ_1,ＤＡＴ₂ ……の出力のタイミングが所定時間以上であれば不良と判定している。図７にそのフローチャートを示す。
【００１１】
このように、従来はデータクロック付ＩＣを試験するには複雑な手順に従って試験を実行するから、そのテストプログラムの作成には多くの手間が掛かるとともに、時間ｔ１，ｔ２を測定するには複数のテストサイクルを実行しなくてはならないため、試験に要する時間が長く掛かる欠点がある。
この発明の目的は、テストプログラムの作成を簡素に済ませることができ、しかも試験に要する時間も短時間に済ませることができるデータクロック付ＩＣを試験するＩＣ試験装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
この発明では、データクロックをストローブパルスとして代用して使用することにより、データの出力が所定の時間の範囲内であるか否かを直接判定できる構成を付加したＩＣ試験装置を提案するものである。
つまり、被試験ＩＣが出力するデータクロックの立上がりのタイミングをパルス化して抽出し、このパルスを所定の時間遅延させて論理比較器にストローブパルスとして供給し、その供給タイミングにおいて被試験ＩＣがデータを出力していれば、その出力のタイミイングは良と判定し、データが出力されていなければ不良と判定する。
【００１３】
従って、この発明によればストローブパルスの位相を順次移動させてデータクロックの出力のタイミングを測定したり、データの出力のタイミングを測定する動作が不要となり、テストプログラムの作成を簡素化することができる。また、各テストサイクルごとに試験結果が得られるため、試験に要する時間も短縮できる利点が得られる。
【００１４】
【発明の実施の形態】
図１にこの発明の一実施例を示す。図中、図５と対応する部分には同一符号を付して示す。この発明ではデータクロックＤ_CLK を出力するデータクロック出力端子Ｔ_DAT に接続された電圧比較器１１７Ａの出力側からパルス化回路１２４Ａ，１２４Ｂ……を通じてデータクロックＤ_CLK の立上がりのタイミングを抽出し、このパルス化回路１２４Ａ，１２４Ｂ……で抽出したパルスをタイミング設定回路１２５Ａ，１２５Ｂ……を通じて選択回路１２６Ａ，１２６Ｂ……に供給する。選択回路１２６Ａ，１２６Ｂ……にはタイミング設定回路１２５Ａ，１２５Ｂ……から与えられるパルスの他に、ストローブパルスが入力され、これらのパルスとストローブパルスの何れか一方を選択して、各論理比較器１１５Ｂ，１１５Ｃ……に供給する。
【００１５】
データクロック付ＩＣを試験する場合は、選択回路１２６Ａ，１２６Ｂ……をタイミング設定回路１２５Ａ，１２５Ｂ……から出力されるパルスを選択して各論理比較器１１５Ｂ，１１５Ｃ……に入力する状態に切り替える。この状態でタイミング設定回路１２５Ａ，１２５Ｂ……にはデータクロックＤ_CLK のタイミングからデータが出力されるまでの期待する時間、例えばｔ３を設定する。この設定は図４に示した主制御器１１１から各チャンネルに設けたタイミング設定回路１２５Ａ，１２５Ｂ……に設定される。
【００１６】
論理比較器１１５Ｂ，１１５Ｃ……にはデータクロックＤ_CLK の立上がりまたは立ち下りのタイミングから時間ｔ３が経過したタイミングでパルスがストローブパルスの代用として与えられ、このタイミングで被試験ＩＣ１１９のデータ端子Ｔ_D1，Ｔ_D2…が出力するデータＤＡＴ₁ ，ＤＡＴ₂ ……の信号の有無と、信号有りの場合にその論理値と期待値パターンとを論理比較する。
【００１７】
図２にその様子を示す。この発明ではデータクロックＤ_CLK の立上がりまたは立ち下りのタイミングから時間ｔ３の範囲内にデータＤＡＴ₁ ，ＤＡＴ₂ ……がそれぞれ論理比較器１１５Ｂ，１１５Ｃ……に入力されれば良、時間ｔ３より遅く入力されれば不良と判定する。従って各テストサイクルごとに判定結果を得ることができる。
【００１８】
図３はそのフローチャートを示す。ステップＳＰ１でデータクロックＤ_CLK の出力からデータＤＡＴ₁ ，ＤＡＴ₂ ……が出力されるまでの期待される時間ｔ３をタイミング設定回路１２５Ａ，１２５Ｂ……に設定する。ステップＳＰ２で１回のファンクション試験（各テストサイクル）で良／不良を判定する。
【００１９】
【発明の効果】
以上説明したように、この発明によればストローブパルスの位相を各テストサイクルごとに順次移動させてデータクロックＤ_CLK の出力のタイミイグ及びデータＤＡＴ₁ ，ＤＡＴ₂ ……の出力のタイミングを測定しなくて済むため、テストプログラムの記載は簡素化され、その作成は容易に行うことができる。また、良否の判定を各テストサイクルごとに行うことができるため、試験に要する時間を短縮することができる利点も得られる。
【００２０】
なお、上述では同時に試験する被試験ＩＣ１１９の数を特に記述していないが同時に試験するＩＣの数は１個でも複数でも、その数に制限はない。またデータクロック端子にＴ_DAT から出力されるデータクロックＤ_CLK をストローブパルスの代用として流用したが、被試験ＩＣから出力される他の信号を利用して論理比較のストローブパルスに代用してもよい。
【図面の簡単な説明】
【図１】この発明の要部を説明するためのブロック図。
【図２】この発明の動作を説明するための波形図。
【図３】この発明の動作を説明するためのフローチャート。
【図４】ＩＣ試験装置の概要を説明するためのブロック図。
【図５】従来のデータクロック付ＩＣの試験方法を説明するためのブロック図。
【図６】図５に示したブロック図の動作を説明するための波形図。
【図７】従来のデータクロック付ＩＣの試験装置を説明するためのフローチャート。
【符号の説明】
ＴＥＳ ＩＣ試験装置
１１９ 被試験ＩＣ
１１５Ａ〜１１５Ｃ 論理比較器
１１６Ａ ドライバ
１１７Ａ〜１１７Ｃ 電圧比較器
１２４Ａ，１２４Ｂ パルス化回路
１２５Ａ，１２５Ｂ タイミング設定回路
１２６Ａ，１２６Ｂ 選択回路

Claims (2)

1. Ａ．被試験ＩＣがデータクロックと、このデータクロックに同期してデータを出力し、データクロックの出力のタイミングからデータが出力されるタイミングまでの時間が所定時間より短くパターン発生器から出力される期待値と一致していれば良、長い場合は不良と判定するＩＣ試験装置において、
   Ｂ．上記データクロックをパルス化して取り出すパルス化回路と、
   Ｃ．このパルス化回路で取り出したパルスを期待する時間の範囲で遅延させるタイミング設定回路と、
   Ｄ．このタイミング設定回路で取り出したパルスをストローブパルスに替えて論理比較器に与える選択回路と、
   を具備して構成したことを特徴とするＩＣ試験装置。
2. 請求項１に記載のＩＣ試験装置において、
   上記パルス化回路は、上記データクロックの代わりに被試験ＩＣから出力される上記データクロックに対するタイミングが既知な他の信号の立ち上がりまたは立ち下りをパルス化して取り出すものであることを特徴とするＩＣ試験装置。

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