JP2595263B2 - テストパターン自動作成方式 - Google Patents
テストパターン自動作成方式Info
- Publication number
- JP2595263B2 JP2595263B2 JP62233711A JP23371187A JP2595263B2 JP 2595263 B2 JP2595263 B2 JP 2595263B2 JP 62233711 A JP62233711 A JP 62233711A JP 23371187 A JP23371187 A JP 23371187A JP 2595263 B2 JP2595263 B2 JP 2595263B2
- Authority
- JP
- Japan
- Prior art keywords
- pin
- test
- pattern
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔概要〕 マイクロプロセッサ及び周辺LSI等の高機能デバイス
の試験プログラムのテストパターン自動作成方式に関
し、 実装置上のデバイスのピン情報から特にピン識別情報
を含むテストパターンを自動作成することを目的とし、 被試験デバイスを装置上で動作させ、各ピンの信号レ
ベルをコンパレータを介して、通常、Highレベル、Low
レベル、中間レベルの3値の状態に変換し、そのピン情
報をテストメモリへ一時記憶する一時記憶手段と、前記
ピン情報に従い中間レベルのピン以外の全てのピンを被
試験デバイスへ印加するドライブパターンに変換する変
換手段と、該ドライブパターンを用いて、少なくとも1
ピン毎に、入力ドライバを切り離し、出力コンパレータ
を再接続する切換え手段と、その時前記出力コンパレー
タから得られるピン情報を期待値と比較する比較手段
と、前記比較手段の一致、不一致により、前記出力コン
パレータをそのまま接続すべきか、入力ドライバに切換
えて接続すべきかを判断し切換える判断接続手段と、前
記被試験デバイスの各ピンが正しい入出力状態に割り当
てられるまで前記切換え手段、比較手段及び判断接続手
段を繰り返す繰り返し手段と、前記繰り返し手段によっ
て得られる入出力ピンの識別情報を含む所望のテストパ
ターンを前記テストメモリに記憶するテストパターン記
憶手段を備えるように構成する。
の試験プログラムのテストパターン自動作成方式に関
し、 実装置上のデバイスのピン情報から特にピン識別情報
を含むテストパターンを自動作成することを目的とし、 被試験デバイスを装置上で動作させ、各ピンの信号レ
ベルをコンパレータを介して、通常、Highレベル、Low
レベル、中間レベルの3値の状態に変換し、そのピン情
報をテストメモリへ一時記憶する一時記憶手段と、前記
ピン情報に従い中間レベルのピン以外の全てのピンを被
試験デバイスへ印加するドライブパターンに変換する変
換手段と、該ドライブパターンを用いて、少なくとも1
ピン毎に、入力ドライバを切り離し、出力コンパレータ
を再接続する切換え手段と、その時前記出力コンパレー
タから得られるピン情報を期待値と比較する比較手段
と、前記比較手段の一致、不一致により、前記出力コン
パレータをそのまま接続すべきか、入力ドライバに切換
えて接続すべきかを判断し切換える判断接続手段と、前
記被試験デバイスの各ピンが正しい入出力状態に割り当
てられるまで前記切換え手段、比較手段及び判断接続手
段を繰り返す繰り返し手段と、前記繰り返し手段によっ
て得られる入出力ピンの識別情報を含む所望のテストパ
ターンを前記テストメモリに記憶するテストパターン記
憶手段を備えるように構成する。
本発明は、マイクロプロセッサ及び周辺LSI等の高機
能デバイスの試験プログラムのテストパターン自動作成
方式に関する。
能デバイスの試験プログラムのテストパターン自動作成
方式に関する。
集積回路(IC)のICテスタでは、通常、デバイスに入
力する入力パターンとデバイスから出力されるであろう
出力期待パターンをテストメモリに記憶し、入力パター
ンに従い、ドライバを介して、デバイスに入力信号を印
加し、出力期待パターンに一致する出力パターンがデバ
イスから出力されたかどうかをコンパレータにより判断
し、前記デバイスが良品か不良品かを判断する方法をと
っている。
力する入力パターンとデバイスから出力されるであろう
出力期待パターンをテストメモリに記憶し、入力パター
ンに従い、ドライバを介して、デバイスに入力信号を印
加し、出力期待パターンに一致する出力パターンがデバ
イスから出力されたかどうかをコンパレータにより判断
し、前記デバイスが良品か不良品かを判断する方法をと
っている。
しかし、マイクロプロセッサ及びその周辺LSIの機能
の高度化に伴い、LSIテスタによる試験は、入力パター
ンや出力期待パターンが複雑になり、マニュアルによる
パターン作成には限界がきている。そのため、良品デバ
イスからのピン情報の吸い上げによりテストパターンを
作成することが一般的になってきている。
の高度化に伴い、LSIテスタによる試験は、入力パター
ンや出力期待パターンが複雑になり、マニュアルによる
パターン作成には限界がきている。そのため、良品デバ
イスからのピン情報の吸い上げによりテストパターンを
作成することが一般的になってきている。
論理回路から構成される集積回路(IC)が正しく動作
するかどうかを試験する場合、一般に第5図に示される
ようなテスタが利用される。50は被検査用のデバイス
(Device Under Test(DUT))、51はデバイス50に入力
する入力パターンとデバイス50から出力されるであろう
出力期待パターンを記憶するテストメモリ、52はデバイ
ス50の入力ピンに対してドライバを介して適当なレベル
の入力信号を駆動し、出力ピンに対して出力信号と期待
値のレベル比較を行うピンエレクトロニクス回路、53は
テストプログラムを格納する制御プログラム格納メモ
リ、54は制御プログラムに従いテストメモリ51とピンエ
レクトロニクス回路52を制御する制御部である。
するかどうかを試験する場合、一般に第5図に示される
ようなテスタが利用される。50は被検査用のデバイス
(Device Under Test(DUT))、51はデバイス50に入力
する入力パターンとデバイス50から出力されるであろう
出力期待パターンを記憶するテストメモリ、52はデバイ
ス50の入力ピンに対してドライバを介して適当なレベル
の入力信号を駆動し、出力ピンに対して出力信号と期待
値のレベル比較を行うピンエレクトロニクス回路、53は
テストプログラムを格納する制御プログラム格納メモ
リ、54は制御プログラムに従いテストメモリ51とピンエ
レクトロニクス回路52を制御する制御部である。
通常テスト時では、デバイス50にテストメモリ51から
入力パターンをピンエレクトロニクス回路52内のドライ
バを介して印加し、デバイス50から出力される出力パタ
ーンとテストメモリ51からの出力期待パターンをピンエ
レクトロニクス回路52内のコンパレータ(比較器)で比
較しデバイス50が良品が不良品かを判断する。
入力パターンをピンエレクトロニクス回路52内のドライ
バを介して印加し、デバイス50から出力される出力パタ
ーンとテストメモリ51からの出力期待パターンをピンエ
レクトロニクス回路52内のコンパレータ(比較器)で比
較しデバイス50が良品が不良品かを判断する。
このようなテスタでデバイスの試験を行う場合、試験
方法には機能(ファンクション)試験と電気特性試験が
ある。機能試験はデバイス内の組合せ回路あるいは順序
回路が理論的に正しく動作するかどうかをチェックする
試験で、内部のほとんどの部分を検査するためには、非
常に多くの入力パターンが印加される。機能試験では、
出力パターンと出力期待パターンとの比較は排他的論理
和による論理的なコンパレータが利用される。一方、電
気特性試験は、入出力電圧のレベル等の特性を調べるDC
試験と遅延時間やセットアップ時間等の特性を調べるAC
試験があり、入力電圧のレベルを変化させたり、あるい
は出力電圧と比較する参照電圧のレベルを変化させて特
性を調べる。電気特性試験では、出力パターンと出力期
待パターンはアナログ電圧値で比較されるので、アナロ
グコンパレータが利用される。
方法には機能(ファンクション)試験と電気特性試験が
ある。機能試験はデバイス内の組合せ回路あるいは順序
回路が理論的に正しく動作するかどうかをチェックする
試験で、内部のほとんどの部分を検査するためには、非
常に多くの入力パターンが印加される。機能試験では、
出力パターンと出力期待パターンとの比較は排他的論理
和による論理的なコンパレータが利用される。一方、電
気特性試験は、入出力電圧のレベル等の特性を調べるDC
試験と遅延時間やセットアップ時間等の特性を調べるAC
試験があり、入力電圧のレベルを変化させたり、あるい
は出力電圧と比較する参照電圧のレベルを変化させて特
性を調べる。電気特性試験では、出力パターンと出力期
待パターンはアナログ電圧値で比較されるので、アナロ
グコンパレータが利用される。
しかし、マイクロプロセッサ及びその周辺LSIの機能
の高度化に伴い、LSIテスタによる試験は、入力パター
ンや出力期待パターンが複雑になり、マニュアルによる
パターン作成には限界がきている。そのため、良品デバ
イスからのピン情報の吸い上げによりテストパターンを
作成することが一般的になってきている。
の高度化に伴い、LSIテスタによる試験は、入力パター
ンや出力期待パターンが複雑になり、マニュアルによる
パターン作成には限界がきている。そのため、良品デバ
イスからのピン情報の吸い上げによりテストパターンを
作成することが一般的になってきている。
ところが、電気的特性試験においては、テストパター
ンはデバイス50の入力ピン、出力ピン及び両方向性のピ
ンを区別する情報(以後、ピン識別情報と呼ぶ)、さら
に、出力電圧値のHigh(H)状態とLow(L)状態のレ
ベル値を確認する期待情報を含むものでなければならな
いが、従来テストパターンの容易な作成手段としてテス
タへのピン識別情報と入力パターンはマニュアルで作成
し出力期待パターンは良品デバイスより吸い上げる方法
をとってきた。
ンはデバイス50の入力ピン、出力ピン及び両方向性のピ
ンを区別する情報(以後、ピン識別情報と呼ぶ)、さら
に、出力電圧値のHigh(H)状態とLow(L)状態のレ
ベル値を確認する期待情報を含むものでなければならな
いが、従来テストパターンの容易な作成手段としてテス
タへのピン識別情報と入力パターンはマニュアルで作成
し出力期待パターンは良品デバイスより吸い上げる方法
をとってきた。
このように、出力期待値のみを良品デバイスより吸い
上げる従来方法では、ピン識別情報と入力パターンの作
成は、人間が考察しながらマニュアルで作成するため、
ピン数が非常に多く、しかも命令の先取り(プリフェッ
チ)やキャッシュの内蔵等により機能が複雑化している
マイクロプロセッサ等のデバイスに対しては、それらの
作成も容易ではないという問題が生じていた。
上げる従来方法では、ピン識別情報と入力パターンの作
成は、人間が考察しながらマニュアルで作成するため、
ピン数が非常に多く、しかも命令の先取り(プリフェッ
チ)やキャッシュの内蔵等により機能が複雑化している
マイクロプロセッサ等のデバイスに対しては、それらの
作成も容易ではないという問題が生じていた。
本発明は、デバイスのピン情報から特にピン識別情報
を含むテストパターンを自動作成するテストパターン自
動作成方式を提供することを目的とする。
を含むテストパターンを自動作成するテストパターン自
動作成方式を提供することを目的とする。
本発明では、マイクロプロセッサ等のLSIから構成さ
れた良品デバイスを装置上で実際に動作させ、テストパ
ターンを吸い上げることを基本とする。ここで吸い上げ
た情報は入出力の区別がないので、テスタ上で同じ構造
の被検査デバイスをドライブする時に必要となるピン識
別情報を含むテストパターンに変換される。前記テスト
パターンへの変更は本発明では自動パターン修正プログ
ラムのアルゴリズムに従い、その動作フローは、第1図
に示される。
れた良品デバイスを装置上で実際に動作させ、テストパ
ターンを吸い上げることを基本とする。ここで吸い上げ
た情報は入出力の区別がないので、テスタ上で同じ構造
の被検査デバイスをドライブする時に必要となるピン識
別情報を含むテストパターンに変換される。前記テスト
パターンへの変更は本発明では自動パターン修正プログ
ラムのアルゴリズムに従い、その動作フローは、第1図
に示される。
本動作フローではドライバを接続する場合はその論理
に従い“0"または“1"と書き、コンパレータを接続する
場合は、その期待値のHighレベル、Lowレベル及びハイ
インピーダンス(中間レベル)によりそれぞれ“H",
“L",“Z"と記す。
に従い“0"または“1"と書き、コンパレータを接続する
場合は、その期待値のHighレベル、Lowレベル及びハイ
インピーダンス(中間レベル)によりそれぞれ“H",
“L",“Z"と記す。
ステップ10で、ピン対応のチャネルのすべての出力を
コンパレータモードにし、ステップ11で良品の被試験デ
バイスを実際の装置上で実動作させる。そして、一時記
憶手段により、各ピンの信号レベルLSIテスタ内のコン
パレータを介してH、L、Zの3値の状態に変換し生成
されたピン情報をテストメモリへ一時記憶する。すなわ
ち、パターンの吸い上げを行う。ステップ13で、変換手
段により、LSIテスタの全チャネルを入力のドライバモ
ードに変換し、さらに前記テストメモリ内の3値ピン情
報をドライブパターンに変換する。ここでドライブパタ
ーンとはLを0に、Hを1に変換してできるパターンで
ある。ステップ13の時点ではZは変更されない。前記変
換手段はZパターンの処理を含み、次のステップ14で、
Zパターンの処理を行う。すなわち、前記ドライブパタ
ーンを用いて対応するピンを強制的に駆動し、Zに対応
するピンの出力レベルをステップ140で調べる。この出
力レベルは前記ドライブパターンを印加しても通常は、
Zに対応する中間レベルとなるが、一時的なバスファイ
トによりZになっていた可能性もあるので、FAILする場
合もある。そこで、ステップ140で、前記ドライブパタ
ーンの印加に対しても同様にZが出力されたならばPASS
したとし、ステップ142に移る。ステップ142では、Zに
対応するピンの中間レベルがHからL、あるいはLから
Hへの遷移時期にストローブしたことによって生じたも
のかどうかのチェックを行う。そのために、ストローブ
する時刻を前後に移動させて信号レベルをチェックす
る。そして、ステップ143に移り、前記ストローブの移
動により、状態がZからHあるいはZからLに変化すれ
ば、ステップ144に移り、ZをXに変更する。ここでX
は、信号の遷移時期にあることを示す信号である。Xの
ときには、コンパレータをOFFし、Xピンをマスクして
検査の対象からはずし、ステップ15に移る。また、ステ
ップ143で、ストローブの移動によってもZはZのまま
であったならば、そのピンはZ(ハイインピーダンス)
ピンと決定され、Zのままで、ステップ15に移る。ま
た、先のステップ140において、前記ドライブパターン
の印加によってもし、FAILするようであれば、Zを1ま
たは0の入力パターンに変更し、ステップ15に移る。従
って、ステップ15の前までの変換手段では、XピンとZ
ピンを除く全てのピンを入力ピンとする“1"と“0"のド
ライブパターンが得られる。
コンパレータモードにし、ステップ11で良品の被試験デ
バイスを実際の装置上で実動作させる。そして、一時記
憶手段により、各ピンの信号レベルLSIテスタ内のコン
パレータを介してH、L、Zの3値の状態に変換し生成
されたピン情報をテストメモリへ一時記憶する。すなわ
ち、パターンの吸い上げを行う。ステップ13で、変換手
段により、LSIテスタの全チャネルを入力のドライバモ
ードに変換し、さらに前記テストメモリ内の3値ピン情
報をドライブパターンに変換する。ここでドライブパタ
ーンとはLを0に、Hを1に変換してできるパターンで
ある。ステップ13の時点ではZは変更されない。前記変
換手段はZパターンの処理を含み、次のステップ14で、
Zパターンの処理を行う。すなわち、前記ドライブパタ
ーンを用いて対応するピンを強制的に駆動し、Zに対応
するピンの出力レベルをステップ140で調べる。この出
力レベルは前記ドライブパターンを印加しても通常は、
Zに対応する中間レベルとなるが、一時的なバスファイ
トによりZになっていた可能性もあるので、FAILする場
合もある。そこで、ステップ140で、前記ドライブパタ
ーンの印加に対しても同様にZが出力されたならばPASS
したとし、ステップ142に移る。ステップ142では、Zに
対応するピンの中間レベルがHからL、あるいはLから
Hへの遷移時期にストローブしたことによって生じたも
のかどうかのチェックを行う。そのために、ストローブ
する時刻を前後に移動させて信号レベルをチェックす
る。そして、ステップ143に移り、前記ストローブの移
動により、状態がZからHあるいはZからLに変化すれ
ば、ステップ144に移り、ZをXに変更する。ここでX
は、信号の遷移時期にあることを示す信号である。Xの
ときには、コンパレータをOFFし、Xピンをマスクして
検査の対象からはずし、ステップ15に移る。また、ステ
ップ143で、ストローブの移動によってもZはZのまま
であったならば、そのピンはZ(ハイインピーダンス)
ピンと決定され、Zのままで、ステップ15に移る。ま
た、先のステップ140において、前記ドライブパターン
の印加によってもし、FAILするようであれば、Zを1ま
たは0の入力パターンに変更し、ステップ15に移る。従
って、ステップ15の前までの変換手段では、XピンとZ
ピンを除く全てのピンを入力ピンとする“1"と“0"のド
ライブパターンが得られる。
次に、前記変換手段により得られた前記ドライブパタ
ーンを用いて、切換え手段により、少なくとも1ピン毎
にテスタ上の入力ドライバを切り離し、出力コンパレー
タを再接続する。本動作フローでは、1チャネルずつド
ライバをコンパレータに変更するものとして、ステップ
15でこの切換えが実行される。切り換え後、ステップ17
と170の判断接続手段により、前記出力コンパレータか
ら得られるHまたはLのピン情報と期待値とを比較し、
もし一致すれば、確かにデバイスからの出力信号である
ことを示すので、出力モードのままにする。また、もし
不一致であれば、ステップ170で、出力コンパレータを
ドライバに戻し、入力モードにする。そして、ステップ
18でENDの判定を行い、ENDでなければ、繰り返し手段に
より、ステップ19を介してステップ15に戻り、デバイス
の各ピンが正しい入出力状態に割り当てられるまで、切
換動作(ステップ15)、比較動作(ステップ16)および
判断接続動作(ステップ17,170)を繰り返す。前記繰り
返しにより、全チャネルおよびテストメモリ内の全アド
レスの調査が終了すれば、ステップ18からステップ200
に移り、ここで、テストパターン記憶手段により、入出
力ピンの識別情報を含むテストパターンをファイル化
し、終了する。
ーンを用いて、切換え手段により、少なくとも1ピン毎
にテスタ上の入力ドライバを切り離し、出力コンパレー
タを再接続する。本動作フローでは、1チャネルずつド
ライバをコンパレータに変更するものとして、ステップ
15でこの切換えが実行される。切り換え後、ステップ17
と170の判断接続手段により、前記出力コンパレータか
ら得られるHまたはLのピン情報と期待値とを比較し、
もし一致すれば、確かにデバイスからの出力信号である
ことを示すので、出力モードのままにする。また、もし
不一致であれば、ステップ170で、出力コンパレータを
ドライバに戻し、入力モードにする。そして、ステップ
18でENDの判定を行い、ENDでなければ、繰り返し手段に
より、ステップ19を介してステップ15に戻り、デバイス
の各ピンが正しい入出力状態に割り当てられるまで、切
換動作(ステップ15)、比較動作(ステップ16)および
判断接続動作(ステップ17,170)を繰り返す。前記繰り
返しにより、全チャネルおよびテストメモリ内の全アド
レスの調査が終了すれば、ステップ18からステップ200
に移り、ここで、テストパターン記憶手段により、入出
力ピンの識別情報を含むテストパターンをファイル化
し、終了する。
本発明では、実際に装置上で動作している良品デバイ
スからの信号を吸い上げ、H,L,Zの3値の状態のパター
ンを用いて、1ピンづつ出力モードにし、それ以外は前
記パターンを入力用のドライブパターンとして再度デバ
イスに与え、出力モードにしたことが正しいかどうかを
テスタ上で調べることにより、ピン識別情報を含むテス
トパターンを自動作成している。
スからの信号を吸い上げ、H,L,Zの3値の状態のパター
ンを用いて、1ピンづつ出力モードにし、それ以外は前
記パターンを入力用のドライブパターンとして再度デバ
イスに与え、出力モードにしたことが正しいかどうかを
テスタ上で調べることにより、ピン識別情報を含むテス
トパターンを自動作成している。
第1図の本発明の動作フローを第2図の吸い上げデー
タの変換過程略図を用いてさらに詳細に説明する。
タの変換過程略図を用いてさらに詳細に説明する。
本動作フローではドライバを接続する場合はその論理
に従い“0"または“1"と書き、コンパレータを接続する
場合は、その期待値のHighレベル、Lowレベル及びハイ
インピーダンス(中間レベル)によりそれぞれ“H",
“L",“Z"と記する。
に従い“0"または“1"と書き、コンパレータを接続する
場合は、その期待値のHighレベル、Lowレベル及びハイ
インピーダンス(中間レベル)によりそれぞれ“H",
“L",“Z"と記する。
(i)ステップ10,11及び12で、まずピンエレクトロニ
クス回路32内のドライバ322をリレー回路321のOFFによ
り切り離し、デバイス30の全ピンにバッファ326を介し
てコンパレータ327,328を接続して、動作しているデバ
イス30より、パターンの吸い上げを行う。このパターン
の各ピン情報は第2図の20に示されるようなH,L,Zの3
値である。
クス回路32内のドライバ322をリレー回路321のOFFによ
り切り離し、デバイス30の全ピンにバッファ326を介し
てコンパレータ327,328を接続して、動作しているデバ
イス30より、パターンの吸い上げを行う。このパターン
の各ピン情報は第2図の20に示されるようなH,L,Zの3
値である。
(ii)次にステップ13でテストメモリ内の3値ピン情報
をドライブパターンに無条件に変更する。ここで、ドラ
イブパターンとは、第2図の21に示されるように、H/L
を1/0に変換したものである。
をドライブパターンに無条件に変更する。ここで、ドラ
イブパターンとは、第2図の21に示されるように、H/L
を1/0に変換したものである。
(iii)次にステップ14でZパターンの処理を行う。21
のドライブパターンを用いて、デバイス30を駆動する。
このとき、Zはそのままにしておく。そのため、出力期
待値はZのみであるから、このドライブパターンは通常
PASSするはずである。しかし、一時的にバスファイトが
起っている可能性がある。そこで、Zが0または1に変
化すれば、H/L→1/0の変換により入力モードにする。ま
たPASSすれば、ストローブを移動させる。もし、ZがH
またはLとなれば、対応するピン情報は入出力遷移時の
情報となる。この場合は入出力遷移時のZパターンをOF
Fモードにしてコンパレータをマスクする。あるいは、
Zとなっているパターンの前後の状態(0/1)に合わせ
てもよい。
のドライブパターンを用いて、デバイス30を駆動する。
このとき、Zはそのままにしておく。そのため、出力期
待値はZのみであるから、このドライブパターンは通常
PASSするはずである。しかし、一時的にバスファイトが
起っている可能性がある。そこで、Zが0または1に変
化すれば、H/L→1/0の変換により入力モードにする。ま
たPASSすれば、ストローブを移動させる。もし、ZがH
またはLとなれば、対応するピン情報は入出力遷移時の
情報となる。この場合は入出力遷移時のZパターンをOF
Fモードにしてコンパレータをマスクする。あるいは、
Zとなっているパターンの前後の状態(0/1)に合わせ
てもよい。
(iv)次に、ステップ15,16,17でそれまでで得られたド
ライブパターンを第2図の22に示されるように1ビット
ずつコンパレータへ戻していく。第2図の22では、1チ
ャネル目が0からLに戻されている。この場合、1チャ
ネル目のみ出力モードとなる。このドライブパターンで
もしPASSすれば1チャネル目はデバイスが確かに出力し
ている出力信号を受信していることを示すので、出力モ
ードとみなせる。FAILならドライブすべきものであり、
もとの0/1に戻せばよい。
ライブパターンを第2図の22に示されるように1ビット
ずつコンパレータへ戻していく。第2図の22では、1チ
ャネル目が0からLに戻されている。この場合、1チャ
ネル目のみ出力モードとなる。このドライブパターンで
もしPASSすれば1チャネル目はデバイスが確かに出力し
ている出力信号を受信していることを示すので、出力モ
ードとみなせる。FAILならドライブすべきものであり、
もとの0/1に戻せばよい。
(v)上記手順を指定されたチャネルの指定されたアド
レス範囲内で繰り返し実行すれば、第2図の23に示され
るような、所望のテストパターンが得られるので、これ
をファイル化する。このテストパターンは明らかに入出
力ピンの識別情報を含むテストパターンであり、デバイ
ス30と同じ構造の他の被試験デバイスに対してテスタ上
で電気特性試験を実施するときに利用される。
レス範囲内で繰り返し実行すれば、第2図の23に示され
るような、所望のテストパターンが得られるので、これ
をファイル化する。このテストパターンは明らかに入出
力ピンの識別情報を含むテストパターンであり、デバイ
ス30と同じ構造の他の被試験デバイスに対してテスタ上
で電気特性試験を実施するときに利用される。
第3図は本発明の構成図で、テストパターンの吸い上
げ及び自動変換装置である。
げ及び自動変換装置である。
30は良品の被試験デバイス(DUT)のマイコンであ
り、実際の計算機内の基板302上に設置され実動作して
いる。すなわち、デバイスがCPUであれば、計算機内の
主記憶から命令をフェッチし命令解読し、演算命令に対
しては内部のALUで演算を実行する。主記憶参照命令で
あれば、主記憶にアドレスを与え主記憶内のデータを読
んだりあるいはデータを書込む。従って、デバイス30の
入力ピンには入力信号が印加され、出力ピンからは出力
信号が出力される。3はLSIテスタである。31は被試験
デバイスに入力する入力パターンと前記被試験デバイス
から出力されるであろう出力期待パターンを記憶するテ
ストメモリであるが、本発明では、テストパターンを自
動作成する過程に生ずるドライブパターンを一時的に格
納するメモリとしても利用される。32は被試験デバイス
の入力ピンに対してドライバを介して適当なレベルの入
力信号を駆動し、出力ピンに対して出力信号と期待値の
レベル比較を行うピンエレクトロニクス回路、33は本発
明のテストパターン自動作成用プログラムおよび検査時
のテストプログラムが格納される制御プログラム格納メ
モリ、34は本発明のテストパターン自動作成用プログラ
ムおよびテストプログラムに従って、テストメモリ31と
ピンエレクトロニクス回路32を制御する制御部である。
り、実際の計算機内の基板302上に設置され実動作して
いる。すなわち、デバイスがCPUであれば、計算機内の
主記憶から命令をフェッチし命令解読し、演算命令に対
しては内部のALUで演算を実行する。主記憶参照命令で
あれば、主記憶にアドレスを与え主記憶内のデータを読
んだりあるいはデータを書込む。従って、デバイス30の
入力ピンには入力信号が印加され、出力ピンからは出力
信号が出力される。3はLSIテスタである。31は被試験
デバイスに入力する入力パターンと前記被試験デバイス
から出力されるであろう出力期待パターンを記憶するテ
ストメモリであるが、本発明では、テストパターンを自
動作成する過程に生ずるドライブパターンを一時的に格
納するメモリとしても利用される。32は被試験デバイス
の入力ピンに対してドライバを介して適当なレベルの入
力信号を駆動し、出力ピンに対して出力信号と期待値の
レベル比較を行うピンエレクトロニクス回路、33は本発
明のテストパターン自動作成用プログラムおよび検査時
のテストプログラムが格納される制御プログラム格納メ
モリ、34は本発明のテストパターン自動作成用プログラ
ムおよびテストプログラムに従って、テストメモリ31と
ピンエレクトロニクス回路32を制御する制御部である。
本発明では、良品の被試験デバイス30を実際の装置上
で実動作させ、各ピンに接続される信号線301を介して
各ピンの信号レベルをピンエレクトロニクス回路32内の
コンパレータを介してH,L,Zの3値の状態に変換し生成
されたピン情報を一時テストメモリ31に記憶する。すな
わち全ピンのピン情報の吸い上げをまず行う。
で実動作させ、各ピンに接続される信号線301を介して
各ピンの信号レベルをピンエレクトロニクス回路32内の
コンパレータを介してH,L,Zの3値の状態に変換し生成
されたピン情報を一時テストメモリ31に記憶する。すな
わち全ピンのピン情報の吸い上げをまず行う。
第4図は、本発明において利用されるLSIテスタ3内
のピンエレクトロニクス回路32の構成図である。
のピンエレクトロニクス回路32の構成図である。
ピンエレクトロニクス回路32の入出力端子はチャネル
と呼ばれ、被試験デバイス30の各ピンは、対応する各チ
ャネルに信号線301によって接続される。従って、チャ
ネルを介して被試験デバイス30のピン情報を吸い上げる
ことが可能であり、さらにチャネルを介して試験デバイ
スにピン情報を与えることが可能となる。
と呼ばれ、被試験デバイス30の各ピンは、対応する各チ
ャネルに信号線301によって接続される。従って、チャ
ネルを介して被試験デバイス30のピン情報を吸い上げる
ことが可能であり、さらにチャネルを介して試験デバイ
スにピン情報を与えることが可能となる。
322は入力用のドライバで、テスタのドライブ回路はH
igh(H)側及びLow(L)側のそれぞれの電圧値をプロ
グラムで制御でき、さらに、入力電圧を変化させること
も可能である。321はリレー回路である。対応するチャ
ネルをドライバ322で駆動する場合のみリレー回路321が
ON状態となる。また、326はバッファであり、チャネル
を介して外部から入力される入力信号を受ける。各チャ
ネルは対応するバッファ326の入力に直接接続される
が、ドライバ322にはリレー回路321を介して接続され
る。そのため、各チャネルはリレー回路321がONのとき
のみ外部に信号を与えることになる。テストメモリ31内
の入力パターンはドライブパターンとしてドライブパタ
ーンレジスタ324にセットされ、クロック選択回路325で
選択されたクロックタイミングに同期して、ドライブパ
ターンレジスタ324内の論理内容に対応する波形が波形
合成回路323で形成される。形成された波形がドライバ3
22に入力され、適当な電圧値でドライバ322から出力さ
れる。
igh(H)側及びLow(L)側のそれぞれの電圧値をプロ
グラムで制御でき、さらに、入力電圧を変化させること
も可能である。321はリレー回路である。対応するチャ
ネルをドライバ322で駆動する場合のみリレー回路321が
ON状態となる。また、326はバッファであり、チャネル
を介して外部から入力される入力信号を受ける。各チャ
ネルは対応するバッファ326の入力に直接接続される
が、ドライバ322にはリレー回路321を介して接続され
る。そのため、各チャネルはリレー回路321がONのとき
のみ外部に信号を与えることになる。テストメモリ31内
の入力パターンはドライブパターンとしてドライブパタ
ーンレジスタ324にセットされ、クロック選択回路325で
選択されたクロックタイミングに同期して、ドライブパ
ターンレジスタ324内の論理内容に対応する波形が波形
合成回路323で形成される。形成された波形がドライバ3
22に入力され、適当な電圧値でドライバ322から出力さ
れる。
一方、外部から入力された信号はバッファ326を介し
てHigh側コンパレータ327およびLow側コンパレータ328
に与えられ、それぞれ参照電圧VOHおよび参照電圧VOLと
比較される。コンパレータ327、328は共にアナログコン
パレータである。各コンパレータ327、328の出力は一致
または不一致に対応する論理信号となり、パターン比較
器329に与えられる。また、テストメモリ31から出力さ
れる出力期待パターンは比較パターンレジスタ3210にセ
ットされ、その内容がパターン比較回路329に与えられ
る。パターン比較回路329は排他的論理和構成されるデ
ジタルコンパレータであり、不一致であれば、FAIL信号
が出される。また、コンパレータイネーブル信号がディ
スイネーブルのときにはデジタルコンパレータによる比
較は行なわれない。
てHigh側コンパレータ327およびLow側コンパレータ328
に与えられ、それぞれ参照電圧VOHおよび参照電圧VOLと
比較される。コンパレータ327、328は共にアナログコン
パレータである。各コンパレータ327、328の出力は一致
または不一致に対応する論理信号となり、パターン比較
器329に与えられる。また、テストメモリ31から出力さ
れる出力期待パターンは比較パターンレジスタ3210にセ
ットされ、その内容がパターン比較回路329に与えられ
る。パターン比較回路329は排他的論理和構成されるデ
ジタルコンパレータであり、不一致であれば、FAIL信号
が出される。また、コンパレータイネーブル信号がディ
スイネーブルのときにはデジタルコンパレータによる比
較は行なわれない。
以上説明したテストパターンの吸い上げ及び自動変換
装置において、本発明のテストパターン自動作成方式に
従うプログラムは制御プログラム格納メモリ33に格納さ
れ、第1図に示される動作フローに従って、制御部34を
介してピンエレクトロニクス回路32およびテストメモリ
31を制御する。
装置において、本発明のテストパターン自動作成方式に
従うプログラムは制御プログラム格納メモリ33に格納さ
れ、第1図に示される動作フローに従って、制御部34を
介してピンエレクトロニクス回路32およびテストメモリ
31を制御する。
次に本発明で自動作成されたテストパターンの利用法
について説明する。
について説明する。
本アルゴリズムで作成したテストパターンは実デバイ
スの動作のコピーであり基本的にファンクションテスト
を意図していない。
スの動作のコピーであり基本的にファンクションテスト
を意図していない。
素子の電気的特性のうちViL,ViH,VOL,VOH等のDC的特
性の調査及びディレイ、セットアップ等のAC的特性の調
査を目的とする。
性の調査及びディレイ、セットアップ等のAC的特性の調
査を目的とする。
一例としてViL,ViH特性の測定法について概略を記
す。
す。
本方式により得られたテストパターンを用いてLSIテ
スタにて試験を行うが、テスタのドライブ回路はHigh側
及びLow側の電圧値をプログラム制御できるようになっ
ている。
スタにて試験を行うが、テスタのドライブ回路はHigh側
及びLow側の電圧値をプログラム制御できるようになっ
ている。
得られたパターンにおいて入力電圧を変化させて行く
とコンパレータパターン(期待値)と一致する電圧値と
不一致となる電圧値の境界値が求められる。これがViH
またはViLとなる。
とコンパレータパターン(期待値)と一致する電圧値と
不一致となる電圧値の境界値が求められる。これがViH
またはViLとなる。
同様にコンパレータの基準電圧の境界値を求めればそ
れがVOH及びVOLとなる。
れがVOH及びVOLとなる。
以上説明したように本発明によれば、ピン識別情報を
実動作しているデバイスの信号の吸い上げから得られた
パターンから自動的に得られるので、いかなる複雑な動
作を行う高機能なLSIのデバイスに対しても容易にテス
トパターンが自動作成できるようになる。
実動作しているデバイスの信号の吸い上げから得られた
パターンから自動的に得られるので、いかなる複雑な動
作を行う高機能なLSIのデバイスに対しても容易にテス
トパターンが自動作成できるようになる。
第1図は、自動パターン修正プログラムフロー、 第2図は、吸い上げデータの変換過程略図、 第3図はテストパターンの吸い上げ及び自動変換装置ブ
ロック図、 第4図は、本発明において利用されるLSIテスタ内のピ
ンエレクトロニクス回路の構成図、 第5図は、一般に用いられるテスタ構成図である。 H,L,Z……ピン情報、 3……LSIテスタ、 10……全チャネルのドライバOFFコンパレータON、 11……DUT RUN、 12……パターンの吸い上げ、 13……全チャネルのドライバをONとする、 14、140……PASS?、 14、141……Z→0or1へ変更、 14、142……ストローブを前後させて信号レベルをチェ
ック、 14、143……状態が変化?、 14、144……Z→Xへ変更、 15……1chずつドライバをコンパレータに変更、 16……DUT RUN、 17……PASS?、 18……END?、 19……NEXTビット、 170……ドライバに戻す、 200……ファイル化、 201……終了、 30……被試験デバイス、 31……テストメモリ、 32……ピンエレクトロニクス回路、 33……制御プログラム格納メモリ、 34……制御部、 302……基板、 327,328……コンパレータ.
ロック図、 第4図は、本発明において利用されるLSIテスタ内のピ
ンエレクトロニクス回路の構成図、 第5図は、一般に用いられるテスタ構成図である。 H,L,Z……ピン情報、 3……LSIテスタ、 10……全チャネルのドライバOFFコンパレータON、 11……DUT RUN、 12……パターンの吸い上げ、 13……全チャネルのドライバをONとする、 14、140……PASS?、 14、141……Z→0or1へ変更、 14、142……ストローブを前後させて信号レベルをチェ
ック、 14、143……状態が変化?、 14、144……Z→Xへ変更、 15……1chずつドライバをコンパレータに変更、 16……DUT RUN、 17……PASS?、 18……END?、 19……NEXTビット、 170……ドライバに戻す、 200……ファイル化、 201……終了、 30……被試験デバイス、 31……テストメモリ、 32……ピンエレクトロニクス回路、 33……制御プログラム格納メモリ、 34……制御部、 302……基板、 327,328……コンパレータ.
Claims (1)
- 【請求項1】実デバイスからの信号の吸い上げを行い、
テストパターンデータを作成する集積回路の試験プログ
ラム作成方法において、 被試験デバイスを装置上で動作させ、各ピンの信号レベ
ルをアナログコンパレータ(以下コンパレータと言う)
を介して、Highレベル、Lowレベル、中間レベルの3値
の状態に変換し、そのピン情報をテストメモリへ一時記
憶する一時記憶手段(10、11、12)と、 前記Highレベルのピンには入力ドライバの論理値“1"を
割り当て、前記Lowレベルのピンには入力ドライバの論
理値“0"を割り当てることにより、前記ピン情報を被試
験デバイスへ印加するドライブパターンに変換する変換
手段(13、14)と、 該ドライブパターンが印加される被試験デバイスの少な
くとも1ピン毎に、入力ドライバを切り離し、出力コン
パレータを再接続する切換え手段(15)と、 その時出力コンパレータから得られるピン情報を期待値
と比較する比較手段(16)と、 前記比較手段(16)の一致、不一致により、前記出力コ
ンパレータをそのまま接続すべきか、入力ドライバに切
換えて接続すべきかを判断し切換える判断接続手段(1
7、170)と、 前記比較手段(16)により一致と判断されたピンを出力
ピンとみなし、前記比較手段(16)により不一致と判断
されたピンを入力ピンとみなし、前記被試験デバイスの
各ピンが正しい入出力状態に割り当てられるまで前記切
換え手段(15)、比較手段(16)及び判断接続手段(1
7、170)による各動作を繰り返す繰り返し手段(19)
と、 前記繰り返し手段(19)によって得られる入出力ピンの
識別情報を含む所望のテストパターンを前記テストメモ
リに記憶するテストパターン記憶手段(200)とを備え
ることを特徴とするテストパターン自動作成方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62233711A JP2595263B2 (ja) | 1987-09-19 | 1987-09-19 | テストパターン自動作成方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62233711A JP2595263B2 (ja) | 1987-09-19 | 1987-09-19 | テストパターン自動作成方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6478331A JPS6478331A (en) | 1989-03-23 |
JP2595263B2 true JP2595263B2 (ja) | 1997-04-02 |
Family
ID=16959356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62233711A Expired - Lifetime JP2595263B2 (ja) | 1987-09-19 | 1987-09-19 | テストパターン自動作成方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2595263B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54139350A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Package testing system |
JPS5549761A (en) * | 1978-10-03 | 1980-04-10 | Nec Corp | Logical operation circuit testing unit |
JPS60219570A (ja) * | 1984-04-16 | 1985-11-02 | Nec Corp | パツケ−ジ試験機用ピンアクセス回路 |
-
1987
- 1987-09-19 JP JP62233711A patent/JP2595263B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6478331A (en) | 1989-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4625313A (en) | Method and apparatus for testing electronic equipment | |
US4862067A (en) | Method and apparatus for in-circuit testing of electronic devices | |
US20020062461A1 (en) | Method and system for testing microprocessor based boards in a manufacturing environment | |
JPS6326585A (ja) | Vlsi集積回路の検査回路と検査方法 | |
US4183459A (en) | Tester for microprocessor-based systems | |
EP0120446A2 (en) | Digital equipment tester | |
US5940413A (en) | Method for detecting operational errors in a tester for semiconductor devices | |
JP2595263B2 (ja) | テストパターン自動作成方式 | |
JPH10171677A (ja) | マイクロプロセッサおよびその検査方法 | |
JP4294531B2 (ja) | 論理回路検証・テストシステム | |
EP0296884A2 (en) | Method for in-circuit testing of electronic devices | |
US6490694B1 (en) | Electronic test system for microprocessor based boards | |
JPH0252446A (ja) | 集積回路の試験装置 | |
WO1981000475A1 (en) | Testor for microprocessor-based systems | |
JP3089193B2 (ja) | Ic試験装置 | |
JP2002139551A (ja) | 半導体試験装置 | |
JP3145283B2 (ja) | Ic試験装置のレジスタデータ書込み方式 | |
JP3377371B2 (ja) | Ic試験装置 | |
JP2001147254A (ja) | 半導体集積回路のテスト装置とそのテスト方法 | |
JP3210236B2 (ja) | Ic試験装置のパターン発生装置 | |
JP2905566B2 (ja) | Moslsiの電源電流測定時期検出方法 | |
JP2903443B2 (ja) | Ic試験装置 | |
JPH0389179A (ja) | 故障診断装置 | |
JP2000088922A (ja) | 半導体集積回路検査装置 | |
JPH11295398A (ja) | Ic試験装置のパターン発生装置 |