JP2933004B2 - 半導体メモリ及びその駆動方法 - Google Patents
半導体メモリ及びその駆動方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、強誘電体容量を用いた半導体メモリの構造
に関する。
関し、特に、強誘電体容量を用いた半導体メモリの構造
に関する。
【０００２】
【従来の技術】半導体と強誘電体、例えば、チタン酸ジ
ルコン鉛（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、以下、ＰＺＴと
略称）を用いた容量を組み合わせた、いわゆる強誘電体
メモリは強誘電体の残留分極を利用して“１”、“０”
を記憶する。これが電源を切断しても保持されるため
に、不揮発性メモリとして動作することが知られてい
る。
ルコン鉛（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、以下、ＰＺＴと
略称）を用いた容量を組み合わせた、いわゆる強誘電体
メモリは強誘電体の残留分極を利用して“１”、“０”
を記憶する。これが電源を切断しても保持されるため
に、不揮発性メモリとして動作することが知られてい
る。
【０００３】この強誘電体メモリの基本的な構成とし
て、図３に、その単位セルの一例として、文献（IEEE J
ournal of Solid-State Circuits, vol. 25, No.5, p11
71）に記載の回路構成を示す。
て、図３に、その単位セルの一例として、文献（IEEE J
ournal of Solid-State Circuits, vol. 25, No.5, p11
71）に記載の回路構成を示す。
【０００４】図３を参照して、単位セルは、通常ｎチャ
ネルのＭＯＳＦＥＴからなる２つのセルトランジスタＴ
ｒ０、Ｔｒ１と、２つの強誘電体容量Ｃｆ０、Ｃｆ１を
組み合わせた構成とされている。このセルは、強誘電体
容量Ｃｆ０、セルトランジスタＴｒ０、ビット線ＢＬ、
プレート線ＰＬ、ワード線ＷＬからなるセル０と、強誘
電体容量Ｃｆ１、トランジスタＴｒ１、ビット線ＢＬ、
プレート線ＰＬ、ワード線ＷＬからなるセル１と、を組
み合わせたものと考えることができる。
ネルのＭＯＳＦＥＴからなる２つのセルトランジスタＴ
ｒ０、Ｔｒ１と、２つの強誘電体容量Ｃｆ０、Ｃｆ１を
組み合わせた構成とされている。このセルは、強誘電体
容量Ｃｆ０、セルトランジスタＴｒ０、ビット線ＢＬ、
プレート線ＰＬ、ワード線ＷＬからなるセル０と、強誘
電体容量Ｃｆ１、トランジスタＴｒ１、ビット線ＢＬ、
プレート線ＰＬ、ワード線ＷＬからなるセル１と、を組
み合わせたものと考えることができる。
【０００５】図３に示したセルで用いられる強誘電体容
量Ｃｆ０及びＣｆ１の分極と印加電圧の関係を図４に示
す。これは強誘電体のヒステリシスとして知られている
特性であり、印加電圧を正に振ってから零に落とした場
合、正の残留分極が残り、印加電圧を負に振ってから零
に落とした場合には負の残留分極が残る。このセルにお
いては、ビット線ＢＬ、ＢＬ、プレート線ＰＬ、ワード
線ＷＬに印加する電圧を制御し、Ｔｒ０、Ｔｒ１をオン
オフし、Ｃｆ０、Ｃｆ１に加わる電圧を制御してそれぞ
れの残留分極を制御、或いは読み出す動作を行う。例え
ば、信号“１”の書き込み時にはＣｆ０に負の残留分極
を与え、同時にＣｆ１には正の残留分極を与えるように
する。
量Ｃｆ０及びＣｆ１の分極と印加電圧の関係を図４に示
す。これは強誘電体のヒステリシスとして知られている
特性であり、印加電圧を正に振ってから零に落とした場
合、正の残留分極が残り、印加電圧を負に振ってから零
に落とした場合には負の残留分極が残る。このセルにお
いては、ビット線ＢＬ、ＢＬ、プレート線ＰＬ、ワード
線ＷＬに印加する電圧を制御し、Ｔｒ０、Ｔｒ１をオン
オフし、Ｃｆ０、Ｃｆ１に加わる電圧を制御してそれぞ
れの残留分極を制御、或いは読み出す動作を行う。例え
ば、信号“１”の書き込み時にはＣｆ０に負の残留分極
を与え、同時にＣｆ１には正の残留分極を与えるように
する。
【０００６】逆に、信号“０”の書き込み時には、Ｃｆ
０に正の残留分極を与え、Ｃｆ１には負の残留分極を与
えるようにする。残留分極の正負に応じて、その信号読
み出し線、すなわちビット線ＢＬ及びＢＬに現れる電圧
のレベルが変わり、正の時には電圧が低、負の時には高
となる。従って、“１”、“０”に応じてＢＬ及びＢＬ
に現れる電圧のレベルが変わり、“１”の時には、Ｂ
Ｌ：高、ＢＬ：低となり、“０”の時には、ＢＬ：低、
ＢＬ：高となる。従って、ＢＬとＢＬの電位差の正負を
判別することによって“１”、“０”を判別することが
できる。
０に正の残留分極を与え、Ｃｆ１には負の残留分極を与
えるようにする。残留分極の正負に応じて、その信号読
み出し線、すなわちビット線ＢＬ及びＢＬに現れる電圧
のレベルが変わり、正の時には電圧が低、負の時には高
となる。従って、“１”、“０”に応じてＢＬ及びＢＬ
に現れる電圧のレベルが変わり、“１”の時には、Ｂ
Ｌ：高、ＢＬ：低となり、“０”の時には、ＢＬ：低、
ＢＬ：高となる。従って、ＢＬとＢＬの電位差の正負を
判別することによって“１”、“０”を判別することが
できる。
【０００７】ここで、“１”、“０”の判定をするため
に、ビット線ＢＬ、ＢＬの電位差を見るために、単位セ
ルにおいて２つずつの強誘電体容量、セルトランジスタ
を有している。セルの外部で参照信号レベルを設定し、
これと読み出し時のＢＬの電圧を比べることでＣｆ０の
残留分極の正負の判定を行っても良く、この場合にはＣ
ｆ１、Ｔｒ１、ＢＬは必要が無いために、単位セルの構
成要素が減り、メモリの高密度化には有利である。
に、ビット線ＢＬ、ＢＬの電位差を見るために、単位セ
ルにおいて２つずつの強誘電体容量、セルトランジスタ
を有している。セルの外部で参照信号レベルを設定し、
これと読み出し時のＢＬの電圧を比べることでＣｆ０の
残留分極の正負の判定を行っても良く、この場合にはＣ
ｆ１、Ｔｒ１、ＢＬは必要が無いために、単位セルの構
成要素が減り、メモリの高密度化には有利である。
【０００８】また、メモリセルの外部に予め強誘電体容
量に正負の残留分極を与えた構造（いわゆるダミーセ
ル）を設置しておき、これを用いて参照信号として設定
しても単位セルは同様の構造にすることができる。この
場合、メモリセル複数個に対してダミーセルを１回使用
することができるために、やはり高密度化には有利であ
る。
量に正負の残留分極を与えた構造（いわゆるダミーセ
ル）を設置しておき、これを用いて参照信号として設定
しても単位セルは同様の構造にすることができる。この
場合、メモリセル複数個に対してダミーセルを１回使用
することができるために、やはり高密度化には有利であ
る。
【０００９】しかし、一般に、強誘電体容量には疲労と
いう現象が発生することが知られている。これは、強誘
電体に印加する電圧を正負に変化するサイクルを多く加
えると残留分極の値が小さくなるという性質である。例
えば、ＰＺＴの場合には、１０9回のサイクルでその残
留分極値は元の半分以下になることが知られている。こ
のために、実際は、先に述べた読み出し時のＢＬの電位
は、同じ“１”の場合でも、書き込み、読み出しサイク
ルが増えると変化することになり、外部から参照信号レ
ベルを設定するのが困難である。
いう現象が発生することが知られている。これは、強誘
電体に印加する電圧を正負に変化するサイクルを多く加
えると残留分極の値が小さくなるという性質である。例
えば、ＰＺＴの場合には、１０9回のサイクルでその残
留分極値は元の半分以下になることが知られている。こ
のために、実際は、先に述べた読み出し時のＢＬの電位
は、同じ“１”の場合でも、書き込み、読み出しサイク
ルが増えると変化することになり、外部から参照信号レ
ベルを設定するのが困難である。
【００１０】また、メモリセルの外部にダミーセルを設
置する方式の場合、１個のダミーセルに対応したメモリ
セルのうちの１個が読み出されるたびに、このダミーセ
ルはアクセスされることになる。従って、ダミーセルの
アクセスされる回数がメモリセルのアクセスされる回数
と比べて著しく多くなり、メモリセルの強誘電体容量が
疲労していなくとも、ダミーセルの強誘電体容量が疲労
してその用をなさなくなる。
置する方式の場合、１個のダミーセルに対応したメモリ
セルのうちの１個が読み出されるたびに、このダミーセ
ルはアクセスされることになる。従って、ダミーセルの
アクセスされる回数がメモリセルのアクセスされる回数
と比べて著しく多くなり、メモリセルの強誘電体容量が
疲労していなくとも、ダミーセルの強誘電体容量が疲労
してその用をなさなくなる。
【００１１】図３に示した構造の単位セルを用いたメモ
リにおいては、ビット線ＢＬとＢＬの高低をその差分を
見ることにより判定するため、これらの欠点を有さな
い。従って、強誘電体容量の疲労の影響が出にくいとい
う特徴を有しているために、メモリとして安定した動作
をし、有効である。
リにおいては、ビット線ＢＬとＢＬの高低をその差分を
見ることにより判定するため、これらの欠点を有さな
い。従って、強誘電体容量の疲労の影響が出にくいとい
う特徴を有しているために、メモリとして安定した動作
をし、有効である。
【００１２】図３の回路図の単位セルを実現する構造
を、図７（Ａ）にその平面図、同図中Ｄ−Ｄ′方向の断
面図を図７（Ｂ）、同図中Ｅ−Ｅ′方向の断面図を図７
（Ｃ）に示す。
を、図７（Ａ）にその平面図、同図中Ｄ−Ｄ′方向の断
面図を図７（Ｂ）、同図中Ｅ−Ｅ′方向の断面図を図７
（Ｃ）に示す。
【００１３】図７において、１はワード線（セルトラン
ジスタのゲートで材質はポリシリコン）、３はＰＺＴ、
５は強誘電体上部電極（Ｐｔ）、６はビット線（Ａ
ｌ）、７は局所配線（Ａｌ）、８はシリコンｎ＋層、９
は層間膜ＳｉＯ2、１０はシリコンｐ型層、１１はビッ
ト線（Ａｌ）、１２はプレート線或いは強誘電体容量下
部電極（Ｐｔ／Ｔｉ、すなわち、Ｔｉ上にＰｔを成膜し
た積層構造）である。
ジスタのゲートで材質はポリシリコン）、３はＰＺＴ、
５は強誘電体上部電極（Ｐｔ）、６はビット線（Ａ
ｌ）、７は局所配線（Ａｌ）、８はシリコンｎ＋層、９
は層間膜ＳｉＯ2、１０はシリコンｐ型層、１１はビッ
ト線（Ａｌ）、１２はプレート線或いは強誘電体容量下
部電極（Ｐｔ／Ｔｉ、すなわち、Ｔｉ上にＰｔを成膜し
た積層構造）である。
【００１４】この例においては、強誘電体容量Ｃｆ０、
Ｃｆ１は同一のプレート線１２上に形成されており、そ
れぞれがＴｒ０、Ｔｒ１を介してビット線６、ビット線
１１に接続されている。この構造のセルは強誘電体容量
とセルトランジスタ１個ずつからなるセルが縦に２つ接
続したものと考えることができる。
Ｃｆ１は同一のプレート線１２上に形成されており、そ
れぞれがＴｒ０、Ｔｒ１を介してビット線６、ビット線
１１に接続されている。この構造のセルは強誘電体容量
とセルトランジスタ１個ずつからなるセルが縦に２つ接
続したものと考えることができる。
【００１５】
【発明が解決しようとする課題】図７に示した従来のセ
ルの構造の問題点を以下に述べる。
ルの構造の問題点を以下に述べる。
【００１６】強誘電体容量の残留分極値が大きい方が信
号読み出し時の信号となる電圧も大きくなること等、デ
バイス動作上有利であるのは明らかであるが、残留分極
値は強誘電体容量の面積に比例するため、この面積を大
きく設定する方がデバイス動作上の裕度が大きくなり望
ましい。
号読み出し時の信号となる電圧も大きくなること等、デ
バイス動作上有利であるのは明らかであるが、残留分極
値は強誘電体容量の面積に比例するため、この面積を大
きく設定する方がデバイス動作上の裕度が大きくなり望
ましい。
【００１７】しかしながら、図７に示した従来のセル構
造においては、強誘電体容量が２個必要であるために、
この面積を大きくとることは困難である。従って、強誘
電体容量の面積を小さくせざるをえず、大きな残留分極
を得ることが不可能である。
造においては、強誘電体容量が２個必要であるために、
この面積を大きくとることは困難である。従って、強誘
電体容量の面積を小さくせざるをえず、大きな残留分極
を得ることが不可能である。
【００１８】また、図５、図６にその例を示した様に、
強誘電体容量には、常に正負のパルスを入力して書き込
み、読み出しを行うため、疲労が問題になる。
強誘電体容量には、常に正負のパルスを入力して書き込
み、読み出しを行うため、疲労が問題になる。
【００１９】この対処としては、強誘電体の面積を大き
くして残留分極を大きくすれば同じ程度の動作サイクル
を経た場合でも、疲労後の残留分極を大きくすることが
できるためにその使用可能サイクルは増える。しかし、
図７に示した従来のセル構造では、強誘電体容量の面積
を大きくとることは困難であるため、上記対処は不可能
となる。
くして残留分極を大きくすれば同じ程度の動作サイクル
を経た場合でも、疲労後の残留分極を大きくすることが
できるためにその使用可能サイクルは増える。しかし、
図７に示した従来のセル構造では、強誘電体容量の面積
を大きくとることは困難であるため、上記対処は不可能
となる。
【００２０】本発明は、上記事情に鑑みて為されたもの
であって、その目的は、２個ずつの強誘電体容量、セル
トランジスタを用いたメモリセルにおいて、より大きな
強誘電体面積を得ることのできるセル構造を提供するこ
とにある。
であって、その目的は、２個ずつの強誘電体容量、セル
トランジスタを用いたメモリセルにおいて、より大きな
強誘電体面積を得ることのできるセル構造を提供するこ
とにある。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリは、単位メモリセルが２個の
強誘電体容量と２個のトランジスタからなる半導体メモ
リにおいて、２個の強誘電体容量が積層して形成され、
前記２個の強誘電体に挟まれた電極を前記セルへの制御
電圧入力線として用いているという特徴を有する。
め、本発明の半導体メモリは、単位メモリセルが２個の
強誘電体容量と２個のトランジスタからなる半導体メモ
リにおいて、２個の強誘電体容量が積層して形成され、
前記２個の強誘電体に挟まれた電極を前記セルへの制御
電圧入力線として用いているという特徴を有する。
【００２２】この構造のメモリに対しては従来と全く同
様の駆動方法を適用することができる。前記強誘電体と
しては、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9
等が用いられる。
様の駆動方法を適用することができる。前記強誘電体と
しては、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、ＳｒＢｉ2Ｔａ2Ｏ9
等が用いられる。
【００２３】
【作用】本発明においては、単位セルを構成する２個の
強誘電体容量を積層構造とし、２個に挟まれた中間電極
をプレート線として用いる。これにより、従来例よりも
強誘電体面積を大きくとることができる。
強誘電体容量を積層構造とし、２個に挟まれた中間電極
をプレート線として用いる。これにより、従来例よりも
強誘電体面積を大きくとることができる。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２５】本発明の半導体不揮発性メモリの単位セル
の回路構成は、図３に示した上記従来例と同様である
が、その構造が異なる。
の回路構成は、図３に示した上記従来例と同様である
が、その構造が異なる。
【００２６】本発明の実施の形態の平面図を図１、同図
Ａ−Ａ′方向の断面図を図２（Ａ）、Ｂ−Ｂ′方向の断
面図を図２（Ｂ）、Ｃ−Ｃ′方向の断面図を図２（Ｃ）
に示す。
Ａ−Ａ′方向の断面図を図２（Ａ）、Ｂ−Ｂ′方向の断
面図を図２（Ｂ）、Ｃ−Ｃ′方向の断面図を図２（Ｃ）
に示す。
【００２７】図１及び図２において、１はワード線（セ
ルトランジスタのゲート）、２は強誘電体容量下部電極
（金属電極）、３は強誘電体、４はプレート線或いは中
間電極（金属電極）、５は強誘電体上部電極（金属電
極）、６はビット線（金属電極）、７は局所配線（金
属）、８はシリコンｎ＋層、９は層間絶縁膜、１０はシ
リコンｐ型層、１１はビット線（６と同様の金属）であ
る。
ルトランジスタのゲート）、２は強誘電体容量下部電極
（金属電極）、３は強誘電体、４はプレート線或いは中
間電極（金属電極）、５は強誘電体上部電極（金属電
極）、６はビット線（金属電極）、７は局所配線（金
属）、８はシリコンｎ＋層、９は層間絶縁膜、１０はシ
リコンｐ型層、１１はビット線（６と同様の金属）であ
る。
【００２８】本発明の実施の形態が、図７に示した従来
のセル構造と異なるのは、Ｃｆ０、Ｃｆ１が積層構造と
なっている点である。この場合には積層構造の中間電
極、すなわち、上の強誘電体と下の強誘電体の中間の金
属電極をプレート線、すなわち、Ｃｆ０、Ｃｆ１のセル
トランジスタに接続していない側の電極線として用いて
いる。従って、駆動方法等は従来のメモリと全く同様と
することができる。
のセル構造と異なるのは、Ｃｆ０、Ｃｆ１が積層構造と
なっている点である。この場合には積層構造の中間電
極、すなわち、上の強誘電体と下の強誘電体の中間の金
属電極をプレート線、すなわち、Ｃｆ０、Ｃｆ１のセル
トランジスタに接続していない側の電極線として用いて
いる。従って、駆動方法等は従来のメモリと全く同様と
することができる。
【００２９】
【実施例】上記した本発明の実施の形態を更に詳細に説
明すべく、本発明の実施例を以下に説明する。
明すべく、本発明の実施例を以下に説明する。
【００３０】本実施例は、図１及び図２に示したセル構
造において、ワード線１をポリシリコン、強誘電体容量
下部電極２をＰｔ／Ｔｉの積層構造、強誘電体３をＰＺ
Ｔ、中間電極４をＰｔ、強誘電体容量上部電極５をＰ
ｔ、ビット線６をＡｌ、局所配線７をＡｌ、層間絶縁膜
９をＳｉＯ2、ビット線１１をＡｌとしたものであり、
８はシリコンｎ＋層、１０はシリコンｐ型層である。
造において、ワード線１をポリシリコン、強誘電体容量
下部電極２をＰｔ／Ｔｉの積層構造、強誘電体３をＰＺ
Ｔ、中間電極４をＰｔ、強誘電体容量上部電極５をＰ
ｔ、ビット線６をＡｌ、局所配線７をＡｌ、層間絶縁膜
９をＳｉＯ2、ビット線１１をＡｌとしたものであり、
８はシリコンｎ＋層、１０はシリコンｐ型層である。
【００３１】従って、この構成においては、図３中の、
ワード線ＷＬはポリシリコン、プレート線ＰＬはＰｔ、
ビット線ＢＬ、ＢＬはＡｌを用いて構成される。また、
この構成においては、強誘電体容量Ｃｆ０、Ｃｆ１共に
ＰＺＴを用いて構成され、これが積層され、その上部電
極５及び下部電極２がそれぞれセルトランジスタＴｒ
０、Ｔｒ１に接続され、中間電極がプレート線４となっ
ている。
ワード線ＷＬはポリシリコン、プレート線ＰＬはＰｔ、
ビット線ＢＬ、ＢＬはＡｌを用いて構成される。また、
この構成においては、強誘電体容量Ｃｆ０、Ｃｆ１共に
ＰＺＴを用いて構成され、これが積層され、その上部電
極５及び下部電極２がそれぞれセルトランジスタＴｒ
０、Ｔｒ１に接続され、中間電極がプレート線４となっ
ている。
【００３２】図２（Ｂ）、及び図２（Ｃ）に示す様に、
上部電極５、下部電極２とＴｒ０、Ｔｒ１への接続は、
図７の例と全く同様に、Ａｌの局所配線７を用いて行わ
れる。
上部電極５、下部電極２とＴｒ０、Ｔｒ１への接続は、
図７の例と全く同様に、Ａｌの局所配線７を用いて行わ
れる。
【００３３】この構造の半導体メモリを作製するにあた
っては、強誘電体容量を製造する工程が重要となる。
っては、強誘電体容量を製造する工程が重要となる。
【００３４】特に、その積層構造を形成するためにはＰ
ＺＴ、Ｐｔ、Ｔｉの成膜方法としてはスパッタリング
法、ＣＶＤ法等、良質の強誘電体薄膜を成膜できる方法
が有効な方法であり、これらの材料を順次成膜すること
によりこの構造が形成できる。
ＺＴ、Ｐｔ、Ｔｉの成膜方法としてはスパッタリング
法、ＣＶＤ法等、良質の強誘電体薄膜を成膜できる方法
が有効な方法であり、これらの材料を順次成膜すること
によりこの構造が形成できる。
【００３５】また、その加工にはこれらの微細加工が可
能であるドライエッチング法、例えば反応性イオンエッ
チング、Ａｒ等を用いたイオンミリング等の方法が用い
られる。
能であるドライエッチング法、例えば反応性イオンエッ
チング、Ａｒ等を用いたイオンミリング等の方法が用い
られる。
【００３６】本実施例では、強誘電体としてＰＺＴ、そ
の上部電極、下部電極及び中間電極としてＰｔを用いて
いるが、他の強誘電体、例えばＳｒＢｉ2Ｔａ2Ｏ9等、
或いは他の電極、例えばＲｕ、ＲｕＯ2等を用いること
も可能であり、良好な強誘電体特性、すなわち、読み出
し可能な残留分極値を持った強誘電体と上下部電極の組
み合わせに対して用いることができる。また、ビット
線、ワード線、局所配線等に関しても一般的にＬＳＩに
用いられる他の材料が使用可能であることは勿論であ
る。
の上部電極、下部電極及び中間電極としてＰｔを用いて
いるが、他の強誘電体、例えばＳｒＢｉ2Ｔａ2Ｏ9等、
或いは他の電極、例えばＲｕ、ＲｕＯ2等を用いること
も可能であり、良好な強誘電体特性、すなわち、読み出
し可能な残留分極値を持った強誘電体と上下部電極の組
み合わせに対して用いることができる。また、ビット
線、ワード線、局所配線等に関しても一般的にＬＳＩに
用いられる他の材料が使用可能であることは勿論であ
る。
【００３７】このセルに“１”を書き込む場合の入力パ
ルスを図５に示す。このパルス入力後には、最終的にＣ
ｆ０には、ＰＬ：零、ＢＬ：正、の電圧が印加されるた
め、負の残留分極が、Ｃｆ１にはＰＬ：正、ＢＬ：零、
の電圧が印加されるため、逆に正の残留分極が残る。
ルスを図５に示す。このパルス入力後には、最終的にＣ
ｆ０には、ＰＬ：零、ＢＬ：正、の電圧が印加されるた
め、負の残留分極が、Ｃｆ１にはＰＬ：正、ＢＬ：零、
の電圧が印加されるため、逆に正の残留分極が残る。
【００３８】一方、“０”を書き込む場合には、ビット
線ＢＬとＢＬをこれと逆にしたパルスを入力すれば良
い。
線ＢＬとＢＬをこれと逆にしたパルスを入力すれば良
い。
【００３９】また、図６に“１”を書き込む場合の入力
パルスの別の例を示す。この場合には、図５と異なり、
プレート線ＰＬはＢＬに入力するパルスのＨｉｇｈとＬ
ｏｗの中間電位（Ｖｃ／２）に設定する。従って、実質
的にパルスを入力するのはＢＬだけとなる。このパルス
入力後には、最終的にＣｆ０には、ＰＬ：Ｖｃ／２、Ｂ
Ｌ：Ｖｃ、の電圧が印加されるため、負の残留分極が、
Ｃｆ１には、ＰＬ：Ｖｃ／２、ＢＬ：零、の電圧が印加
されることになり、逆に正の残留分極が残る。この場合
にも前記と同様に、ビット線ＢＬとＢＬを逆にすれば
“０”の書き込みとなる。
パルスの別の例を示す。この場合には、図５と異なり、
プレート線ＰＬはＢＬに入力するパルスのＨｉｇｈとＬ
ｏｗの中間電位（Ｖｃ／２）に設定する。従って、実質
的にパルスを入力するのはＢＬだけとなる。このパルス
入力後には、最終的にＣｆ０には、ＰＬ：Ｖｃ／２、Ｂ
Ｌ：Ｖｃ、の電圧が印加されるため、負の残留分極が、
Ｃｆ１には、ＰＬ：Ｖｃ／２、ＢＬ：零、の電圧が印加
されることになり、逆に正の残留分極が残る。この場合
にも前記と同様に、ビット線ＢＬとＢＬを逆にすれば
“０”の書き込みとなる。
【００４０】本実施例においては、Ｃｆ０及びＣｆ１の
面積は、図７に示した従来例よりも大きくとることがで
きることは明らかであり、特に、強誘電体容量面積のセ
ル面積に対する比を大きくとることができる。このた
め、高集積化に際しても強誘電体容量の面積が損なわれ
ることが低減でき、残留分極値を大きくとることができ
る。
面積は、図７に示した従来例よりも大きくとることがで
きることは明らかであり、特に、強誘電体容量面積のセ
ル面積に対する比を大きくとることができる。このた
め、高集積化に際しても強誘電体容量の面積が損なわれ
ることが低減でき、残留分極値を大きくとることができ
る。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
メモリセルにおいて強誘電体容量の面積を大きくとるこ
とができる。従って、強誘電体容量の残留分極が大き
く、デバイス動作上の裕度が大きく、かつ疲労にも強い
半導体メモリが得られる。
メモリセルにおいて強誘電体容量の面積を大きくとるこ
とができる。従って、強誘電体容量の残留分極が大き
く、デバイス動作上の裕度が大きく、かつ疲労にも強い
半導体メモリが得られる。
【図１】本発明の不揮発性メモリの一実施例の平面図を
示す図である。
示す図である。
【図２】図１に示した本発明の実施例を示す図であり、
（Ａ）はＡ−Ａ′方向の断面図、（Ｂ）はＢ−Ｂ′方向
の断面図、（Ｃ）はＣ−Ｃ′方向の断面図である。
（Ａ）はＡ−Ａ′方向の断面図、（Ｂ）はＢ−Ｂ′方向
の断面図、（Ｃ）はＣ−Ｃ′方向の断面図である。
【図３】強誘電体を用いた不揮発性メモリの単位セルの
回路図である。
回路図である。
【図４】強誘電体のヒステリシス特性を示す図である。
【図５】強誘電体メモリの単位セルに“１”を書き込む
場合の入力パルスの一例を示す図である。
場合の入力パルスの一例を示す図である。
【図６】強誘電体メモリの単位セルに“１”を書き込む
場合の入力パルスの他の一例を示す図である。
場合の入力パルスの他の一例を示す図である。
【図７】（Ａ）は従来の不揮発性メモリの平面図、
（Ｂ）はＤ−Ｄ′方向の断面図、（Ｃ）はＥ−Ｅ′方向
の断面図である。
（Ｂ）はＤ−Ｄ′方向の断面図、（Ｃ）はＥ−Ｅ′方向
の断面図である。
１ ワード線（ポリシリコン） ２ 強誘電体容量下部電極（Ｐｔ／Ｔｉ） ３ 強誘電体（ＰＺＴ） ４ プレート線或いは中間電極（Ｐｔ） ５ 強誘電体上部電極（Ｐｔ） ６ ビット線（Ａｌ） ７ 局所配線（Ａｌ） ８ シリコンｎ＋層 ９ 層間膜（ＳｉＯ2） １０ シリコンｐ型層 １１ ビット線（Ａｌ） １２ プレート線或いは強誘電体容量下部電極（Ｐｔ／
Ｔｉ）
Ｔｉ）
Claims (9)
- 【請求項１】単位メモリセルが２個の強誘電体容量と２
個のトランジスタからなる半導体メモリのメモリセルに
おいて、 ２個の強誘電体容量が積層して形成され、前記２個の強
誘電体容量に挟まれた電極を前記メモリセルへの制御電
圧入力線として用いてなることを特徴とする半導体メモ
リ。 - 【請求項２】単位メモリセルが２個の強誘電体容量と２
個のトランジスタからなり、前記２個の強誘電体容量が
積層して形成され、前記２個の強誘電体容量に挟まれた
電極を前記メモリセルへの制御電圧入力線として用いて
なる半導体メモリの駆動方法において、 前記制御電圧入力線に第１のパルスを入力し、つづい
て、上部電極と下部電極のうちの一方の電極に、０又は
１書込みに対応した電圧の第２のパルスを加えることに
より、メモリセルに２値情報を書き込むことを特徴とす
る半導体メモリの動作方法。 - 【請求項３】単位メモリセルが２個の強誘電体容量と２
個のトランジスタからなり、前記２個の強誘電体容量が
積層して形成され、前記２個の強誘電体容量に挟まれた
電極を前記メモリセルへの制御電圧入力線として用いて
なる半導体メモリの駆動方法において、 前記上部電極と下部電極の一方にパルスを入力し、前記
制御電圧入力線を前記パルスの高電位と低電位の中間の
電位に設定することによりメモリセルに２値情報を書き
込むことを特徴とする半導体メモリの動作方法。 - 【請求項４】前記強誘電体がＰｂ（ＺｒxＴｉ1-x）Ｏ3
であることを特徴とする請求項１記載の半導体メモリ。 - 【請求項５】前記強誘電体がＳｒＢｉ2Ｔａ2Ｏ9である
ことを特徴とする請求項１記載の半導体メモリ。 - 【請求項６】強誘電体容量の一方の電極がMOSトランジ
スタのソース部に接続され、前記トランジスタのドレイ
ン部がビット線に接続され、前記トランジスタのゲート
がワード線に接続され、前記容量の他方の電極がプレー
ト線に接続された構造が、単位メモリセルに、２組設け
られている半導体メモリのメモリセルにおいて、２個の強誘電体容量が積層して形成され、前記積層され
た２個の強誘電体容量は、上部電極、上部強誘電体層、
中間電極、下部強誘電体層、下部電極からなり 、前記中
間電極を前記プレート線として用いている、ことを特徴
とする半導体メモリ。 - 【請求項７】強誘電体容量の一方の電極がMOSトランジ
スタのソース部に接続され、前記トランジスタのドレイ
ン部がビット線に接続され、前記トランジスタのゲート
がワード線に接続され、前記容量の他方の電極がプレー
ト線に接続された構造が、単位メモリセルに、２組設け
られている半導体メモリのメモリセルにおいて、２個の
強誘電体容量が積層して形成され、前記積層された２個
の強誘電体容量は、上部電極、上部強誘電体層、中間電
極、下部強誘電体層、下部電極からなり、前記中間電極
を前記プレート線として用いている半導体メモリの動作
方法であって、前記プレート線に第１のパルスを入力し、つづいて、 上
部電極と下部電極のうちの一方の電極に、０又は１書込
みに対応した電圧の第２のパルスを加えることによりメ
モリセルに２値情報を書き込むことを特徴とする半導体
メモリの動作方法。 - 【請求項８】強誘電体容量の一方の電極がMOSトランジ
スタのソース部に接続され、前記トランジスタのドレイ
ン部がビット線に接続され、前記トランジスタのゲート
がワード線に接続され、前記容量の他方の電極がプレー
ト線に接続された構造が、単位メモリセルに、２組設け
られている半導体メモリのメモリセルにおいて、２個の
強誘電体容量が積層して形成され、前記積層された２個
の強誘電体容量は、上部電極、上部強誘電体層、中間電
極、下部強誘電体層、下部電極からなり、前記 中間電極
を前記プレート線として用いている半導体メモリの動作
方法であって、前記上部電極もしくは前記下部電極の一方にパルスを入
力し、前記プレート線を前記パルスの高電位と低電位の
中間の電圧に設定することによりメモリセルに２値情報
を書き込むことを特徴とする半導体メモリの動作方法 。 - 【請求項９】前記上部強誘電体層、下部強誘電体層の少
なくとも一方が、Ｐｂ（Ｚｒ x Ｔｉ 1-x ）Ｏ 3 、又は、Ｓ
ｒＢｉ 2 Ｔａ 2 Ｏ 9 あることを特徴とする請求項１記載の
半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110073A JP2933004B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体メモリ及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110073A JP2933004B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体メモリ及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09275192A JPH09275192A (ja) | 1997-10-21 |
| JP2933004B2 true JP2933004B2 (ja) | 1999-08-09 |
Family
ID=14526365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8110073A Expired - Fee Related JP2933004B2 (ja) | 1996-04-05 | 1996-04-05 | 半導体メモリ及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933004B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002217381A (ja) | 2000-11-20 | 2002-08-02 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP6201539B2 (ja) * | 2013-09-03 | 2017-09-27 | 富士通セミコンダクター株式会社 | メモリ |
-
1996
- 1996-04-05 JP JP8110073A patent/JP2933004B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09275192A (ja) | 1997-10-21 |
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