JPH10302459A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10302459A JPH10302459A JP11116897A JP11116897A JPH10302459A JP H10302459 A JPH10302459 A JP H10302459A JP 11116897 A JP11116897 A JP 11116897A JP 11116897 A JP11116897 A JP 11116897A JP H10302459 A JPH10302459 A JP H10302459A
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- word line
- semiconductor memory
- memory cell
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 高速かつ選択的にデータを複写できる半導体
記憶装置を提供する。 【解決手段】 センスアンプ群１、２、３は、それぞれ
センスアンプ駆動回路５から受けるセンスアンプ駆動信
号（φＲ、／φＲ）、（φＧ、／φＧ）、（φＢ、／φ
Ｂ）に基づき活性化する。行デコーダ１１におけるワー
ド線選択のタイミングと、これらのセンスアンプ駆動信
号の変化とに基づき、半導体記憶装置１００は、ワード
線ＷＬｉに接続されるメモリセル６の一部のデータを、
高速かつ選択的に、他のメモリセル６に複写する。
記憶装置を提供する。 【解決手段】 センスアンプ群１、２、３は、それぞれ
センスアンプ駆動回路５から受けるセンスアンプ駆動信
号（φＲ、／φＲ）、（φＧ、／φＧ）、（φＢ、／φ
Ｂ）に基づき活性化する。行デコーダ１１におけるワー
ド線選択のタイミングと、これらのセンスアンプ駆動信
号の変化とに基づき、半導体記憶装置１００は、ワード
線ＷＬｉに接続されるメモリセル６の一部のデータを、
高速かつ選択的に、他のメモリセル６に複写する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、高速かつ選択的にデータを複写することが
可能な半導体記憶装置に関するものである。
関し、特に、高速かつ選択的にデータを複写することが
可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、画像処理用、特に３次元グラフィ
ック処理用の半導体記憶装置においては、格納された膨
大な画素データをいかに高速に書換えるかが課題とされ
ている。
ック処理用の半導体記憶装置においては、格納された膨
大な画素データをいかに高速に書換えるかが課題とされ
ている。
【０００３】この課題を解決するための１つの方法とし
て、高速なデータの書換えを可能とする「半導体記憶装
置の書込み方法」が開示されている（特開平１−１１６
９９０号）。
て、高速なデータの書換えを可能とする「半導体記憶装
置の書込み方法」が開示されている（特開平１−１１６
９９０号）。
【０００４】以下、参考のため、従来の半導体記憶装
置、およびこの「半導体記憶装置の書込み方法」（特開
平１−１１６９９０号）について簡単に説明する。
置、およびこの「半導体記憶装置の書込み方法」（特開
平１−１１６９９０号）について簡単に説明する。
【０００５】図７は、従来の半導体記憶装置２００の基
本構成の一例を示すブロック図であり、図８は、従来の
半導体記憶装置２００のセンスアンプＳＡ０を中心とす
る構成の一例を示す図である。図７〜図８を参照して、
半導体記憶装置２００は、メモリセルアレイ１０、行デ
コーダ１１、列デコーダ１２、センスアンプ群１３、お
よびセンスアンプ駆動回路１５を含む。
本構成の一例を示すブロック図であり、図８は、従来の
半導体記憶装置２００のセンスアンプＳＡ０を中心とす
る構成の一例を示す図である。図７〜図８を参照して、
半導体記憶装置２００は、メモリセルアレイ１０、行デ
コーダ１１、列デコーダ１２、センスアンプ群１３、お
よびセンスアンプ駆動回路１５を含む。
【０００６】メモリセルアレイ１０は、行デコーダ１
１、列デコーダ１２、センスアンプ群１３に接続されて
いる。センスアンプ群１３は、センスアンプ駆動回路１
５と接続されている。
１、列デコーダ１２、センスアンプ群１３に接続されて
いる。センスアンプ群１３は、センスアンプ駆動回路１
５と接続されている。
【０００７】メモリセルアレイ１０は、行方向および列
方向に配列された複数のメモリセル６を含む。メモリセ
ル６は、トランジスタ６１、およびキャパシタ６２から
構成される。各メモリセル６は、行方向にワード線ＷＬ
ｉ（ｉ＝０、１、…）で接続され、列方向にビット線対
ＢＬｉ、／ＢＬｉ（ｉ＝０、１、…、ｎ）で接続され
る。
方向に配列された複数のメモリセル６を含む。メモリセ
ル６は、トランジスタ６１、およびキャパシタ６２から
構成される。各メモリセル６は、行方向にワード線ＷＬ
ｉ（ｉ＝０、１、…）で接続され、列方向にビット線対
ＢＬｉ、／ＢＬｉ（ｉ＝０、１、…、ｎ）で接続され
る。
【０００８】行デコーダ１１は、メモリセルアレイ１０
の行方向、すなわちワード線ＷＬｉを選択する。列デコ
ーダ１２は、メモリセルアレイ１０の列方向、すなわち
ビット線対ＢＬｉ、／ＢＬｉを選択する。
の行方向、すなわちワード線ＷＬｉを選択する。列デコ
ーダ１２は、メモリセルアレイ１０の列方向、すなわち
ビット線対ＢＬｉ、／ＢＬｉを選択する。
【０００９】センスアンプ群１３は、複数のセンスアン
プＳＡ０を含む。各センスアンプＳＡ０は、１つのビッ
ト線対ＢＬｉ、／ＢＬｉに接続されている。
プＳＡ０を含む。各センスアンプＳＡ０は、１つのビッ
ト線対ＢＬｉ、／ＢＬｉに接続されている。
【００１０】センスアンプ駆動回路１５は、センスアン
プ駆動信号φを生成して出力する。センスアンプＳＡ０
は、センスアンプ駆動信号φを入力に受けて、活性状態
になり、接続されるビット線対ＢＬｉ、／ＢＬｉの電位
差を感知して、これを増幅する。
プ駆動信号φを生成して出力する。センスアンプＳＡ０
は、センスアンプ駆動信号φを入力に受けて、活性状態
になり、接続されるビット線対ＢＬｉ、／ＢＬｉの電位
差を感知して、これを増幅する。
【００１１】続いて、「半導体記憶装置の書込み方法」
（特開平１−１１６９９０号）について説明する。この
「半導体記憶装置の書込み方法」は、ビット線対ＢＬ
ｉ、／ＢＬｉにデータを保持させままで、順次、ワード
線ＷＬｉを立ち上げ、立ち下げることにより、連続的に
他のワード線ＷＬｋにデータを書込む（複写する）こと
を可能とする方法である。
（特開平１−１１６９９０号）について説明する。この
「半導体記憶装置の書込み方法」は、ビット線対ＢＬ
ｉ、／ＢＬｉにデータを保持させままで、順次、ワード
線ＷＬｉを立ち上げ、立ち下げることにより、連続的に
他のワード線ＷＬｋにデータを書込む（複写する）こと
を可能とする方法である。
【００１２】参考のため、この方法を用いて、従来の半
導体記憶装置２００における記憶情報を高速に書換える
複写動作について説明する。
導体記憶装置２００における記憶情報を高速に書換える
複写動作について説明する。
【００１３】図９は、従来の半導体記憶装置２００にお
ける複写動作の一例を説明するためのタイミングチャー
トであり、図１０は、図９における複写動作の結果を模
式的に表わした図である。
ける複写動作の一例を説明するためのタイミングチャー
トであり、図１０は、図９における複写動作の結果を模
式的に表わした図である。
【００１４】半導体記憶装置２００は、以下の手順に従
うことで、メモリセルアレイ１０のワード線ＷＬ０に接
続されたメモリセル６のデータを、順次、ワード線ＷＬ
１、ワード線ＷＬ２に接続されたメモリセル６に複写す
る。なお、特に説明しないが、ワード線ＷＬｉの電位の
立ち上げ、立ち下げは、行デコーダ１１が行なう。
うことで、メモリセルアレイ１０のワード線ＷＬ０に接
続されたメモリセル６のデータを、順次、ワード線ＷＬ
１、ワード線ＷＬ２に接続されたメモリセル６に複写す
る。なお、特に説明しないが、ワード線ＷＬｉの電位の
立ち上げ、立ち下げは、行デコーダ１１が行なう。
【００１５】時刻ｔ１で、ワード線ＷＬ０の電位を立ち
上げる。これにより、ワード線ＷＬ０に接続されるメモ
リセル６の記憶情報に応じて、各メモリセル６に接続さ
れるビット線対ＢＬｉ、／ＢＬｉの電位が変化する。
上げる。これにより、ワード線ＷＬ０に接続されるメモ
リセル６の記憶情報に応じて、各メモリセル６に接続さ
れるビット線対ＢＬｉ、／ＢＬｉの電位が変化する。
【００１６】時刻ｔ２で、センスアンプ駆動信号φを、
ＬレベルからＨレベルに立ち上げる。これにより、セン
スアンプ群１３を構成する全てのセンスアンプＳＡ０が
活性状態になる。
ＬレベルからＨレベルに立ち上げる。これにより、セン
スアンプ群１３を構成する全てのセンスアンプＳＡ０が
活性状態になる。
【００１７】各センスアンプＳＡ０は、対応するビット
線対ＢＬｉ、／ＢＬｉの電位差を感知して、電位差を増
幅する。ワード線ＷＬ０に接続されるメモリセル６に
は、対応するセンスアンプＳＡ０で増幅されたデータが
再書込みされる。
線対ＢＬｉ、／ＢＬｉの電位差を感知して、電位差を増
幅する。ワード線ＷＬ０に接続されるメモリセル６に
は、対応するセンスアンプＳＡ０で増幅されたデータが
再書込みされる。
【００１８】時刻ｔ３で、ワード線ＷＬ０の電位を立ち
下げる。この時点で、全てのセンスアンプＳＡ０は活性
状態にある。センスアンプＳＡ０は、ワード線ＷＬ０に
接続されたメモリセル６の記憶情報に対応したデータを
ラッチしている。
下げる。この時点で、全てのセンスアンプＳＡ０は活性
状態にある。センスアンプＳＡ０は、ワード線ＷＬ０に
接続されたメモリセル６の記憶情報に対応したデータを
ラッチしている。
【００１９】時刻ｔ４で、ワード線ＷＬ１の電位を立ち
上げる。この時点で、センスアンプＳＡ０は活性状態に
ある。このため、その電流駆動能力により、各センスア
ンプＳＡ０に接続されるビット線対ＢＬｉ、／ＢＬｉの
電位は、センスアンプＳＡ０のラッチしているデータに
対応した電位を保持する。ワード線ＷＬ１に接続された
各メモリセル６の記憶情報は、対応するビット線対ＢＬ
ｉ、／ＢＬｉの電位に対応して書換えられる。
上げる。この時点で、センスアンプＳＡ０は活性状態に
ある。このため、その電流駆動能力により、各センスア
ンプＳＡ０に接続されるビット線対ＢＬｉ、／ＢＬｉの
電位は、センスアンプＳＡ０のラッチしているデータに
対応した電位を保持する。ワード線ＷＬ１に接続された
各メモリセル６の記憶情報は、対応するビット線対ＢＬ
ｉ、／ＢＬｉの電位に対応して書換えられる。
【００２０】時刻ｔ５で、ワード線ＷＬ１の電位を立ち
下げる。これにより、ワード線ＷＬ１に接続された各メ
モリセル６には、ワード線ＷＬ０に接続された各メモリ
セル６の記憶情報が複写されたことになる。なお、この
時点で、全てのセンスアンプＳＡ０は活性状態にあり、
ワード線ＷＬ０に接続されたメモリセル６の記憶情報に
対応したデータをラッチしている。
下げる。これにより、ワード線ＷＬ１に接続された各メ
モリセル６には、ワード線ＷＬ０に接続された各メモリ
セル６の記憶情報が複写されたことになる。なお、この
時点で、全てのセンスアンプＳＡ０は活性状態にあり、
ワード線ＷＬ０に接続されたメモリセル６の記憶情報に
対応したデータをラッチしている。
【００２１】時刻ｔ６で、ワード線ＷＬ２の電位を立ち
上げる。この時点で、センスアンプＳＡ０は活性状態に
ある。このため、各センスアンプＳＡ０に接続されるビ
ット線対ＢＬｉ、／ＢＬｉの電位は、センスアンプＳＡ
０のラッチしているデータに対応した電位を保持する。
ワード線ＷＬ２に接続される各メモリセル６の記憶情報
は、対応するビット線対ＢＬｉ、／ＢＬｉの電位に対応
して書換えられる。
上げる。この時点で、センスアンプＳＡ０は活性状態に
ある。このため、各センスアンプＳＡ０に接続されるビ
ット線対ＢＬｉ、／ＢＬｉの電位は、センスアンプＳＡ
０のラッチしているデータに対応した電位を保持する。
ワード線ＷＬ２に接続される各メモリセル６の記憶情報
は、対応するビット線対ＢＬｉ、／ＢＬｉの電位に対応
して書換えられる。
【００２２】時刻ｔ７で、ワード線ＷＬ２の電位を立ち
下げる。これにより、ワード線ＷＬ２に接続された各メ
モリセル６には、ワード線ＷＬ０に接続された各メモリ
セル６の記憶情報が複写されたことになる。
下げる。これにより、ワード線ＷＬ２に接続された各メ
モリセル６には、ワード線ＷＬ０に接続された各メモリ
セル６の記憶情報が複写されたことになる。
【００２３】すなわち、従来の半導体記憶装置２００を
画像処理用に使用するにあたって、この「半導体記憶装
置の書込み方法」を用いることにより、画素データの高
速な複写を実現することができる。
画像処理用に使用するにあたって、この「半導体記憶装
置の書込み方法」を用いることにより、画素データの高
速な複写を実現することができる。
【００２４】
【発明が解決しようとする課題】しかしながら、この方
法を従来の半導体記憶装置２００で実施した場合は、上
記に説明したようにワード線単位でしかデータの複写が
行なえない。すなわち、１本のワード線ＷＬｉに接続さ
れた全てのメモリセル６のデータは、ワード線ＷＬ０に
接続された全てのメモリセル６と同じデータにそれぞれ
書換えられる。
法を従来の半導体記憶装置２００で実施した場合は、上
記に説明したようにワード線単位でしかデータの複写が
行なえない。すなわち、１本のワード線ＷＬｉに接続さ
れた全てのメモリセル６のデータは、ワード線ＷＬ０に
接続された全てのメモリセル６と同じデータにそれぞれ
書換えられる。
【００２５】従って、例えば画像処理において、１本の
ワード線ＷＬｉに接続されたメモリセル６に赤色Ｒに関
する画素データ、緑色Ｇに関する画素データ、そして青
色Ｂに関する画素データを格納する場合、特定の画素デ
ータ（例えば、赤色Ｒに関する画素データ）だけを複写
することができず、その特定の画素データ以外の画素デ
ータ（例えば、緑色Ｇに関する画素データ）も複写され
てしまうという問題が生じる。
ワード線ＷＬｉに接続されたメモリセル６に赤色Ｒに関
する画素データ、緑色Ｇに関する画素データ、そして青
色Ｂに関する画素データを格納する場合、特定の画素デ
ータ（例えば、赤色Ｒに関する画素データ）だけを複写
することができず、その特定の画素データ以外の画素デ
ータ（例えば、緑色Ｇに関する画素データ）も複写され
てしまうという問題が生じる。
【００２６】この問題を解決するために、画素データ毎
に専用のメモリセルアレイを用意することが考えられる
が、メモリセルアレイ間での転送が必要となり、処理速
度が落ちるため高速化の課題を達成できない。
に専用のメモリセルアレイを用意することが考えられる
が、メモリセルアレイ間での転送が必要となり、処理速
度が落ちるため高速化の課題を達成できない。
【００２７】従って、本発明は、これらの問題点を解決
するためになされたものであって、その目的は、記憶情
報を、高速かつ選択的に、複写することができる半導体
記憶装置を提供することにある。
するためになされたものであって、その目的は、記憶情
報を、高速かつ選択的に、複写することができる半導体
記憶装置を提供することにある。
【００２８】さらに、本発明は、チップサイズ影響を与
えることなく、通常の動作に加えて、高速かつ選択的な
複写を実現することができる半導体記憶装置を提供する
ことにある。
えることなく、通常の動作に加えて、高速かつ選択的な
複写を実現することができる半導体記憶装置を提供する
ことにある。
【００２９】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行および列に配置され、複数のグループに分
割された複数のメモリセルを備え、複数のグループの各
々は、少なくとも１つの列に配置された複数のメモリセ
ルを含み、複数のグループのうち少なくとも１つにおけ
る少なくとも１つのメモリセルに格納されたデータを、
少なくとも１つのグループにおける当該他の少なくとも
１つのメモリセルに複写する複写手段をさらに備える。
憶装置は、行および列に配置され、複数のグループに分
割された複数のメモリセルを備え、複数のグループの各
々は、少なくとも１つの列に配置された複数のメモリセ
ルを含み、複数のグループのうち少なくとも１つにおけ
る少なくとも１つのメモリセルに格納されたデータを、
少なくとも１つのグループにおける当該他の少なくとも
１つのメモリセルに複写する複写手段をさらに備える。
【００３０】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、行に配置され、各々
が対応する１つの行に配置された複数のメモリセルに接
続された複数のワード線と、複数のワード線に接続され
た行デコーダとをさらに備え、複数のグループの各々は
さらに、少なくとも１つの列に配置され、各々が対応す
る列に配置された複数のメモリセルに接続された少なく
とも１つのビット線対と、少なくとも１つのビット線対
に対応して設けられ、各々が対応するビット線対に接続
された少なくとも１つのセンスアンプとを含み、複写手
段は、複数のワード線を順次所定時間活性化するよう行
デコーダを制御し、かつ複数のワード線のうち１つが活
性化された後に、少なくとも１つのグループにおけるセ
ンスアンプを活性化し続ける。
１に係る半導体記憶装置であって、行に配置され、各々
が対応する１つの行に配置された複数のメモリセルに接
続された複数のワード線と、複数のワード線に接続され
た行デコーダとをさらに備え、複数のグループの各々は
さらに、少なくとも１つの列に配置され、各々が対応す
る列に配置された複数のメモリセルに接続された少なく
とも１つのビット線対と、少なくとも１つのビット線対
に対応して設けられ、各々が対応するビット線対に接続
された少なくとも１つのセンスアンプとを含み、複写手
段は、複数のワード線を順次所定時間活性化するよう行
デコーダを制御し、かつ複数のワード線のうち１つが活
性化された後に、少なくとも１つのグループにおけるセ
ンスアンプを活性化し続ける。
【００３１】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、複写手段はさらに、
当該他のグループにおけるセンスアンプを１つのワード
線が活性化された後に活性化し、１つのワード線が非活
性化された後に非活性化する。
２に係る半導体記憶装置であって、複写手段はさらに、
当該他のグループにおけるセンスアンプを１つのワード
線が活性化された後に活性化し、１つのワード線が非活
性化された後に非活性化する。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態１にお
ける半導体記憶装置の説明においては、図７に示す従来
の半導体記憶装置２００と同じ構成要素については、同
じ符号を用いてその説明を省略する。
ける半導体記憶装置の説明においては、図７に示す従来
の半導体記憶装置２００と同じ構成要素については、同
じ符号を用いてその説明を省略する。
【００３３】［実施の形態１］本発明の実施の形態１
は、半導体記憶装置に関して、格納されているデータ
を、高速かつ選択的に、他のメモリセルに複写すること
を可能とするものである。
は、半導体記憶装置に関して、格納されているデータ
を、高速かつ選択的に、他のメモリセルに複写すること
を可能とするものである。
【００３４】以下、本発明の実施の形態１の半導体記憶
装置１００の構成について具体例を挙げて説明する。図
１は、本発明の実施の形態１の半導体記憶装置１００の
基本構成の一例を示すブロック図であり、さらに図２
は、図１に示す半導体記憶装置１００のセンスアンプ群
１、２、３を中心とする構成の一例を示す図である。
装置１００の構成について具体例を挙げて説明する。図
１は、本発明の実施の形態１の半導体記憶装置１００の
基本構成の一例を示すブロック図であり、さらに図２
は、図１に示す半導体記憶装置１００のセンスアンプ群
１、２、３を中心とする構成の一例を示す図である。
【００３５】図１〜図２を参照して、半導体記憶装置１
００は、メモリセルアレイ１０、行デコーダ１１、セン
スアンプ群１、２、３、およびセンスアンプ駆動回路５
を含む。
００は、メモリセルアレイ１０、行デコーダ１１、セン
スアンプ群１、２、３、およびセンスアンプ駆動回路５
を含む。
【００３６】メモリセルアレイ１０は、行デコーダ１
１、およびセンスアンプ群１、２、３に接続されてい
る。センスアンプ群１、２、３は、それぞれセンスアン
プ駆動回路５に接続されている。
１、およびセンスアンプ群１、２、３に接続されてい
る。センスアンプ群１、２、３は、それぞれセンスアン
プ駆動回路５に接続されている。
【００３７】センスアンプ群１は、複数のセンスアンプ
ＳＡ１を含む。各センスアンプＳＡ１は、１つのビット
線対ＢＬｉ、／ＢＬｉ（ｉ＝０〜ｋ−１）と接続されて
いる。センスアンプＳＡ１は、外部から受けるセンスア
ンプ駆動信号φＲ、／φＲに応じて活性化／非活性化す
る。
ＳＡ１を含む。各センスアンプＳＡ１は、１つのビット
線対ＢＬｉ、／ＢＬｉ（ｉ＝０〜ｋ−１）と接続されて
いる。センスアンプＳＡ１は、外部から受けるセンスア
ンプ駆動信号φＲ、／φＲに応じて活性化／非活性化す
る。
【００３８】図３は、本発明の実施の形態１のセンスア
ンプＳＡ１の基本構成の一例を示す図である。図３を参
照して、より具体的には、センスアンプＳＡ１はＮＭＯ
Ｓトランジスタ２０、２１、２２、およびＰＭＯＳトラ
ンジスタ２３、２４、２５を含む。センスアンプＳＡ１
は、センスアンプ駆動信号φＲ、／φＲに応じて活性状
態／非活性状態になる。
ンプＳＡ１の基本構成の一例を示す図である。図３を参
照して、より具体的には、センスアンプＳＡ１はＮＭＯ
Ｓトランジスタ２０、２１、２２、およびＰＭＯＳトラ
ンジスタ２３、２４、２５を含む。センスアンプＳＡ１
は、センスアンプ駆動信号φＲ、／φＲに応じて活性状
態／非活性状態になる。
【００３９】図１〜図２を参照して、センスアンプ群２
は、複数のセンスアンプＳＡ２を含む。各センスアンプ
ＳＡ２は、１つのビット線対ＢＬｉ、／ＢＬｉ（ｉ＝ｋ
〜ｍ−１）と接続されている。センスアンプＳＡ２は、
外部から受けるセンスアンプ駆動信号φＧ、／φＧに応
じて活性状態／非活性状態になる。なお、センスアンプ
ＳＡ２の具体的な構成は、図３に示すセンスアンプＳＡ
１と同じである。
は、複数のセンスアンプＳＡ２を含む。各センスアンプ
ＳＡ２は、１つのビット線対ＢＬｉ、／ＢＬｉ（ｉ＝ｋ
〜ｍ−１）と接続されている。センスアンプＳＡ２は、
外部から受けるセンスアンプ駆動信号φＧ、／φＧに応
じて活性状態／非活性状態になる。なお、センスアンプ
ＳＡ２の具体的な構成は、図３に示すセンスアンプＳＡ
１と同じである。
【００４０】センスアンプ群３は、複数のセンスアンプ
ＳＡ３を含む。各センスアンプＳＡ３は、１つのビット
線対ＢＬｉ、／ＢＬｉ（ｉ＝ｍ〜ｎ）と接続されてい
る。センスアンプＳＡ３は、外部から受けるセンスアン
プ駆動信号φＢ、／φＢに応じて活性状態／非活性状態
になる。なお、センスアンプＳＡ３の具体的な構成は、
図３に示すセンスアンプＳＡ１と同じである。
ＳＡ３を含む。各センスアンプＳＡ３は、１つのビット
線対ＢＬｉ、／ＢＬｉ（ｉ＝ｍ〜ｎ）と接続されてい
る。センスアンプＳＡ３は、外部から受けるセンスアン
プ駆動信号φＢ、／φＢに応じて活性状態／非活性状態
になる。なお、センスアンプＳＡ３の具体的な構成は、
図３に示すセンスアンプＳＡ１と同じである。
【００４１】ここで、簡単のため、メモリセルアレイ１
０におけるビット線対ＢＬｉ、／ＢＬｉ（ｉ＝０〜ｋ−
１）に接続されるメモリセル６のグループを領域Ｒとよ
び、ビット線対ＢＬｉ、／ＢＬｉ（ｉ＝ｋ〜ｍ−１）に
接続されるメモリセル６のグループを領域Ｇとよび、さ
らにビット線対ＢＬｉ、／ＢＬｉ（ｉ＝ｍ〜ｎ）に接続
されるメモリセル６のグループを領域Ｂとよぶ。センス
アンプ群１は、メモリセルアレイ１０の領域Ｒにおける
ビット線対ＢＬｉ、／ＢＬｉと、センスアンプ群２は、
メモリセルアレイ１０の領域Ｇにおけるビット線対ＢＬ
ｉ、／ＢＬｉと、センスアンプ群３は、メモリセルアレ
イ１０の領域Ｂにおけるビット線対ＢＬｉ、／ＢＬｉと
それぞれ接続されている。
０におけるビット線対ＢＬｉ、／ＢＬｉ（ｉ＝０〜ｋ−
１）に接続されるメモリセル６のグループを領域Ｒとよ
び、ビット線対ＢＬｉ、／ＢＬｉ（ｉ＝ｋ〜ｍ−１）に
接続されるメモリセル６のグループを領域Ｇとよび、さ
らにビット線対ＢＬｉ、／ＢＬｉ（ｉ＝ｍ〜ｎ）に接続
されるメモリセル６のグループを領域Ｂとよぶ。センス
アンプ群１は、メモリセルアレイ１０の領域Ｒにおける
ビット線対ＢＬｉ、／ＢＬｉと、センスアンプ群２は、
メモリセルアレイ１０の領域Ｇにおけるビット線対ＢＬ
ｉ、／ＢＬｉと、センスアンプ群３は、メモリセルアレ
イ１０の領域Ｂにおけるビット線対ＢＬｉ、／ＢＬｉと
それぞれ接続されている。
【００４２】センスアンプ駆動回路５は、メモリセルア
レイ１０の活性化を指示するセンスアンプ活性化信号φ
Ｘ、／ＲＡＳ（ロウアドレスストローブ信号）および／
ＣＡＳ（コラムアドレスストローブ信号）等の各種制御
信号を入力に受けて、センスアンプＳＡ１、ＳＡ２、Ｓ
Ａ３の活性状態を制御するセンスアンプ駆動信号（φ
Ｒ、／φＲ）、（φＧ、／φＧ）、（φＢ、／φＢ）を
生成して出力する。
レイ１０の活性化を指示するセンスアンプ活性化信号φ
Ｘ、／ＲＡＳ（ロウアドレスストローブ信号）および／
ＣＡＳ（コラムアドレスストローブ信号）等の各種制御
信号を入力に受けて、センスアンプＳＡ１、ＳＡ２、Ｓ
Ａ３の活性状態を制御するセンスアンプ駆動信号（φ
Ｒ、／φＲ）、（φＧ、／φＧ）、（φＢ、／φＢ）を
生成して出力する。
【００４３】センスアンプ駆動回路５は、ワード線ＷＬ
ｉを順次所定期間活性化するように行デコーダ１１を制
御し、かつ、１つのワード線ＷＬｉが活性化された後
に、領域Ｒ、Ｇ、Ｂのうち複写動作を行なわせる少なく
とも１つの領域、例えば、領域ＲのセンスアンプＳＡ１
を活性化し続ける。また、複写動作の対象とならない他
の領域、例えば領域Ｇ、領域Ｂについては、センスアン
プＳＡ２、ＳＡ３をワード線ＷＬｉが活性化された後に
活性化し、ワード線ＷＬｉが非活性化された後に非活性
化する。
ｉを順次所定期間活性化するように行デコーダ１１を制
御し、かつ、１つのワード線ＷＬｉが活性化された後
に、領域Ｒ、Ｇ、Ｂのうち複写動作を行なわせる少なく
とも１つの領域、例えば、領域ＲのセンスアンプＳＡ１
を活性化し続ける。また、複写動作の対象とならない他
の領域、例えば領域Ｇ、領域Ｂについては、センスアン
プＳＡ２、ＳＡ３をワード線ＷＬｉが活性化された後に
活性化し、ワード線ＷＬｉが非活性化された後に非活性
化する。
【００４４】続いて、本発明の実施の形態１の半導体記
憶装置１００の複写動作について説明する。図４は、本
発明の実施の形態１の半導体記憶装置１００の複写動作
の一例を示す図である。図４に示すように、本発明の実
施の形態１における半導体記憶装置１００は、一部のメ
モリセル６の記憶情報を、他のメモリセル６に複写する
ことができる。以下、図４に示す複写（領域Ｒについて
は、ワード線ＷＬ０のデータをワード線ＷＬ１、ＷＬ２
に複写し、領域Ｂについては、ワード線ＷＬ１のデータ
をワード線ＷＬ２に複写し、また、領域Ｇについては書
換えを行なわない）動作についてその手順を説明する。
憶装置１００の複写動作について説明する。図４は、本
発明の実施の形態１の半導体記憶装置１００の複写動作
の一例を示す図である。図４に示すように、本発明の実
施の形態１における半導体記憶装置１００は、一部のメ
モリセル６の記憶情報を、他のメモリセル６に複写する
ことができる。以下、図４に示す複写（領域Ｒについて
は、ワード線ＷＬ０のデータをワード線ＷＬ１、ＷＬ２
に複写し、領域Ｂについては、ワード線ＷＬ１のデータ
をワード線ＷＬ２に複写し、また、領域Ｇについては書
換えを行なわない）動作についてその手順を説明する。
【００４５】図５は、図４に対応した複写動作を行なう
場合に、本発明の実施の形態１のセンスアンプ駆動回路
５が生成するセンスアンプ駆動信号のタイミングチャー
トである。センスアンプ駆動回路５は、Ｈレベルのセン
スアンプ活性化信号φＸを受けて、図５に示すセンスア
ンプ駆動信号φＲ、φＧ、φＢ、および各々の反転信号
である／φＲ、／φＧ、／φＢを生成する。センスアン
プ群１、２、３は、それぞれ図３に示すセンスアンプ駆
動信号に従って活性／非活性状態になる。
場合に、本発明の実施の形態１のセンスアンプ駆動回路
５が生成するセンスアンプ駆動信号のタイミングチャー
トである。センスアンプ駆動回路５は、Ｈレベルのセン
スアンプ活性化信号φＸを受けて、図５に示すセンスア
ンプ駆動信号φＲ、φＧ、φＢ、および各々の反転信号
である／φＲ、／φＧ、／φＢを生成する。センスアン
プ群１、２、３は、それぞれ図３に示すセンスアンプ駆
動信号に従って活性／非活性状態になる。
【００４６】図６は、図５に示すセンスアンプ駆動信号
に応じて行なわれる複写動作を説明するためのタイミン
グチャートである。図６を参照して、半導体記憶装置１
００では、センスアンプ駆動信号φＲ、／φＲ、φＧ、
／φＧ、φＢ、／φＢの変化と、行デコーダ１１（図
１）のワード線ＷＬｉの選択のタイミングとに応じて、
以下の手順に従って高速かつ選択的な複写が行なわれ
る。なお、以下の説明においては、／φＲ、／φＧ、／
φＢの説明を省略する。
に応じて行なわれる複写動作を説明するためのタイミン
グチャートである。図６を参照して、半導体記憶装置１
００では、センスアンプ駆動信号φＲ、／φＲ、φＧ、
／φＧ、φＢ、／φＢの変化と、行デコーダ１１（図
１）のワード線ＷＬｉの選択のタイミングとに応じて、
以下の手順に従って高速かつ選択的な複写が行なわれ
る。なお、以下の説明においては、／φＲ、／φＧ、／
φＢの説明を省略する。
【００４７】時刻ｔ１で、ワード線ＷＬ０の電位を立ち
上げる。これにより、ワード線ＷＬ０に接続されるメモ
リセル６の記憶情報に応じて、各メモリセル６に接続さ
れるビット線対ＢＬｉ、／ＢＬｉの電位が変化する。
上げる。これにより、ワード線ＷＬ０に接続されるメモ
リセル６の記憶情報に応じて、各メモリセル６に接続さ
れるビット線対ＢＬｉ、／ＢＬｉの電位が変化する。
【００４８】時刻ｔ２で、各センスアンプ駆動信号φ
Ｒ、φＧ、φＢがＬレベルからＨレベルに立ち上がる。
これにより、センスアンプＳＡ１、ＳＡ２、ＳＡ３がそ
れぞれ活性状態になる。
Ｒ、φＧ、φＢがＬレベルからＨレベルに立ち上がる。
これにより、センスアンプＳＡ１、ＳＡ２、ＳＡ３がそ
れぞれ活性状態になる。
【００４９】センスアンプＳＡ１、ＳＡ２、ＳＡ３は、
対応するビット線対ＢＬｉ、／ＢＬｉの電位差を感知し
て、これを増幅する。ワード線ＷＬ０に接続されるメモ
リセル６には、読出されたデータが再び書込まれる。
対応するビット線対ＢＬｉ、／ＢＬｉの電位差を感知し
て、これを増幅する。ワード線ＷＬ０に接続されるメモ
リセル６には、読出されたデータが再び書込まれる。
【００５０】時刻ｔ３で、ワード線ＷＬ０の電位を立ち
下げる。この時点で、センスアンプＳＡ１、ＳＡ２、Ｓ
Ａ３は、活性状態にあり、ワード線ＷＬ０に接続された
メモリセル６の記憶情報に対応したデータをラッチして
いる。
下げる。この時点で、センスアンプＳＡ１、ＳＡ２、Ｓ
Ａ３は、活性状態にあり、ワード線ＷＬ０に接続された
メモリセル６の記憶情報に対応したデータをラッチして
いる。
【００５１】時刻ｔ４で、センスアンプ駆動信号φＧ、
φＢがＨレベルからＬレベルに立ち下がる。これによ
り、センスアンプＳＡ２、ＳＡ３が、非活性状態にな
る。
φＢがＨレベルからＬレベルに立ち下がる。これによ
り、センスアンプＳＡ２、ＳＡ３が、非活性状態にな
る。
【００５２】時刻ｔ５で、ワード線ＷＬ１の電位を立ち
上げる。これにより、領域Ｇ、Ｂにおける各ビット線対
ＢＬｉ、／ＢＬｉの電位は、ワード線ＷＬ１に接続され
るメモリセル６の記憶情報に応じて変化する。一方、セ
ンスアンプＳＡ１は、活性状態を保持している。このた
め、領域Ｒにおける各ビット線対ＢＬｉ、／ＢＬｉは、
各センスアンプＳＡ１のラッチしているデータ（すなわ
ち、ワード線ＷＬ０に接続されたメモリセル６の記憶情
報）に応じた電位を保持する。
上げる。これにより、領域Ｇ、Ｂにおける各ビット線対
ＢＬｉ、／ＢＬｉの電位は、ワード線ＷＬ１に接続され
るメモリセル６の記憶情報に応じて変化する。一方、セ
ンスアンプＳＡ１は、活性状態を保持している。このた
め、領域Ｒにおける各ビット線対ＢＬｉ、／ＢＬｉは、
各センスアンプＳＡ１のラッチしているデータ（すなわ
ち、ワード線ＷＬ０に接続されたメモリセル６の記憶情
報）に応じた電位を保持する。
【００５３】時刻ｔ６では、センスアンプ駆動信号φ
Ｇ、φＢが、ＬレベルからＨレベルに立ち上がる。これ
により、センスアンプＳＡ２、ＳＡ３が、活性状態にな
る。センスアンプＳＡ２、ＳＡ３は、対応するビット線
対ＢＬｉ、／ＢＬｉの電位差を感知して、これを増幅す
る。領域Ｇ、Ｂのワード線ＷＬ１に接続されるメモリセ
ル６には、読出されたデータが再び書込まれる。
Ｇ、φＢが、ＬレベルからＨレベルに立ち上がる。これ
により、センスアンプＳＡ２、ＳＡ３が、活性状態にな
る。センスアンプＳＡ２、ＳＡ３は、対応するビット線
対ＢＬｉ、／ＢＬｉの電位差を感知して、これを増幅す
る。領域Ｇ、Ｂのワード線ＷＬ１に接続されるメモリセ
ル６には、読出されたデータが再び書込まれる。
【００５４】時刻ｔ７で、ワード線ＷＬ１の電位を立ち
下げる。これにより、領域Ｒにおけるワード線ＷＬ１に
接続された各メモリセル６には、同じく領域Ｒにおける
ワード線ＷＬ０に接続されたメモリセル６の記憶情報が
複写されたことになる。一方、領域Ｇ、Ｂのワード線Ｗ
Ｌ１接続されるメモリセル６の記憶情報は保持される。
下げる。これにより、領域Ｒにおけるワード線ＷＬ１に
接続された各メモリセル６には、同じく領域Ｒにおける
ワード線ＷＬ０に接続されたメモリセル６の記憶情報が
複写されたことになる。一方、領域Ｇ、Ｂのワード線Ｗ
Ｌ１接続されるメモリセル６の記憶情報は保持される。
【００５５】時刻ｔ８で、センスアンプ駆動信号φＧが
ＨレベルからＬレベルに立ち下がる。これにより、セン
スアンプＳＡ２が、非活性状態になる。
ＨレベルからＬレベルに立ち下がる。これにより、セン
スアンプＳＡ２が、非活性状態になる。
【００５６】時刻ｔ９で、ワード線ＷＬ２の電位を立ち
上げる。これにより、領域Ｇにおける各ビット線対ＢＬ
ｉ、／ＢＬｉの電位は、ワード線ＷＬ２に接続されるメ
モリセル６の記憶情報に応じて変化する。一方、センス
アンプＳＡ１は、活性状態を保持している。このため、
領域Ｒにおける各ビット線対ＢＬｉ、／ＢＬｉは、各セ
ンスアンプＳＡ１がラッチしているデータ（すなわち、
ワード線ＷＬ０に接続されたメモリセル６の記憶情報）
に応じた電位を保持する。同じく、センスアンプＳＡ３
は、活性状態を保持している。このため、領域Ｂにおけ
る各ビット線対ＢＬｉ、／ＢＬｉは、各センスアンプＳ
Ａ３がラッチしているデータ（すなわち、ワード線ＷＬ
１に接続されたメモリセル６の記憶情報）に応じた電位
を保持する。
上げる。これにより、領域Ｇにおける各ビット線対ＢＬ
ｉ、／ＢＬｉの電位は、ワード線ＷＬ２に接続されるメ
モリセル６の記憶情報に応じて変化する。一方、センス
アンプＳＡ１は、活性状態を保持している。このため、
領域Ｒにおける各ビット線対ＢＬｉ、／ＢＬｉは、各セ
ンスアンプＳＡ１がラッチしているデータ（すなわち、
ワード線ＷＬ０に接続されたメモリセル６の記憶情報）
に応じた電位を保持する。同じく、センスアンプＳＡ３
は、活性状態を保持している。このため、領域Ｂにおけ
る各ビット線対ＢＬｉ、／ＢＬｉは、各センスアンプＳ
Ａ３がラッチしているデータ（すなわち、ワード線ＷＬ
１に接続されたメモリセル６の記憶情報）に応じた電位
を保持する。
【００５７】時刻ｔ１０で、センスアンプ駆動信号φＧ
が、ＬレベルからＨレベルに立ち上がる。これにより、
センスアンプＳＡ２が、活性状態になる。センスアンプ
ＳＡ２は、対応するビット線対ＢＬｉ、／ＢＬｉの電位
差を感知して、これを増幅する。領域Ｇのワード線ＷＬ
１に接続されるメモリセル６には、読出されたデータが
再び書込まれる。
が、ＬレベルからＨレベルに立ち上がる。これにより、
センスアンプＳＡ２が、活性状態になる。センスアンプ
ＳＡ２は、対応するビット線対ＢＬｉ、／ＢＬｉの電位
差を感知して、これを増幅する。領域Ｇのワード線ＷＬ
１に接続されるメモリセル６には、読出されたデータが
再び書込まれる。
【００５８】時刻ｔ１１で、ワード線ＷＬ２の電位を立
ち下げる。これにより、領域Ｒにおけるワード線ＷＬ２
に接続された各メモリセル６には、同じく領域Ｒにおけ
るワード線ＷＬ０に接続されるメモリセル６の記憶情報
が複写されたことになる。さらに、領域Ｂにおけるワー
ド線ＷＬ２に接続される各メモリセル６には、同じく領
域Ｂにおけるワード線ＷＬ１に接続されるメモリセル６
の記憶情報が複写されたことになる。また、領域Ｇにお
けるワード線ＷＬ２接続されるメモリセル６の記憶情報
は保持される。
ち下げる。これにより、領域Ｒにおけるワード線ＷＬ２
に接続された各メモリセル６には、同じく領域Ｒにおけ
るワード線ＷＬ０に接続されるメモリセル６の記憶情報
が複写されたことになる。さらに、領域Ｂにおけるワー
ド線ＷＬ２に接続される各メモリセル６には、同じく領
域Ｂにおけるワード線ＷＬ１に接続されるメモリセル６
の記憶情報が複写されたことになる。また、領域Ｇにお
けるワード線ＷＬ２接続されるメモリセル６の記憶情報
は保持される。
【００５９】すなわち、本発明の実施の形態１における
半導体記憶装置１００は、センスアンプＳＡ１、ＳＡ
２、ＳＡ３を個別に制御し、かつワード線ＷＬｉを順次
選択することで、ワード線ＷＬｉに接続されたメモリセ
ル６の記憶情報を、高速かつ選択的に、他のワード線Ｗ
Ｌｋに接続されたメモリセル６に複写することができ
る。
半導体記憶装置１００は、センスアンプＳＡ１、ＳＡ
２、ＳＡ３を個別に制御し、かつワード線ＷＬｉを順次
選択することで、ワード線ＷＬｉに接続されたメモリセ
ル６の記憶情報を、高速かつ選択的に、他のワード線Ｗ
Ｌｋに接続されたメモリセル６に複写することができ
る。
【００６０】従って、画像処理用に半導体記憶装置１０
０を使用した場合、例えば、領域Ｒに赤色Ｒに関する画
素データを、領域Ｇに緑色Ｇに関する画素データを、そ
して領域Ｂに青色Ｂに関する画素データを格納するとす
れば、目的とする画素データ（例えば、赤色Ｒに関する
画素データ）を、他の画素データ（例えば、緑色Ｇに関
する画素データ、青色Ｂに関する画素データ）を破壊す
ることなく高速に処理することができる。
０を使用した場合、例えば、領域Ｒに赤色Ｒに関する画
素データを、領域Ｇに緑色Ｇに関する画素データを、そ
して領域Ｂに青色Ｂに関する画素データを格納するとす
れば、目的とする画素データ（例えば、赤色Ｒに関する
画素データ）を、他の画素データ（例えば、緑色Ｇに関
する画素データ、青色Ｂに関する画素データ）を破壊す
ることなく高速に処理することができる。
【００６１】なお、分割ワード線方式の半導体記憶装置
を用いて、分割されたワード線毎に種類の異なる画素デ
ータを格納することによっても、上記に示した複写動作
を実施することが可能である。しかし、分割ワード線方
式では、従来の行デコーダ１１、列デコーダ１２に加え
て、別のワード線用のデコーダを設ける必要があるた
め、チップ面積の点では、半導体記憶装置１００より大
きな面積が必要とされる。
を用いて、分割されたワード線毎に種類の異なる画素デ
ータを格納することによっても、上記に示した複写動作
を実施することが可能である。しかし、分割ワード線方
式では、従来の行デコーダ１１、列デコーダ１２に加え
て、別のワード線用のデコーダを設ける必要があるた
め、チップ面積の点では、半導体記憶装置１００より大
きな面積が必要とされる。
【００６２】なお、特に記載しないが、半導体記憶装置
１００においては、センスアンプ駆動信号φＲ、φＧ、
φＢを一括して制御することにより、図７に示す従来の
半導体記憶装置２００と同じ動作を行なうこともでき
る。
１００においては、センスアンプ駆動信号φＲ、φＧ、
φＢを一括して制御することにより、図７に示す従来の
半導体記憶装置２００と同じ動作を行なうこともでき
る。
【００６３】また、以上の説明では、半導体記憶装置１
００として、３つのセンスアンプ群１、２、３を備えた
場合を例に挙げて説明したが、センスアンプ群の数は３
つに限られない。
００として、３つのセンスアンプ群１、２、３を備えた
場合を例に挙げて説明したが、センスアンプ群の数は３
つに限られない。
【００６４】さらに、選択的に活性化する本発明は、１
つのワード線ＷＬｉに接続されたメモリセル６を選択的
に活性化するＡＣＰ動作（ロウアドレスの選択）、また
は選択された１つのワード線ＷＬｉのメモリセル６をプ
リチャージするＰＲＥ動作にも適用可能である。
つのワード線ＷＬｉに接続されたメモリセル６を選択的
に活性化するＡＣＰ動作（ロウアドレスの選択）、また
は選択された１つのワード線ＷＬｉのメモリセル６をプ
リチャージするＰＲＥ動作にも適用可能である。
【００６５】
【発明の効果】以上のように、請求項１に記載される半
導体記憶装置によれば、メモリセルアレイに格納された
データを、高速かつ選択的に複写することができる。
導体記憶装置によれば、メモリセルアレイに格納された
データを、高速かつ選択的に複写することができる。
【００６６】さらに、請求項２に記載される半導体記憶
装置によれば、ワード線選択のタイミングと個別に制御
できる複数のセンスアンプ群の活性化／非活性化のタイ
ミングとを制御することにより、高速かつ選択的にデー
タを複写することができる。また、上記複数のセンスア
ンプ群を信号によって個別に制御できるため、これらを
制御するデコーダ等の別回路を設ける必要がなく、チッ
プ面積を抑えることができる。
装置によれば、ワード線選択のタイミングと個別に制御
できる複数のセンスアンプ群の活性化／非活性化のタイ
ミングとを制御することにより、高速かつ選択的にデー
タを複写することができる。また、上記複数のセンスア
ンプ群を信号によって個別に制御できるため、これらを
制御するデコーダ等の別回路を設ける必要がなく、チッ
プ面積を抑えることができる。
【００６７】さらに、請求項３に記載される半導体記憶
装置によれば、複数の種類のデータが混在する場合にあ
っても、保持したい種類のデータを破壊することなく、
目的とするデータを、高速かつ選択的に複写することが
できる。
装置によれば、複数の種類のデータが混在する場合にあ
っても、保持したい種類のデータを破壊することなく、
目的とするデータを、高速かつ選択的に複写することが
できる。
【図１】 本発明の実施の形態１の半導体記憶装置１０
０の基本構成の一例を示すブロック図である。
０の基本構成の一例を示すブロック図である。
【図２】 本発明の実施の形態１の半導体記憶装置１０
０のセンスアンプ群１、２、３を中心とする構成の一例
を示す図である。
０のセンスアンプ群１、２、３を中心とする構成の一例
を示す図である。
【図３】 本発明の実施の形態１のセンスアンプＳＡ１
の基本構成の一例を示す図である。
の基本構成の一例を示す図である。
【図４】 本発明の実施の形態１の半導体記憶装置１０
０の複写動作の一例を示す図である。
０の複写動作の一例を示す図である。
【図５】 図４に対応した複写動作を行なう場合に、本
発明の実施の形態１のセンスアンプ駆動回路５が出力す
るセンスアンプ駆動信号のタイミングチャートである。
発明の実施の形態１のセンスアンプ駆動回路５が出力す
るセンスアンプ駆動信号のタイミングチャートである。
【図６】 図５に示すセンスアンプ駆動信号に応じて行
なわれる複写動作を説明するためのタイミングチャート
である。
なわれる複写動作を説明するためのタイミングチャート
である。
【図７】 従来の半導体記憶装置２００の基本構成の一
例を示すブロック図である。
例を示すブロック図である。
【図８】 従来の半導体記憶装置２００のセンスアンプ
ＳＡ０を中心とする構成の一例を示す図である。
ＳＡ０を中心とする構成の一例を示す図である。
【図９】 従来の半導体記憶装置２００における複写動
作の一例を説明するためのタイミングチャートである。
作の一例を説明するためのタイミングチャートである。
【図１０】 図９における従来の半導体記憶装置２００
における複写動作の結果を模式的に表わした図である。
における複写動作の結果を模式的に表わした図である。
１００, ２００ 半導体記憶装置、１, ２, ３, １３
センスアンプ群、５,１５ センスアンプ駆動回路、６
メモリセル、１０ メモリセルアレイ、１１行デコー
ダ、１２ 列デコーダ、２０, ２１, ２２ ＮＭＯＳト
ランジスタ、２３, ２４, ２５ ＰＭＯＳトランジス
タ、６１ トランジスタ、６２ キャパシタ、ＳＡ０,
ＳＡ１, ＳＡ２, ＳＡ３ センスアンプ。
センスアンプ群、５,１５ センスアンプ駆動回路、６
メモリセル、１０ メモリセルアレイ、１１行デコー
ダ、１２ 列デコーダ、２０, ２１, ２２ ＮＭＯＳト
ランジスタ、２３, ２４, ２５ ＰＭＯＳトランジス
タ、６１ トランジスタ、６２ キャパシタ、ＳＡ０,
ＳＡ１, ＳＡ２, ＳＡ３ センスアンプ。
Claims (3)
- 【請求項１】 行および列に配置され、複数のグループ
に分割された複数のメモリセルを備え、 前記複数のグループの各々は、少なくとも１つの前記列
に配置された複数のメモリセルを含み、 前記複数のグループのうち少なくとも１つにおける少な
くとも１つのメモリセルに格納されたデータを、前記少
なくとも１つのグループにおける当該他の少なくとも１
つのメモリセルに複写する複写手段をさらに備えた、半
導体記憶装置。 - 【請求項２】 前記行に配置され、各々が対応する１つ
の前記行に配置された複数のメモリセルに接続された複
数のワード線と、 前記複数のワード線に接続された行デコーダとをさらに
備え、 前記複数のグループの各々はさらに、 少なくとも１つの前記列に配置され、各々が対応する前
記列に配置された複数のメモリセルに接続された少なく
とも１つのビット線対と、 前記少なくとも１つのビット線対に対応して設けられ、
各々が対応するビット線対に接続された少なくとも１つ
のセンスアンプとを含み、 前記複写手段は、前記複数のワード線を順次所定時間活
性化するよう前記行デコーダを制御し、かつ前記複数の
ワード線のうち１つが活性化された後に、前記少なくと
も１つのグループにおけるセンスアンプを活性化し続け
る、請求項１記載の半導体記憶装置。 - 【請求項３】 前記複写手段はさらに、当該他のグルー
プにおけるセンスアンプを前記１つのワード線が活性化
された後に活性化し、前記１つのワード線が非活性化さ
れた後に非活性化する、請求項２記載の半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116897A JPH10302459A (ja) | 1997-04-28 | 1997-04-28 | 半導体記憶装置 |
| TW086112361A TW422948B (en) | 1997-04-28 | 1997-08-28 | Semiconductor memory |
| US08/963,355 US5854771A (en) | 1997-04-28 | 1997-11-03 | Semiconductor memory device including copy circuit |
| KR1019970059815A KR100299337B1 (ko) | 1997-04-28 | 1997-11-13 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11116897A JPH10302459A (ja) | 1997-04-28 | 1997-04-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302459A true JPH10302459A (ja) | 1998-11-13 |
Family
ID=14554212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11116897A Withdrawn JPH10302459A (ja) | 1997-04-28 | 1997-04-28 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5854771A (ja) |
| JP (1) | JPH10302459A (ja) |
| KR (1) | KR100299337B1 (ja) |
| TW (1) | TW422948B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3077651B2 (ja) * | 1997-11-17 | 2000-08-14 | 日本電気株式会社 | 半導体記憶装置 |
| US8824196B2 (en) | 2012-03-30 | 2014-09-02 | International Business Machines Corporation | Single cycle data copy for two-port SRAM |
| US9922695B2 (en) | 2015-03-25 | 2018-03-20 | Intel Corporation | Apparatus and method for page copying within sections of a memory |
| US9881659B2 (en) | 2015-09-25 | 2018-01-30 | Intel Corporation | Technologies for clearing a page of memory |
| US9804793B2 (en) | 2016-03-04 | 2017-10-31 | Intel Corporation | Techniques for a write zero operation |
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