KR100258539B1 - 스태틱형 반도체 메모리 소자 - Google Patents

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히로아키 이와키
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

선택된 디지트 라인 쌍에 전류를 공급하고 모든 디지트 라인 쌍을 구성하는 보상(complementary) 디지트 라인의 전위를 동일하게 회로를 등화시키는 선충전(precharge) 회로를 갖는 반도체 메모리 소자, 열 어드레스 입력 신호에 의해 선택된 디지트 라인 쌍만이 상기 선충전 회로에 의해 선충전된다. 모든 디지트 라인 쌍을 구성하는 보상 디지트 라인의 전위는 선충전 작동 후 상기 등화 회로에 의해 각각 등화된다.

Description

스태틱형 반도체 메모리 소자
[기술분야]
본 발명은 동작시 안정성을 개선한 스태틱형 반도체 메모리 소자에 관한 것이다.
[종래기술]
일반적으로, 반도체 메모리 소자로서의 스태틱형 랜덤 액세스 메모리(SRAM)는, 다이나믹 랜덤 액세스 메모리(DRAM)에 비해, 리프레시 동작을 필요로 하지 않기 때문에, 고속 동작이 가능하다. 또한, SRAM의 동작 타이밍을 디자인하기 쉽기 때문에, 고속 시스템 동작을 요구하고 단시간내에 디자인하여야 하는 응용 주문형 집적 회로(ASIC)에도 쉽게 마운팅된다.
제1도는 종래의 동기식 단일 포트 SRAM의 구성예를 도시하는 블록도이다. 이하 본원에서, 이를 "제1의 종래 기술"이라 한다. 상기 SRAM은 m워드×n비트, p열(여기서, m, n, p는 자연수)이다. 즉, SRAM은, 한 단위로 1비트를 갖는 n개의 기능 블록(180)과, 하나의 어드레스 래치(130)와, 워드 라인의 선택을 결정하기 위한 하나의 행 디코더(121)과, 디지트 라인 쌍의 선택을 결정하기 위한 하나의 열디코더(141)와, 선충전 드라이버(102)를 포함한다. 반면, 상기 기능 블록(180)은, RAM 셀 블록(120)과, p 셋의 디지트 라인 쌍중 하나의 디지트 라인 쌍을 선택하는 열 섹터 유닛(140)과 선충전 유닛(100)과, 감지 증폭기(150)와, 기록 드라이버(151)를 포함한다. 각각의 RAM 셀 블록(120)은, 디지트 라인 쌍과, 워드 라인과, p×(m/p)의 행렬 방식으로 배열된 다수의 RAM 셀로 구성된다.
클럭 신호(CLK)는, 어드레스 래치(130)와, 열 디코더(141)와, 감지 증폭기(150)와, 기능 블록(180) 내의 기록 드라이버(151)에 입력된다. 어드레스 신호(AD)는, 어드레스 래치(130)와, 선충전 드라이버(102)와, 행 디코더(121)에 입력된다. 어드레스 래치(130)로부터 출력된 신호는 행 디코더(121)와 열 디코더(141)에 입력된다. 행 디코더(121)로부터 출력된 워드 라인 신호(WLS)는, 워드 라인을 선택하는 신호이고, 기능 블록(180)의 RAM 셀 블록(120)에 입력된다.
선충전 드라이버(102)로부터 출력된 선충전 제어 신호(PC)는 기능 블록(180)내의 각각의 선충전 유닛(100)에 입력된다. 열 디코더(141)로부터 출력된 열 어드레스 입력 신호(SEL[1:p])는 기능 블록(180) 내의 각각의 열 선택기 유닛(140)에 입력된다. 또한, 기록 인에이블 바 신호(WEB)는 기능 블록(180)의 각각의 감지 증폭기(150)와 각각의 기록 드라이버(151)에 입력된다.
기능 블록(180)에서, 기록 데이터 입력 신호(IN)는 기록 드라이버(151)와 열 선택기 유닛(140)을 통해 RAM 셀 블록(120)에 입력된다. 반면, 판독 데이터 출력 신호(OUT)는 열 선택기 유닛(140)와 감지 증폭기(150)을 통해 RAM 셀 블록(120)으로부터 외부로 출력된다. 선충전 유닛(100)은 디지트 라인 쌍에 전류를 공급하여, RAM 셀 블록(120)의 디지트 라인 쌍이 선충전 드라이버(102)로부터 입력된 신호에 대응하여 선충전된다.
상기와 같이 구성된 SRAM의 작동을 이하에서 설명한다. 제2도는 상기 제1종래 기술의 SRAM의 작동예의 파형을 도시한다. 제2도에서, 클럭 신호(CLK)와, 어드레스 신호(ADj)와, 기록 인에이블 바(bar) 신호(WEB)와, 기록 데이터 입력 신호(IN[i])가 입력 신호로 도시된다. 출력 신호로는, 판독 데이터 출력 신호(OUT[i])가 도시된다. 또한, 내부 신호로, 선충전 제어 신호(PC)와 워드 라인 신호(WLS[k])가 도시된다.
어드레스 신호(ADj)에서, j는 1≤j≤([log2(m)+1)을 충족시키는 정수이고, [u]는 u를 넘지 않는 정수이다. 반면, 데이터 입력 신호(IN[i])는 열에 배열된 다수의 기능 블록(180)중 (i)번째 열에 입력되는 입력 신호를 나타낸다. 또한, 데이터 출력 신호(OUT[i])는 기능 블록(180)의 (i)번째 열에서 출력된 출력 신호를 나타낸다. 여기서, i는 1≤i≤n를 충족시키는 정수이다. 워드 라인 신호(WSL[k])는 RAM 셀 블록(120)내의 행에 배열된 워드 라인중 (k)번째 행에 전송되는 신호이다. 여기서, k는 1≤k≤(m/p)를 충족시키는 정수이다.
반면, 제2도에서, 클럭 신호(CLK)는 T의 주기와 50%의 듀티비를 갖는 신호이고, 사이클(A)은 판독 모드에서의 작동을 나타내고, 사이클(B)은 기록 모드에서의 작동을 나타낸다. 클럭 신호(CLK)가 상승하기 전, "로우(LOW)" 레벨인 동안, 어드레스 신호(ADj)와 기록 인에이블 바 신호(WEB)가 완성된다. 즉, 어드레스 신호(ADj)의 신호 변화가, 클럭 신호(CLK)의 상승 전 어드레스 셋업 시간(tas)에 의해 정해진 시각까지 완성된다. 기록 인에이블 바 신호(WEB)의 신호 변화는 기록 인에이블 바 셋업 시간(tws)에 의해 정해진 시각까지 완성된다.
클럭 신호(CLK)가 "로우" 레벨이면, 상기 선충전 제어 신호(PC)는 "하이(HIGH)" 레벨이고, 모든 디지트 라인 쌍은 선충전된다. 반면, 클럭 신호(CLK)가 "하이" 레벨로 상승하면, 선충전 제어 신호(PC)는 다시 "로우" 레벨로 돌아가 선충전 작동을 종료시킨다. 또한, 클럭 신호(CLK)가 "하이" 레벨로 돌아간 후, 워드 라인은 어드레스 신호(ADj)의 행 어드레스 신호에 의해 선택된다.
이하에서, 판독 모드(사이클 A)의 작동을 설명한다. 먼저, 클럭 신호(CLK)는 "로우" 레벨로 돌아간다. 다음, 모든 디지트 라인 쌍이 선충전된다. 다음, 어드레스 신호(ADj)와 기록 인에이블 바 신호(WEB)가 완성된다. 계속해서, 클럭 신호가 "하이" 레벨로 상승한다. 그 후, 선충전이 종료된다. 다음, 워드 라인 신호(WLS[k])가 "하이" 레벨로 상승한다. 그 후, 판독 데이터 출력 신호(OUT[i])가 출력된다.
이제부터는 기록 모드(사이클 B)를 설명한다. 먼저, 클럭 신호(CLK)가 "로우" 레벨로 된다. 다음, 모든 디지트 라인 쌍이 선충전된다. 그 후, 클럭 신호가 "하이" 레벨로 상승한다. 다음, 선충전이 종료된다. 다음, 선택된 워드 라인 신호(WSL[k])가 "하이" 레벨로 상승한다. 다음, 기록 데이터 입력 신호(IN[i])가 입력된다.
따라서, 제1종래 기술에서, 클럭 신호(CLK)가 상승하기 전에, 모든 디지트 라인 쌍의 선충전이 완료된다. 따라서, 클럭 신호(CLK)가 상승하는 시간부터 판독 데이타 출력 신호(OUT[i])로서 데이터가 출력되는 시간까지의 시간(tacc)(액세스 시간)은 상기 선충전 주기를 포함하지 않는다. 상기 SRAM은 일반적으로 고속 작동용 회로에 응용된다.
그러나, 상기 제1종래 기술에서, 클럭 신호(CLK)가 "로우" 레벨인 동안, 즉, 어드레스가 완성되기 전, 모든 디지트 라인 쌍이 선충전된다. 따라서, 선택되지 않은 디지트 라인 쌍도 선충전되고, 그 결과, 선충전에 필요한 필요 전력 소비가 증가한다. 예를들어, 0.5㎛ 규정(rule)하에서 고안된 1088워드×24비트를 갖는 SRAM의 경우, 선충전에 대한 필요 전력 소비의 비가 전체 소비의 약 50%에 달한다.
전력 소비를 감소시키기 위해 고안된 반도체 소자가, 일본 특허 공보 제 평성2-146183 호에 공개되어 있다. 이하 본원에서 상기 예를 "제2종래 기술"이라 한다. 제3도는 상기 제2종래 기술의 반도체 소자의 구성을 도시한 블록도이다. 제3도에 도시된 상기 제2종래 기술은, 제1종래 기술에 비해, 선충전 디코더(101)를 더 포함하는 것이 다르다. 제3도에서, 제1도에 도시된 것과 동일 요소에는 동일한 참고 번호를 붙이고 상세한 설명을 생략한다.
제3도에 도시된 바와 같이, 어드레스 신호(AD)와 어드레스 래치(130)로부터 출력된 신호가 선충전 디코더(101)에 입력된다. 선충전 디코더(101)로부터 출력된 신호는 선충전 드라이버(102)에 입력된다.
상기와 같이 설정된 구성의 제2종래 기술에서, 선충전 디코더(101)는, 어드레스 신호(AD)와 어드레스 래치(130)로부터 출력된 신호에 따른 열 선태에 의해 선택된 디지트 라인 쌍을 선충전하기 위한 회로만을 선택한다. 따라서, 선충전은 어드레스 신호(AD)에 의해 선택된 디지트 라인 쌍에 대해서만 가능하다. 그 결과, SRAM의 구성이 8열 구성이라면, 제2종래 기술은 제1종래 기술의 1/8로 선충전에 필요한 전력 소비를 줄일 수 있다.
그러나, 제2종래 기술의 반도체 소자에서, 선택되지 않은 디지트 라인 쌍을 형성하는 보상 디지트 라인간의 전위치는, 최대로 전원 전압(Vdd)까지 증가한다. 이 경우, 이하의 문제점이 발생할 수 있다.
제4도는 기록시의 1비트 기능 블록의 작동을 도시하고, 도 5는 판독시의 1비트 기능 블록의 작동을 도시한다. 제4도 및 제5도에 도시된 기능 블록은 8열 구성을 갖는 단일 포트 SRAM의 일부이다.
제4도 및 제5도에 도시된 바와 같이, 각각의 RAM 셀 블록(120)에는, 디지트 라인 쌍(160a, 160b, ... 160h)이 열로 배열되고, 워드 라인(WL[1], WL[2], ... WL[(m/80-1], WL[m/8])이 행으로 배열된다. 상기 디지트 라인과 워드 라인에 접속된 RAM 셀은 각각 디지트 라인 쌍과 워드 라인이 교차하는 지점에 배열된다. 제4도와 제5도에서, 디지트 라인 쌍(160x)(x=a 내지 h)과 워드 라인(WL[y](y=1 내지 m/8)이 교차하는 지점의 RAM 셀을 RM(x, WL[y])로 표시한다.
선충전 드라이버(102)로부터 출력된 선충전 제어 신호(PC[1], PC[2], ... PC[7], PC[8])는 각각 선충전 유닛(100)을 구성하는 선충전기(100a, 100b, ... 100h)에 입력된다. 그 후, 전류는 상기 신호에 따라 각각의 선충전기로부터 각각의 디지트 라인 쌍으로 공급된다.
반면, 디지트 라인 쌍(160a, 160b, ... 160h)의 다른 끝은 열 선택기 유닛(140)을 구성하는 열 선택기(140a, 140b, ... 140h)에 접속된다. 열 디코더(141)로부터 출력된 열 어드레스 입력 신호(SEL[1:8])는 각각의 열 선택기에 입력된다.
제4도는 데이터가 RAM 셀 RM(a, WL[1])에 기록되는 상황을 도시한다. 즉, 디지트 라인 쌍(160a)은 열 어드레스 입력 신호(SEL[1])를 열 선택기 유닛(140a)에 입력하여 선택된다. 이와 함께, 워드 라인(WL[1])은 상기 워드 라인 신호(WLS)에 의해 선택된다. 이에 의해, 기록 드라이버(151)에 입력되는 기록 데이터 입력 신호(IN)는 RAM 셀 RM(g, WL[m/8])에 기록된다.
반면, 제5도는 RAM 셀 RM(g, WL[8])에 기억된 데이터를 판독하는 상황을 도시한다. 즉, 판독에 따라, 디지트 라인 쌍(160g)과 워드 라인(WL[m/8])을 선택하여, RAM 셀 RM(g, WL[m/8])에 기억된 유지(holding) 데이터가 감지 증폭기(150)를 통해 판독 데이터 출력 신호(OUT)로 출력된다.
제6도는 제4도에 도시된 기록 작동과 제5도에 도시된 판독 작동이 차례로 행해질 때의 작동을 도시한 파형도이다. 사이클(C)동안 도시된 기록 작동과 사이클(D)동안 도시된 판독 작동이 차례로 행해지면, 싸이클(C)에서 선택된 디지트 라인 쌍(160a)은 이어지는 싸이클(D) 동안은 선택되지 않는다. 따라서, 디지트 라인 쌍(160a)은 선충전되지 않는다. 그 결과, 디지트 라인 쌍(160a)을 구성하는 보상 디지트 라인간에는, 싸이클(C)에서의 판독 작동에 따라 제공된 전위차가 싸이클(D)에서 유지될 수 있다.
이때, 선택되지 않은 디지트 라인 쌍(160a)과 선택된 워드 라인(WL[m/8])에 접속된 RAM 셀 RM(a, WL[m/8])의 싸이클(C)에 기록된 데이터와 반대의 데이터를 유지하면, RAM 셀 RM(a, WL[m/8])의 유지 데이터는, 디지트 라인 쌍(160a)를 구성하는 보상 디지트 라인간에 존재하는 전위차에 의해 반전될 수 있다.
또한, 상기와 같이 설정되었다면, 기록 모드에서 선택된 디지트 라인 쌍(160a)이 다음 싸이클에서 선택되지 않은 경우, 기록시의 전위차는 기록 모드에서 선택된 디지트 라인 쌍을 구성하는 보상 디지트 라인간에 유지될 수 있다. 따라서, 다음 싸이클에서 선택된 디지트 라인 쌍과 워드 라인에 접속된 RAM 셀의 데이터는, 잔여 전위차에 의해 파괴된다.
또한, 소정의 워드 라인이 긴 주기동안 선택된다면, 즉 예를들어, 워드 라인(WL[1])과 디지트 라인 쌍(160b 내지 160h)에 접속된, RAM 셀 RM(b, WL[1], ... RAM 셀 RM(h, WL[1])이 도 4에서 연속해서 선택된다면, 선택되지 않은 디지트 라인 쌍(160a)을 형성하는 보상 디지트 라인간의 전위차는 증가한다. 이에따라, 선택되지 않은 디지트 라인 쌍(160a)에 접속된 RAM 셀 RM(a, WL[1])의 데이터는 파괴될 수 있다.
또한, 소정의 디지트 라인 쌍에서, 비록 동일 데이터를 유지하는 RAM 셀에 접속된 워드 라인이 연속적으로 선택되더라도, 소정의 디지트 라인 쌍을 구성하는 보상 디지트 라인간의 전위차는 증가할 수 있다. 이에따라, 선택된 RAM 셀에 순차적으로 유지되고 소정의 디지트 라인 쌍에 접속된 것과 반대의 데이터를 유지하는 RAM 셀의 데이터는 파괴될 수 있다.
상기와 같이, 종래의 반도체 소자에서 발생하는 문제를 동기식 SRAM에서 설명하였지만, 비동기식 SRAM에서도 동일한 문제가 발생할 수 있다.
본 발명의 목적과 동작시 안정성을 개선한 스태틱형 반도체 메모리 소자를 제공하는 것이다.
본 발명에 따른 스태틱형 반도체 메모리 소자는, RAM 셀 블록과, 선충전 회로와, 등화(equalizing) 회로를 포함한다. 상기 RAM 셀 블록은 다수의 디지트 라인 쌍과, 다수의 워드 라인과, 상기 디지트 라인 쌍과 워드 라인에 접속되어 데이터를 기억하는 다수의 RAM 셀을 포함한다. 각각의 디지트 라인 쌍은 보상 디지트 라인으로 구성된다. 상기 선충전 회로는 열 어드레스 입력 신호에 의해 다수의 디지트 라인 쌍중 선택된 소정의 디지트 라인 쌍만을 선충전시킨다. 상기 등화 회로는, 모든 디지트 라인 쌍을 구성하는 보상 디지트 라인의 전위를 상기 소정의 디지트 라인 쌍이 선충전되지 않은 주기동안 동일 전위로 등화시킨다.
상기 등화 회로는 RAM 셀로부터 데이터를 판독하는 판독 작동 사이클과 RAM 셀에 데이터를 기록하는 기록 작동 사이클에 적어도 한 번 작동하는 것이 바람직하다. 따라서, 모든 디지트 라인 쌍을 구성하는 상기 보상 디지트 라인의 전위는 각각 동일 전위로 등화된다.
반면, 상기 선충전 회로는, 소정의 디지트 라인 쌍을 선충전시키는 선충전기와, 상기 선충전기를 구동시키는 선충전 드라이버와, 상기 선충전기의 작동 타이밍을 결정하는 선충전 디코더를 포함한다. 또한, 상기 등화 회로는, 소정의 디지트 라인 쌍을 형성하는 보상 디지트 라인의 전위를 등화시키는 등화기와, 상기 등화기를 구동시키는 등화기 드라이버를 포함한다.
또한, 상기 등화 회로는, 상기 등화기의 작동 타이밍을 결정하는 제어기를 더 포함한다.
본 발명에서, 선택된 소정의 디지트 라인 쌍을 선충전시키는 주기를 제외한 주기동안, 상기 모든 보상 디지트 라인의 전위는 상기 등화 회로에 의해 동일 전위로 등화된다. 따라서, 선택되지 않은 디지트 라인 쌍을 형성하는 디지트 라인간의 전위차는 RAM 셀에 기억된 데이터를 반전시키지 않는 레벨까지 감소시킬 수 있다. 그 결과, 반도체 메모리 셀의 전력 소비는 상기 소자의 작동을 안정시키도록 낮아진다.
본 발명은 실시예의 도면과 그 상세한 설명으로부터 완전히 이해될 것이나, 그것은 본 발명의 제한이 아니며, 단지 설명과 이해를 위한 것일 뿐이다.
제1도는 종래의 동기식 단일 포트 SRAM의 구성예를 도시한 블록도.
제2도는 제1의 종래 기술의 SRAM의 동작예의 파형도.
제3도는 제2의 종래 기술의 반도체 소자의 구성을 도시한 블록도.
제4도는 기록시 1비트 기능 블록의 동작을 도시한 블록도.
제5도는 판독시 1비트 기능 블록의 동작을 도시한 블록도.
제6도는 제4도에 도시된 기록 동작과 제5도에 도시된 판독 동작이 연속적으로 행해지는 경우의 동작을 도시한 파형도.
제7도는 본 발명에 따른 반도체 메모리 소자의 제1실시예의 구성을 도시한 블록도.
제8도는 상기 반도체 소자의 제1실시예의 동작을 도시한 파형도.
제9도는 기록시 1비트 기능 블록의 동작을 도시한 블록도.
제10도는 판독시 1비트 기능 블록의 동작을 도시한 블록도.
제11도는 제9도에 도시된 기록 동작과 제10도에 도시된 판독 동작이 연속적으로 행해지는 경우의 동작을 도시한 파형도.
제12도는 본 발명에 따른 반도체 메모리 소자의 제2실시예의 구성을 도시한 블록도.
제13도는 상기 반도체 메모리 소자의 제2실시예의 동작을 도시한 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 선충전 유닛 102 : 선충전 드라이버
120 : RAM 셀 블록 130 : 어드레스 래치
140 : 열 선택기 유닛 141 : 열 디코더
150 : 감지 증폭기 151 : 기록 드라이버
180 : 기능 블록
첨부된 도면과 실시예를 참고로 본 발명을 상세히 설명한다. 이하의 설명에서, 본 발명의 이해를 위해 여러 특정 실시예를 정한다. 그러나, 당업자라면 본 발명이 상기 특정예외에도 가능함을 알 수 있을 것이다. 공지된 구조는 본 발명을 명료히하기 위해 설명을 생략한다.
제7도는 본 발명에 따른 반도체 메모리 소자의 제1실시예 구성을 도시한 블록도이다. 제7도에 도시된 반도체 메모리 소자는, m워드×n비트, p열(m, n, p는 자연수)로 구성된 동기식 SRAM이다. 즉, 상기 SRAM은, 하나의 유닛으로 1비트를 갖는 n개의 기능 블록(190)과, 어드레스 래치(130)와, 워드 라인의 선택을 결정하는 행 디코더(121)와, 디지트 라인 쌍의 선택을 결정하는 열 디코더(141)와, 등화기 제어기(111)와, 등화기 드라이버(112)와, 선충전 디코더(101)와, 선충전 드라이버(102)를 포함한다. 또한, 상기 기능 블록(190)은, RAM 셀 블록(120)과, p셋의 디지트 라인 쌍중 한 셋의 디지트 라인 쌍을 선택하는 열 선택기 유닛(140)과, 선충전 유닛(100)과, 감지 증폭기(150)와, 기록 드라이버(151)와, 디지트 라인 상을 형성하는 보상 디지트 라인의 전위를 동일 전위로 등화시키는 등화기 유닛(110)을 포함한다. 각각의 RAM 셀 블록(120)은 디지트 라인 쌍과, 워드 라인과 p×(m/p)의 행렬로 배열된 다수의 RAM 셀로 구성된다.
클럭 신호(CLK)는, 어드레스 래치(130) 및 기능 블록(190)의 감지 증폭기(150)와 기록 드라이버(151)에 입력된다. 어드레스 신호(AD)는, 어드레스 래치(130)와, 등화기 제어기(111)와, 선충전 디코더(101)와, 행 디코더(121)에 입력된다. 어드레스 래치(130)으로부터 출력된 신호는 행 디코더(121)와, 선충전 디코더(101)와 열 디코더(141)에 입력된다.
선충전 디코더(101)로부터 출력된 신호는 상기 등화기 제어기(111)에 입력된다. 이와 함께, 상기 신호는, 선충전 제어 신호(PC[1:p])로서, 각각의 기능 블록(190)의 선충전기 유닛(100)에 입력된다. 상기 등화기 드라이버(112)로부터 출력된 신호는 등화기 제어 신호(EQ)의 역할을 하고, 각 기능 블록(190)의 등화기 유닛(110)에 입력된다. 행 디코더(121)로부터 출력된 워드 라인 신호(WLS(1:m/p])는 워드 라인을 선택하는 신호이고, 기능 블록(190)의 RAM 셀 블록(120)에 입력된다.
열 디코더(141)로부터 출력되는 열 어드레스 입력 신호(SEL[1:p])는 기능 블록(190)의 각각의 열 선택기 유닛(140)에 입력된다. 또한, 기록 인에이블 바 신호(WEB)는 기능 블록(190)의 각각의 감지 증폭기(150)와 각각의 기록 드라이버(151)에 입력된다.
기능 블록(190)에서, 기록 데이터 입력 신호(IN)는 기록 드라이버(151)와 열 선택기 유닛(140)을 통해 RAM 셀 블록(120)에 입력된다. 반면, RAM 셀 블록(120)으로부터 출력된 판독 데이터 출력 신호(OUT)는 열 선택기 유닛(140)과 감지 증폭기(150)을 통해 외부로 출력된다. 선충전기 유닛(100)은 선충전 제어 신호(PC[1:p])에 응답하여 등화기 유닛(110)을 통해 RAM 셀 블록(120)의 디지트 라인 쌍에 전류를 공급한다.
상기와 같이 구성된 반도체 메모리 소자의 작동을 이하에서 설명한다. 제8도는 반도체 메모리 소자의 제1실시예의 작동의 파형을 도시한 도면이다. 제8도에서 클럭 신호(CLK)와, 어드레스 신호(ADj)(I≤j≤[log2(m)]+1)와, 기록 인에이블 바 신호(WEB)와 기록 데이터 입력 신호 IN[i](1≤i≤n)가 입력 신호로서 도시된다. 출력 신호로는, 판독 데이터 출력 신호 OUT[i]가 도시된다. 또한, 내부 신호로서, 등화기 제어 신호(EQ)와, 선충전 제어 신호(PC[i])와, 워드 라인 신호(WLS[k])(1≤k≤(m/p)가 도시된다.
제8도에서, 클럭 신호(CLK)는 T의 주기와 50%의 듀티비를 갖는 신호이다. 어드레스 신호(ADj)와 기록 인에이블 바 신호(WEB)는 클럭 신호(CLK)의 상승 전에 완성된다. 즉, 어드레스 신호(ADj)의 신호 변화는 클럭 신호(CLK)의 상승 전에 어드레스 셋업 시간(tas)에 의해 정해진 시간까지 완료된다. 기록 인에이블 바 신호(WEB)의 신호 변화는 기록 인에이블 바 셋업 시간(tws)에 의해 정해진 시간까지 완료된다.
또한, 선충전 제어 신호(PC[i])는, 클럭 신호(CLK)의 상승 후 변화하여, 열 선택에 의해 선택된 디지트 라인 쌍에 접속된 선충전기에만 작용한다. 이에따라, 단지 선택된 디지트 라인 쌍만이 선충전된다. 등화기 제어 신호(EQ)가 "하이" 레벨이면, 보상 디지트 라인의 전위는 등화기 유닛(110)에 의해 등화된다.
이하에서, 판독 모드에서의 작동을 설명한다. 먼저, 워드 라인 신호(WLS[k])가 "로우" 레벨로 전환된다. 다음, 등화기 제어 신호(EQ)가 "하이" 레벨로 전환된다. 계속해서, 클럭 신호(CLK)가 상승하여 "하이" 레벨로 된다. 또한, 등화기 제어 신호(EQ)는 "로우" 레벨로 전환되어 등화 작동을 종료시킨다. 다음, 선택된 디지트 라인 쌍에 대한 선충전이 시작된다. 그 후, 선충전이 완성된다. 다음, 워드 라인 신호(WLS[k])가 "하이" 레벨로 상승한다. 그 후, 판독 데이터 출력 신호(OUT[i])가 출력된다.
이제, 기록 모드에 대해 설명한다. 먼저, 워드 라인 신호(WLS[k])가 "로우" 레벨로 전환된다. 다음, 등화기 제어 신호(EQ)가 "하이" 레벨로 전환되어 등화 작동을 시작한다. 계속해서, 클럭 신호(CLK)가 "하이" 레벨로 상승한다. 다음, 등화기 제어 신호(EQ)가 "로우" 레벨로 전환되어 등화 작동을 종료시킨다. 계속해서, 선택된 디지트 라인 쌍에 대한 선충전이 시작된다. 그 후, 선충전이 완성된다. 다음, 워드 라인 신호(WLS[k])가 "하이" 레벨로 상승한다. 다음, 기록 데이터 입력 신호(IN[i])가 입력된다.
디지트 라인 상이 기록 모드에서 선충전되지 않느다면, 이하의 작동이 선택될 수 있다. 먼저, 워드 라인 신호(WLS[k])가 "로우" 레벨로 전환된다. 다음, 등화기 제어 신호(EQ)가 "하이" 레벨로 전환되어 등화 작동을 시작한다. 계속해서, 클럭 신호(CLK)가 "하이" 레벨로 상승한다. 다음, 등화기 제어 신호(EQ)가 "로우" 레벨로 전환되어 등화 작동을 종료시킨다. 다음, 워드 라인 신호(WLS[k])가 "하이" 레벨로 상승한다. 다음, 기록 데이터 입력 신호(IN[i])가 입력된다.
제9도는 기록시 1비트의 기능 블록의 작동을 도시한 블록도이고, 제10도는 판독시 1비트의 기능 블록의 작동을 도시한 블록도이다. 제9도 및 제10도에 도시된 기능 블록은 8열 구성을 하고 있음에 주의해야 한다.
제9도와 제1도에 도시한 바와 같이, 각각의 RAM 셀 블록(120)과, 디지트 라인 쌍(160a, 160b, ... 160h)이 열로 배열되고, 워드 라인(WL[1], WL[2], ... WL[(m/8)-1], WL[m/8])이 행으로 배열된다. 디지트 라인 쌍과 워드 라인이 교차하는 각각의 위치에서는, 디지트 라인과 워드 라인에 접속된 RAM 셀이 배열된다. 제9도와 제10도에서, 디지트 라인 쌍(160x)(x= a 내지 h)과 워드 라인(WL[y])(y= 1 내지 (m/8))이 교차하는 위치의 RAM 셀을 RM(x, WL[y])로 나타낸다.
선충전 드라이버(102)로부터 출력된 선충전 제어 신호(PC[1], PC[2], ... PC[7], PC[8])는 선충전기 유닛(100)을 형성하는 각각의 선충전기(100a, 100b, ... 100h)에 입력된다. 각각의 선충전기로부터 출력되는 신호는 등화기 유닛(110)을 형성하는 각각의 등화기를 통해 각각의 디지트 라인 쌍에 입력된다.
반면, 디지트 라인 쌍(160a, 160b, ... 160h)의 다른 끝은, 열 선택기 유닛(140)을 형성하는 열 선택기(140a, 140b, ... 140h)에 접속된다. 열 디코더(141)로부터 출력된 열 어드레스 입력 신호(SEL[1:8])는 각각의 열 선택기로 입력된다.
제9도는 데이터가 RAM 셀(RM(a, WL[1])에 기록된 상태를 도시한다. 즉, 디지트 라인 쌍(160a)은 열 어드레스 입력 신호(SEL)를 열 선택기 유닛(140)에 입력시켜 선택된다. 이와 관련하여, 워드 라인(WL[1])은 워드 라인 신호(WLS)에 의해 선택된다. 이에 따라, 기록 드라이버(151)에 입력되는 기록 입력 신호(IN)는 RAM 셀(RM(a, WL[1])에 기록된다.
반면, 제10도는 RAM 셀(RM(g, WL[m/8]))에 기억된 데이터를 판독하기 위한 상태를 도시한다. 즉, RAM 셀(RM(g, WL[m/8]))에 기억된 유지 데이터는, 디지트 라인 쌍(160g)와 워드 라인(WL[m/8])의 선택에 의해, 판독시의 감지 증폭기(150)를 통해 판독 데이터 출력 신호(OUT)로 출력된다.
제11도는 제9도에 도시된 기록 작동과 제10도에 도시된 판독 작동이 연속적으로 행해지는 상황의 작동을 도시한 파형도이다. 사이클(C)로 도시된 기록 작동과 사이클(D)로 도시된 판독 작동이 차례로 행해지면, 사이클(C)에서 디지트 라인 쌍(160a)을 형성하는 보상 디지트 라인의 전위는 다음 사이클(D)까지 등화기 제어 신호(EQ)에 의해 등화된다. 따라서, 비록 RAM 셀(RM(a, WL[m/8]))이 RAM 셀(RM(a, WL[1]))과 반대의 데이터를 갖더라도, 디지트 라인 쌍(160a)의 보상 디지트 라인간의 전위차는 감소될 수 있다. 그 결과, RAM 셀(RM(a, WL[m/8]))의 데이터의 반전(inversion)을 성공적으로 방지할 수 있다.
상기 설명한 바와 같이, 도시된 실시예에서, 기록 작동의 완성 후, 다음 판독 작동이나 기록 작동 전, 모든 보상 디지트 라인간의 전위는 각각 등화시킬 수 있다. 따라서, 반도체 메모리 소자 작동의 안정화로 인해 RAM 셀의 유지 데이터를 파괴하지 않는다. 또한, 단지 선택된 디지트 라인 쌍만이 선충전되기 때문에, 전력 소비를 감소시킬 수 있다.
제12도는 본 발명에 따른 반도체 메모리 소자의 제2실시예의 구성을 도시한 블록도이다. 제12도에 도시한 바와 같이, 도시된 반도체 메모리 소자는 m워드×n비트, p열(m, n, p는 자연수)로 구성된 비동기식 단일 포트 SRAM이다. 제12도에 도시된 상기 제2실시예는, 제어기(200)가 등화기 제어기(111) 대신에 제공된 점이, 제1실시예와 다르다. 따라서, 제12도에서, 제7도와 동일한 부분은, 동일 부호를 붙이고, 본 발명의 설명을 명료히하기 위해 자세한 설명을 생략한다.
제2실시예에서, 어드레스 신호(AD)는, 제어기(200)와, 어드레스 래치(130)와, 행 디코더(121)와, 선충전 디코더(101)에 입력된다. 제어기(200)로부터 출력된 신호는, 등화기 드라이버(112)와 열 디코더(141) 및, 기능 블록(190) 내의 감지 증폭기(150)와 기록 드라이버(151)에 입력된다. 따라서, 제2실시예에서, 제어기(200)는 내부 신호를 출력하여 SRAM 회로의 각각의 블록을 제어한다. 등화기 드라이버(112)는 제어기(200)의 직접적인 제어도 받는다.
이제 상기와 같이 구성된 반도체 메모리 소자의 제2실시예의 작동을 설명한다. 제13도는 반도체 메모리 소자의 제2실시예의 작동의 파형을 도시하는 도면이다. 제13도에서, 어드레스 신호(ADj)와, 기록 인에이블 바 신호(WEB)와, 기록 데이터 입력 신호(IN[i])가 입력 신호로 도시된다. 출력 신호로는 판독 데이터 출력 신호(OUT[i])가 도시된다. 또한, 내부 신호로는, 등화기 제어 신호(EQ)와, 선충전 제어 신호(PC[i])와, 워드 라인 신호(WLS[k])가 도시된다.
이하에서 판독 모드시의 작동을 설명한다. 먼저, 워드 라인 신호(WLS[k])가 "로우" 레벨로 전환된다. 다음, 등화기 제어 신호(EQ)가 "하이" 레벨로 전환되어 등화 작동을 시작한다. 계속해서, 어드레스 신호(ADj)가 각각의 회로에 입력된다. 다음, 등화기 제어 신호(EQ)가 "로우" 레벨로 전환되어 등화 작동을 종료시킨다. 다음, 선택된 디지트 라인 쌍의 선충전이 시작된다. 그 후, 선충전이 완성된다.다음, 워드 라인 신호(WLS[k])가 "하이" 레벨로 상승된다. 그 후, 판독 데이터 출력 신호(OUT[i])가 출력된다.
이제, 기록 모드에 대해 설명한다. 먼저, 워드 라인 신호(WLS[k])가 "로우" 레벨로 전환된다. 다음, 등화기 제어 신호(EQ)가 "하이" 레벨로 전환되어 등화 작동을 시작한다. 계속해서, 어드레스 신호(ADj)가 각각의 회로에 입력된다. 다음, 상기 등화기 제어 신호(EQ)는 "로우" 레벨로 전환되어 등화 작동을 종료시킨다. 계속해서, 선택된 디지트 라인 쌍에 대한 선충전이 시작된다. 그 후, 선충전이 완성된다. 다음, 워드 라인 신호(WLS[k])가 "하이" 레벨로 상승한다. 다음, 기록 데이터 입력 신호(IN[i])가 입력된다.
만약, 디지트 라인 상이 기록 모드에서 선충전되지 않으면, 다음의 작동을 선택할 수 있다. 먼저, 워드 라인 신호(WLS[k])가 "로우" 레벨로 된다. 다음, 등화기 제어 신호(EQ)가 "하이" 레벨로 되어 등화 작동을 시작한다. 계속해서, 어드레스 신호(ADj)가 각각의 회로에 입력된다. 다음, 등화기 제어 신호(EQ)가 "로우" 레벨로 되어 등화 작동을 종료시킨다. 다음, 워드 라인 신호(WLS[k])는 "하이" 레벨로 상승한다. 다음, 기록 데이터 입력 신호(IN[i])가 입력된다.
비록 제2실시예에서, RAM 셀 RM(a, WL[1])에 데이터를 기록한 후, 판독 작동에서 RAM 셀 RM(g, WL[m/8])로부터 데이터가 판독되면, 등화 작동은 모든 디지트 라인 쌍에 대해 행해진다. 따라서, 제1실시예에서와 마찬가지로, 디지트 라인 쌍(160a)을 형성하는 보상 디지트 라인의 전위는 등화된다. 이에 따라, 비록 선택되지 않은 디지트 라인 쌍(160a)에 접속된 RAM 셀 RM(a, WL[m/8])이 RAM 셀 RM(a, WL[1])에 유지되는 것과 반대의 데이터를 유지하더라도, RAM 셀 RM(a, WL[m/8])의 데이터는 파괴되지 않는다.
상기 기술한 바와 같이, 비록 비동기식 SRAM에서라도, 기록 작동의 완성 후, 다음 판독 작동이나 기록 작동의 시작 전, 모든 보상 디지트 라인간의 전위는 등화된다. 그러므로, RAM 셀의 유지 데이터를 파괴하지 않고 반도체 메모리 소자의 작동을 성공적으로 안정화시킨다.
비록 본 발명이 실시예에 관해 기술하고 설명하였지만, 당업자라면 본 발명의 정신과 관점을 벗어나지 않는 다양한 변화, 삭제, 부가 등이 가능함을 알 것이다. 그러므로, 본 발명은 상기 특정 실시예에 한정되지 않으며, 첨부된 특허청구범위에 설정된 특징의 관점 내이고 동등한 모든 가능한 실시예를 포함한다 할 것이다.
예를들어, 본 발명에 따른 반도체 메모리 소자는 동일한 효과를 얻기 위한 다중 포트 SRAM에도 적용될 수 있다.

Claims (5)

  1. 각각이 보상 디지트 라인(complemetry digit line)으로 구성된 다수의 디지트 라인 쌍과, 다수의 워드 라인과, 상기 디지트 라인과 상기 워드 라인에 접속되어 데이터를 기억하는 다수의 RAM 셀을 포함하는 RAM 셀 블록과, 열 어드레스 입력 신호에 의해 다수의 디지트 라인 쌍중 선택된 소정의 디지트 라인 쌍만을 선충전하기 위한 선충전 회로(precharge circuit)와, 상기 소정의 디지트 라인 쌍이 선충전되지 않는 주기동안, 모든 디지트 라인 쌍을 구성하는 상기 보상 디지트 라인의 전위를 동일 전위로 등화시키는 등화 회로(equalizing circiut)를 포함하는 스태틱형 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 등화 회로가, 상기 RAM 셀로부터 데이터를 판독하는 판독 작동 사이클과 상기 RAM 셀에 데이터를 기록하는 기록 작동 사이클동안 적어도 한 번 작동하여, 모든 디지트 라인 쌍을 구성하는 상기 보상 디지트 라인의 전위를 등화시키는 스태틱형 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 선충전 회로가, 상기 소정의 디지트 라인 쌍을 선충전시키는 선충전기와, 상기 선충전기를 구동시키는 선충전 드라이버와, 상기 선충전기의 작동 타이밍을 결정하는 선충전 디코더를 포함하는 스태틱형 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 등화 회로가, 모든 디지트 라인 쌍을 구성하는 상기 보상 디지트 라인의 전위를 등화시키는 등화기와, 상기 등화기를 구동시키는 등화기 드라이버를 포함하는 스태틱형 반도체 메모리 소자.
  5. 제4항에 있어서, 상기 등화 회로가 상기 등화기의 작동 타이밍을 결정하는 제어기를 포함하는 스태틱형 반도체 메모리 소자.
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