JPH10294365A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10294365A JPH10294365A JP9102169A JP10216997A JPH10294365A JP H10294365 A JPH10294365 A JP H10294365A JP 9102169 A JP9102169 A JP 9102169A JP 10216997 A JP10216997 A JP 10216997A JP H10294365 A JPH10294365 A JP H10294365A
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Abstract
(57)【要約】
【課題】 Al埋め込みプラグを形成する際、ホールと
配線の目ずれを防止し、かつAl配線のエッチングの歩
留まりを向上させる。 【解決手段】 絶縁膜に形成したホール3aの開口縁角
部に丸味4を形成し、ホール3aの内壁に沿って形成す
る導電体膜52の膜厚を、ホール3aの開口縁の丸味4
上で厚くする。この導電体膜52の膜厚が厚いことを利
用して、ホール3a内までのエッチングの進行を阻止す
る。
配線の目ずれを防止し、かつAl配線のエッチングの歩
留まりを向上させる。 【解決手段】 絶縁膜に形成したホール3aの開口縁角
部に丸味4を形成し、ホール3aの内壁に沿って形成す
る導電体膜52の膜厚を、ホール3aの開口縁の丸味4
上で厚くする。この導電体膜52の膜厚が厚いことを利
用して、ホール3a内までのエッチングの進行を阻止す
る。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の構造
及び製造方法、特にコンタクトホールやビアホールの構
造及びその形成方法に関するものである。
及び製造方法、特にコンタクトホールやビアホールの構
造及びその形成方法に関するものである。
【0002】
【従来の技術】従来、ホールにスパッタによってAlを
埋め込むにあたっては、図3(a)に示されるように、
Si基板1上に層間絶縁膜3、下層配線2、層間絶縁膜
3が積層され、上層の層間絶縁膜3にホールが形成さ
れ、その後、ホール底部の自然酸化膜が除去され、ホー
ルの埋め込み性を向上させるために、埋め込み前にAr
の逆スパッタが行われ、ホール底部の自然酸化膜が除去
されるとともに、ホール開口縁の角部が円弧状に丸味4
を帯びるように処理されていた。
埋め込むにあたっては、図3(a)に示されるように、
Si基板1上に層間絶縁膜3、下層配線2、層間絶縁膜
3が積層され、上層の層間絶縁膜3にホールが形成さ
れ、その後、ホール底部の自然酸化膜が除去され、ホー
ルの埋め込み性を向上させるために、埋め込み前にAr
の逆スパッタが行われ、ホール底部の自然酸化膜が除去
されるとともに、ホール開口縁の角部が円弧状に丸味4
を帯びるように処理されていた。
【0003】その後、図3(b)に示されるように、A
lの塗れ性を向上させるためにTiやTiNなどの下地
膜5がスパッタ成膜され、その後、図3(c)に示され
るように、Alを基板温度をあげてスパッタ成膜した
り、またはAlをスパッタ成膜した後、スパッタチャン
バ内でアニールすることにより、Al合金6の埋め込み
が行われていた。
lの塗れ性を向上させるためにTiやTiNなどの下地
膜5がスパッタ成膜され、その後、図3(c)に示され
るように、Alを基板温度をあげてスパッタ成膜した
り、またはAlをスパッタ成膜した後、スパッタチャン
バ内でアニールすることにより、Al合金6の埋め込み
が行われていた。
【0004】ここで、図4(a)に示されるように、ホ
ール内にAlを埋め込む際に、ホールの開口縁が狭まっ
ていると、ホールの開口縁付近がAl合金6で閉塞され
てしまい、ホール内にボイド8が残り、ホール内へのA
l合金6の埋め込みができなくなってしまう。そこで、
前述のようにAl合金の埋め込み作業前に、Arの逆ス
パッタによりホールの開口縁の角部を丸くしたり(図4
(b))、ホールの側壁にテーパ9をつけてスパッタ成
膜した下地膜やAlのカバレージをよくしたり(図4
(c))、また、ホールのドライエッチ前にウェットエ
ッチングをすることにより、ホールの開口縁に凹陥部1
0を形成していた(図4(d))。
ール内にAlを埋め込む際に、ホールの開口縁が狭まっ
ていると、ホールの開口縁付近がAl合金6で閉塞され
てしまい、ホール内にボイド8が残り、ホール内へのA
l合金6の埋め込みができなくなってしまう。そこで、
前述のようにAl合金の埋め込み作業前に、Arの逆ス
パッタによりホールの開口縁の角部を丸くしたり(図4
(b))、ホールの側壁にテーパ9をつけてスパッタ成
膜した下地膜やAlのカバレージをよくしたり(図4
(c))、また、ホールのドライエッチ前にウェットエ
ッチングをすることにより、ホールの開口縁に凹陥部1
0を形成していた(図4(d))。
【0005】ホールへのAl合金6の埋め込みが終了し
た後、Alの配線形成を行うためにリソグラフィー工
程、Alエッチング工程をへて、AlビアとAl配線を
形成していた(図3(c))。
た後、Alの配線形成を行うためにリソグラフィー工
程、Alエッチング工程をへて、AlビアとAl配線を
形成していた(図3(c))。
【0006】
【発明が解決しようとする課題】しかしながら、従来の
方法によりAl合金のホール埋め込み及びAl配線形成
を行うと、ホールがますます微細になり、配線幅も細く
なったときに、Al配線を形成する際に以下のような不
都合が生じる。すなわち、図3(c)に示すように、A
l配線形成のリソグラフィーの際、ホールと、ホール上
のAl配線との位置あわせが難しく、Al配線がホール
に対してずれてしまうと、Alのエッチングの時にホー
ル中のAl合金もエッチングされてしまうという課題が
あった。
方法によりAl合金のホール埋め込み及びAl配線形成
を行うと、ホールがますます微細になり、配線幅も細く
なったときに、Al配線を形成する際に以下のような不
都合が生じる。すなわち、図3(c)に示すように、A
l配線形成のリソグラフィーの際、ホールと、ホール上
のAl配線との位置あわせが難しく、Al配線がホール
に対してずれてしまうと、Alのエッチングの時にホー
ル中のAl合金もエッチングされてしまうという課題が
あった。
【0007】特に、配線幅やピッチが細くなるに従い、
完全にAlのエッチングを完了するためにオーバエッチ
ングを長めに行うと、ホール内のAlは大きく抉られる
ことになる。Al配線の形成後、層間膜を成膜するが、
このような細いホール内に形成された穴は、層間膜形成
時に埋め込みが行えないため、穴7として残る。また、
ホールの開口縁が狭くなるため、ホール底部に電流集中
が起こって、断線しやすくなる原因となる。
完全にAlのエッチングを完了するためにオーバエッチ
ングを長めに行うと、ホール内のAlは大きく抉られる
ことになる。Al配線の形成後、層間膜を成膜するが、
このような細いホール内に形成された穴は、層間膜形成
時に埋め込みが行えないため、穴7として残る。また、
ホールの開口縁が狭くなるため、ホール底部に電流集中
が起こって、断線しやすくなる原因となる。
【0008】本発明の目的は、前記課題を解決した半導
体装置及びその製造方法を提供することにある。
体装置及びその製造方法を提供することにある。
【0009】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ホールを有する半導体
装置であって、ホールは、開口縁の角部が円弧状に丸味
を帯びて形成されたものであり、内壁に沿って第1の導
電体が成膜され、第1の導電体は、ホールの丸味部分で
膜厚が厚く形成されたものである。
め、本発明に係る半導体装置は、ホールを有する半導体
装置であって、ホールは、開口縁の角部が円弧状に丸味
を帯びて形成されたものであり、内壁に沿って第1の導
電体が成膜され、第1の導電体は、ホールの丸味部分で
膜厚が厚く形成されたものである。
【0010】また前記第1の導電体は、複数の導電体の
積層構造からなるものである。
積層構造からなるものである。
【0011】また前記ホールは、第1導電体と第2導電
体の合金、又は複数の導電体で形成された合金が埋設さ
れたものである。
体の合金、又は複数の導電体で形成された合金が埋設さ
れたものである。
【0012】また本発明に係る半導体装置の製造方法
は、スパッタ工程と埋込工程とを含み、ホールを有する
半導体装置の製造方法であって、ホールは、プラズマエ
ッチングにより開口縁の角部が円弧状に丸味を帯びて形
成されており、スパッタ工程は、前記ホールの丸味部分
で膜厚が厚く形成されるように該ホールの内壁に沿って
第1の導電体を成膜する処理であり、埋込工程は、第1
導電体上に第2の導電体をスパッタ法で成膜し、成膜中
または成膜後に温度を上げることにより、ホールに第2
の導電体を埋め込む処理である。
は、スパッタ工程と埋込工程とを含み、ホールを有する
半導体装置の製造方法であって、ホールは、プラズマエ
ッチングにより開口縁の角部が円弧状に丸味を帯びて形
成されており、スパッタ工程は、前記ホールの丸味部分
で膜厚が厚く形成されるように該ホールの内壁に沿って
第1の導電体を成膜する処理であり、埋込工程は、第1
導電体上に第2の導電体をスパッタ法で成膜し、成膜中
または成膜後に温度を上げることにより、ホールに第2
の導電体を埋め込む処理である。
【0013】また前記第1の導電体は、前記第2の導電
体と500℃以下で合金化するものである。
体と500℃以下で合金化するものである。
【0014】また第1導電体は、第2の導電体と合金化
しやすい上層の導電体層と、第2の導電体に比べてエッ
チングレートが低い別の導電体層との複数の導電体層を
成膜して形成するものである。
しやすい上層の導電体層と、第2の導電体に比べてエッ
チングレートが低い別の導電体層との複数の導電体層を
成膜して形成するものである。
【0015】また前記第2の導電体は、Al合金または
Cu合金からなるものであり、前記第1の導電体は、前
記Al合金またはCu合金とドライエッチングの選択比
が大きいものからなるものである。
Cu合金からなるものであり、前記第1の導電体は、前
記Al合金またはCu合金とドライエッチングの選択比
が大きいものからなるものである。
【0016】
【作用】本発明によれば、ホールの開口縁角部での導電
膜の膜厚が厚くなっており、かつ、この導電膜はAlに
比べてエッチングレードが遅いため、従来のように多少
多目にオーバーエッチングを行っても、ホール内の深く
までAlが抉られることはなく、導電膜の位置で食い止
められる。
膜の膜厚が厚くなっており、かつ、この導電膜はAlに
比べてエッチングレードが遅いため、従来のように多少
多目にオーバーエッチングを行っても、ホール内の深く
までAlが抉られることはなく、導電膜の位置で食い止
められる。
【0017】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【0018】(実施形態1)図1は、本発明の実施形態
1に係る半導体装置の製造方法を工程順に示す断面図で
ある。図において、本発明の実施形態1に係る半導体装
置は、ホール3aを有する半導体装置であって、ホール
3aは、開口縁の角部が円弧状に丸味4を帯びて形成さ
れたものであり、内壁に沿って導電体膜51,52が成
膜され、導電体膜51,52は、ホール3aの開口縁に
形成した丸味4の部分で膜厚が厚く形成されている。
1に係る半導体装置の製造方法を工程順に示す断面図で
ある。図において、本発明の実施形態1に係る半導体装
置は、ホール3aを有する半導体装置であって、ホール
3aは、開口縁の角部が円弧状に丸味4を帯びて形成さ
れたものであり、内壁に沿って導電体膜51,52が成
膜され、導電体膜51,52は、ホール3aの開口縁に
形成した丸味4の部分で膜厚が厚く形成されている。
【0019】また前記導電体膜は、複数の導電体の積層
構造、実施形態1ではTi膜51とTiN膜52との積
層構造からなっており、またホール3aは、第1導電体
と第2導電体の合金、又は複数の導電体で形成された合
金が埋設されている。
構造、実施形態1ではTi膜51とTiN膜52との積
層構造からなっており、またホール3aは、第1導電体
と第2導電体の合金、又は複数の導電体で形成された合
金が埋設されている。
【0020】次に、本発明の実施形態1に係る半導体装
置の製造方法を工程順に説明する。まず、図1(a)に
示すように、Si基板1上に層間絶縁膜3,下層配線
2,上層の絶縁膜3を積層し、上層の絶縁膜3にホール
3aを通常のリソグラフィーとドライエッチングにより
形成し、その後、Arの逆スパッタによりホール3aの
開口縁角部をエッチングし、円弧状に丸味4を形成す
る。ホール3aの開口縁角部をエッチングするにあたっ
ては、そのエッチング量は、目的とするデバイスにより
異なるが、約50nmである。
置の製造方法を工程順に説明する。まず、図1(a)に
示すように、Si基板1上に層間絶縁膜3,下層配線
2,上層の絶縁膜3を積層し、上層の絶縁膜3にホール
3aを通常のリソグラフィーとドライエッチングにより
形成し、その後、Arの逆スパッタによりホール3aの
開口縁角部をエッチングし、円弧状に丸味4を形成す
る。ホール3aの開口縁角部をエッチングするにあたっ
ては、そのエッチング量は、目的とするデバイスにより
異なるが、約50nmである。
【0021】次に図1(b)に示すように、ホール3a
の内壁に沿ってTi膜51を20nmの膜厚に成膜し、
さらにTi膜51上にTiN膜52を50nmの膜厚に
成膜する。これらの膜51,52が上層層間絶縁膜3の
ホール3aに付した丸味4の部分に盛り付けられ、ホー
ル3aの開口縁角部の形状は、リソグラフィーとドライ
エッチングによって形成された元のホール3aの角状開
口縁の形状に戻ってしまう。したがって、ホール3aの
開口縁でのTiN膜52の膜厚は、ホール3aの底部で
の膜厚より厚くなっている。
の内壁に沿ってTi膜51を20nmの膜厚に成膜し、
さらにTi膜51上にTiN膜52を50nmの膜厚に
成膜する。これらの膜51,52が上層層間絶縁膜3の
ホール3aに付した丸味4の部分に盛り付けられ、ホー
ル3aの開口縁角部の形状は、リソグラフィーとドライ
エッチングによって形成された元のホール3aの角状開
口縁の形状に戻ってしまう。したがって、ホール3aの
開口縁でのTiN膜52の膜厚は、ホール3aの底部で
の膜厚より厚くなっている。
【0022】次に図1(c)に示すように、TiN膜5
2上にTiを4.0nmの膜厚に成膜し、Al成膜を行
う。具体的には、TiN膜52上のTi膜にAlを成膜
し、Ti膜とAl膜とによるAl−Ti合金53を形成
する。さらに、Al−Ti合金53上にAl−Cu膜6
1を成膜する。Al−Cu膜61を成膜するにあたって
は、始めに10KWでAl−Cu膜61を0.3μmの
膜厚に成膜し、次いで0.8KWでAl−Cu膜61を
0.4μmの膜厚に成膜する。
2上にTiを4.0nmの膜厚に成膜し、Al成膜を行
う。具体的には、TiN膜52上のTi膜にAlを成膜
し、Ti膜とAl膜とによるAl−Ti合金53を形成
する。さらに、Al−Ti合金53上にAl−Cu膜6
1を成膜する。Al−Cu膜61を成膜するにあたって
は、始めに10KWでAl−Cu膜61を0.3μmの
膜厚に成膜し、次いで0.8KWでAl−Cu膜61を
0.4μmの膜厚に成膜する。
【0023】このとき、Si基板1を支えているヒータ
ブロックの温度は500℃前後に設定し、Al−Cu膜
61を0.3μm成膜する過程では、基板裏面からAr
ガスを出さずに基板温度を低く保ったまま成膜を行う
が、Al−Cu膜61を0.4μm成膜する際には、A
rガスを流して基板温度を高く保ったまま成膜を行う。
この場合、基板温度は450℃前後であったが、Al−
Cu成膜の条件を変えることにより、基板温度を下げる
ことも可能である。図1(c)に示すようにAl−Cu
膜6をホール3aに埋込んだ後に、Al配線の形成工程
を行う。
ブロックの温度は500℃前後に設定し、Al−Cu膜
61を0.3μm成膜する過程では、基板裏面からAr
ガスを出さずに基板温度を低く保ったまま成膜を行う
が、Al−Cu膜61を0.4μm成膜する際には、A
rガスを流して基板温度を高く保ったまま成膜を行う。
この場合、基板温度は450℃前後であったが、Al−
Cu成膜の条件を変えることにより、基板温度を下げる
ことも可能である。図1(c)に示すようにAl−Cu
膜6をホール3aに埋込んだ後に、Al配線の形成工程
を行う。
【0024】図1(d)に示すように、Al−Cu膜6
1上に通常のリソグラフィー工程によるレジストパター
ンを行い、そのレジストをマスクとして、Al−Cu膜
61によるAl配線を形成する。
1上に通常のリソグラフィー工程によるレジストパター
ンを行い、そのレジストをマスクとして、Al−Cu膜
61によるAl配線を形成する。
【0025】このとき、ホール3aに対し予期せぬ目ず
れが起こることがある。しかし、Alのドライエッチン
グ時において、本発明の実施形態1では、ホール3aの
開口縁角部のTiN膜52aが厚くなっており、かつT
iN膜52aはAlに比べてエッチングレードが遅いた
め、従来のように多少多目にオーバーエッチングを行っ
ても、ホール内深くまでAlが抉られることはなく、T
iN膜52aの位置で食い止められる。
れが起こることがある。しかし、Alのドライエッチン
グ時において、本発明の実施形態1では、ホール3aの
開口縁角部のTiN膜52aが厚くなっており、かつT
iN膜52aはAlに比べてエッチングレードが遅いた
め、従来のように多少多目にオーバーエッチングを行っ
ても、ホール内深くまでAlが抉られることはなく、T
iN膜52aの位置で食い止められる。
【0026】(実施形態2)図2は、本発明の実施形態
2を工程順に示す断面図である。
2を工程順に示す断面図である。
【0027】図2(a)に示すように、Si基板1上に
層間絶縁膜3,下層配線2,上層の絶縁膜3を積層し、
上層の絶縁膜3にホール3aを通常のリソグラフィーと
ドライエッチングにより形成し、その後、Arの逆スパ
ッタによりホール3aの開口縁角部をエッチングし、円
弧状に丸味4を形成する。
層間絶縁膜3,下層配線2,上層の絶縁膜3を積層し、
上層の絶縁膜3にホール3aを通常のリソグラフィーと
ドライエッチングにより形成し、その後、Arの逆スパ
ッタによりホール3aの開口縁角部をエッチングし、円
弧状に丸味4を形成する。
【0028】次に、ホール3aの開口縁角部の形状がリ
ソグラフィーとドライエッチングによって形成された元
のホール3aの角状開口縁の形状に戻る膜厚、或いはオ
ーバハングする程度にまで、ホール3aの内壁に沿って
Ti膜51を成膜する。Ar逆スパッタによるエッチン
グを50nm程度行なう場合には、Ti膜51の膜厚
は、50nm以上必要となる。ここでは、50nm成膜
した。
ソグラフィーとドライエッチングによって形成された元
のホール3aの角状開口縁の形状に戻る膜厚、或いはオ
ーバハングする程度にまで、ホール3aの内壁に沿って
Ti膜51を成膜する。Ar逆スパッタによるエッチン
グを50nm程度行なう場合には、Ti膜51の膜厚
は、50nm以上必要となる。ここでは、50nm成膜
した。
【0029】次に図2(b)に示すように、Al−CV
D法を用いてホール3a内にAlーーCVD膜62を埋
設する。Al−CVDにおいては、使用したガスはジメ
チルアルミニウムハイドライドを用い、水素ガスにより
バブリングを行った。基板温度は150℃である。膜厚
は300nmで0.3μm径のホール3aへの埋め込み
が完了する。その後、図2(c)に示すように、配線形
成とAl表面平坦化のため、基板温度を400℃にして
Al−Cu膜61をスパッタ成膜する。このとき、Ti
はAlと反応を起こし、Al−Ti合金となる。特に、
径の細いビア(ホール3aに相当する)内は、そのほと
んどがAl−Ti合金となっている。
D法を用いてホール3a内にAlーーCVD膜62を埋
設する。Al−CVDにおいては、使用したガスはジメ
チルアルミニウムハイドライドを用い、水素ガスにより
バブリングを行った。基板温度は150℃である。膜厚
は300nmで0.3μm径のホール3aへの埋め込み
が完了する。その後、図2(c)に示すように、配線形
成とAl表面平坦化のため、基板温度を400℃にして
Al−Cu膜61をスパッタ成膜する。このとき、Ti
はAlと反応を起こし、Al−Ti合金となる。特に、
径の細いビア(ホール3aに相当する)内は、そのほと
んどがAl−Ti合金となっている。
【0030】その後、図2(d)に示すように、リソグ
ラフィー工程及びドライエッチングを行うが、ここでホ
ールに対してAl配線が目合わせずれを起こしたとして
も、ホール中は、ほぼAlよりエッチングレートの遅い
Al−Ti合金となっているため、これがエッチングの
ストッパとなり、ホール内へエッチングが進むことを防
ぐことができる。
ラフィー工程及びドライエッチングを行うが、ここでホ
ールに対してAl配線が目合わせずれを起こしたとして
も、ホール中は、ほぼAlよりエッチングレートの遅い
Al−Ti合金となっているため、これがエッチングの
ストッパとなり、ホール内へエッチングが進むことを防
ぐことができる。
【0031】なお、実施形態で説明した下地膜は、Ti
膜やTiN膜のほかにTiSi膜などのシリサイドや、
Ta、Wやそれらのシリサイド、窒化膜、また、これら
の積層構造の膜でもよく、Alとエッチングおいて選択
比がとれ、かつAlの埋め込みに適した下地膜であれば
よい。Alのホール埋め込み方法としては、基板温度を
上げてスパッタ成膜する方法と、Al−CVD方法とに
関して述べたが、他に高圧スパッタ埋め込み方法、イオ
ン化スパッタ埋め込み方法などあらゆるAl埋め込み方
法が適用できる。また、ホール内に埋め込まれる合金
は、Al合金の他に、Cu合金でもよい。
膜やTiN膜のほかにTiSi膜などのシリサイドや、
Ta、Wやそれらのシリサイド、窒化膜、また、これら
の積層構造の膜でもよく、Alとエッチングおいて選択
比がとれ、かつAlの埋め込みに適した下地膜であれば
よい。Alのホール埋め込み方法としては、基板温度を
上げてスパッタ成膜する方法と、Al−CVD方法とに
関して述べたが、他に高圧スパッタ埋め込み方法、イオ
ン化スパッタ埋め込み方法などあらゆるAl埋め込み方
法が適用できる。また、ホール内に埋め込まれる合金
は、Al合金の他に、Cu合金でもよい。
【0032】
【発明の効果】以上説明したように本発明によれば、低
抵抗の合金プラグを配線と同時に形成する際、目ずれと
オーバエッチによるホール内へのエッチングの進行を防
ぐことができ、プロセス歩留まりを向上させることがで
きるとともに、工程の削減とコストの削減を実現するこ
とができる。
抵抗の合金プラグを配線と同時に形成する際、目ずれと
オーバエッチによるホール内へのエッチングの進行を防
ぐことができ、プロセス歩留まりを向上させることがで
きるとともに、工程の削減とコストの削減を実現するこ
とができる。
【図1】本発明の実施形態1を工程順に示す断面図であ
る。
る。
【図2】本発明の実施形態2を工程順に示す断面図であ
る。
る。
【図3】従来例を工程順に示す断面図である。
【図4】従来においてボイドの発生を防止する例を示す
断面図である。
断面図である。
1 Si基板 2 下層配線 3 層間絶縁膜 4 Ar逆スパッタによる丸味 5 下地膜 6 Al合金 51 Ti膜 52 TiN膜 53 Al−Ti合金膜 61 Al−Cu膜 62 Al−CVD膜
Claims (7)
- 【請求項1】 ホールを有する半導体装置であって、 ホールは、開口縁の角部が円弧状に丸味を帯びて形成さ
れたものであり、内壁に沿って第1の導電体が成膜さ
れ、 第1の導電体は、ホールの丸味部分で膜厚が厚く形成さ
れたものであることを特徴とする半導体装置。 - 【請求項2】 前記第1の導電体は、複数の導電体の積
層構造からなるものであることを特徴とする請求項1に
記載の半導体装置の構造。 - 【請求項3】 前記ホールは、第1導電体と第2導電体
の合金、又は複数の導電体で形成された合金が埋設され
たものであることを特徴とする請求項1に記載の半導体
装置の構造。 - 【請求項4】 スパッタ工程と埋込工程とを含み、ホー
ルを有する半導体装置の製造方法であって、 ホールは、プラズマエッチングにより開口縁の角部が円
弧状に丸味を帯びて形成されており、 スパッタ工程は、前記ホールの丸味部分で膜厚が厚く形
成されるように該ホールの内壁に沿って第1の導電体を
成膜する処理であり、 埋込工程は、第1導電体上に第2の導電体をスパッタ法
で成膜し、成膜中または成膜後に温度を上げることによ
り、ホールに第2の導電体を埋め込む処理であることを
特徴とする半導体装置の製造方法。 - 【請求項5】 前記第1の導電体は、前記第2の導電体
と500℃以下で合金化することを特徴とする請求項4
に記載の半導体装置の製造方法。 - 【請求項6】 第1導電体は、第2の導電体と合金化し
やすい上層の導電体層と、第2の導電体に比べてエッチ
ングレートが低い別の導電体層との複数の導電体層を成
膜して形成するものであることを特徴とする請求項4に
記載の半導体装置の製造方法。 - 【請求項7】 前記第2の導電体は、Al合金またはC
u合金からなるものであり、 前記第1の導電体は、前記Al合金またはCu合金とド
ライエッチングの選択比が大きいものからなるものであ
ることを特徴とする請求項4に記載の半導体装置の製造
方法。
Priority Applications (7)
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DE19817558A DE19817558A1 (de) | 1997-04-18 | 1998-04-20 | Verbesserte Basisschicht-Struktur zum Abdecken eines Lochs in einer Isolationsschicht einer Halbleitervorrichtung und ihr Herstellungsverfahren |
US09/477,009 US6313030B1 (en) | 1997-04-18 | 2000-01-03 | Method of making a conductive layer covering a hole of decreasing diameter in an insulation layer in a semiconductor device |
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Publication Number | Publication Date |
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JP3575373B2 (ja) * | 1999-04-19 | 2004-10-13 | 株式会社村田製作所 | 外力検知センサの製造方法 |
JP2001015508A (ja) * | 1999-06-28 | 2001-01-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6444574B1 (en) * | 2001-09-06 | 2002-09-03 | Powerchip Semiconductor Corp. | Method for forming stepped contact hole for semiconductor devices |
US6875693B1 (en) * | 2003-03-26 | 2005-04-05 | Lsi Logic Corporation | Via and metal line interface capable of reducing the incidence of electro-migration induced voids |
US7833893B2 (en) * | 2007-07-10 | 2010-11-16 | International Business Machines Corporation | Method for forming conductive structures |
JP5634742B2 (ja) * | 2010-04-30 | 2014-12-03 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置の製造方法 |
US9455354B2 (en) | 2010-09-18 | 2016-09-27 | Fairchild Semiconductor Corporation | Micromachined 3-axis accelerometer with a single proof-mass |
EP2616389B1 (en) | 2010-09-18 | 2017-04-05 | Fairchild Semiconductor Corporation | Multi-die mems package |
CN103221331B (zh) | 2010-09-18 | 2016-02-03 | 快捷半导体公司 | 用于微机电***的密封封装 |
US9278846B2 (en) | 2010-09-18 | 2016-03-08 | Fairchild Semiconductor Corporation | Micromachined monolithic 6-axis inertial sensor |
US8813564B2 (en) | 2010-09-18 | 2014-08-26 | Fairchild Semiconductor Corporation | MEMS multi-axis gyroscope with central suspension and gimbal structure |
KR101443730B1 (ko) | 2010-09-18 | 2014-09-23 | 페어차일드 세미컨덕터 코포레이션 | 미세기계화 다이, 및 직교 오차가 작은 서스펜션을 제조하는 방법 |
US10065851B2 (en) | 2010-09-20 | 2018-09-04 | Fairchild Semiconductor Corporation | Microelectromechanical pressure sensor including reference capacitor |
JP5966301B2 (ja) * | 2011-09-29 | 2016-08-10 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
US9488693B2 (en) | 2012-04-04 | 2016-11-08 | Fairchild Semiconductor Corporation | Self test of MEMS accelerometer with ASICS integrated capacitors |
EP2648334B1 (en) | 2012-04-05 | 2020-06-10 | Fairchild Semiconductor Corporation | Mems device front-end charge amplifier |
EP2647955B8 (en) | 2012-04-05 | 2018-12-19 | Fairchild Semiconductor Corporation | MEMS device quadrature phase shift cancellation |
EP2647952B1 (en) | 2012-04-05 | 2017-11-15 | Fairchild Semiconductor Corporation | Mems device automatic-gain control loop for mechanical amplitude drive |
US9625272B2 (en) | 2012-04-12 | 2017-04-18 | Fairchild Semiconductor Corporation | MEMS quadrature cancellation and signal demodulation |
DE102013014881B4 (de) | 2012-09-12 | 2023-05-04 | Fairchild Semiconductor Corporation | Verbesserte Silizium-Durchkontaktierung mit einer Füllung aus mehreren Materialien |
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US4782380A (en) * | 1987-01-22 | 1988-11-01 | Advanced Micro Devices, Inc. | Multilayer interconnection for integrated circuit structure having two or more conductive metal layers |
JPS63258021A (ja) * | 1987-04-16 | 1988-10-25 | Toshiba Corp | 接続孔の形成方法 |
GB2206540B (en) * | 1987-06-30 | 1991-03-27 | British Aerospace | Aperture forming method |
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JPH06104341A (ja) | 1992-09-18 | 1994-04-15 | Toshiba Corp | 半導体集積回路およびその製造方法 |
KR940010197A (ko) * | 1992-10-13 | 1994-05-24 | 김광호 | 반도체 장치의 제조방법 |
KR960006693B1 (ko) * | 1992-11-24 | 1996-05-22 | 현대전자산업주식회사 | 고집적 반도체 접속장치 및 그 제조방법 |
KR960001176B1 (ko) * | 1992-12-02 | 1996-01-19 | 현대전자산업주식회사 | 반도체 접속장치 및 그 제조방법 |
JP3240724B2 (ja) * | 1993-02-09 | 2001-12-25 | ソニー株式会社 | 配線形成方法 |
US5705429A (en) * | 1993-10-04 | 1998-01-06 | Yamaha Corporation | Method of manufacturing aluminum wiring at a substrate temperature from 100 to 150 degrees celsius |
JPH07130681A (ja) * | 1993-10-30 | 1995-05-19 | Sony Corp | 半導体装置の配線接続孔の形成方法装置 |
JPH07130744A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 接続孔の形成方法 |
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- 1997-04-18 JP JP9102169A patent/JP3050161B2/ja not_active Expired - Fee Related
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1998
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- 2000-01-03 US US09/477,009 patent/US6313030B1/en not_active Expired - Lifetime
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