JPH10294365A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10294365A JPH10294365A JP9102169A JP10216997A JPH10294365A JP H10294365 A JPH10294365 A JP H10294365A JP 9102169 A JP9102169 A JP 9102169A JP 10216997 A JP10216997 A JP 10216997A JP H10294365 A JPH10294365 A JP H10294365A
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Abstract
(57)【要約】
【課題】 Ａｌ埋め込みプラグを形成する際、ホールと
配線の目ずれを防止し、かつＡｌ配線のエッチングの歩
留まりを向上させる。 【解決手段】 絶縁膜に形成したホール３ａの開口縁角
部に丸味４を形成し、ホール３ａの内壁に沿って形成す
る導電体膜５２の膜厚を、ホール３ａの開口縁の丸味４
上で厚くする。この導電体膜５２の膜厚が厚いことを利
用して、ホール３ａ内までのエッチングの進行を阻止す
る。
配線の目ずれを防止し、かつＡｌ配線のエッチングの歩
留まりを向上させる。 【解決手段】 絶縁膜に形成したホール３ａの開口縁角
部に丸味４を形成し、ホール３ａの内壁に沿って形成す
る導電体膜５２の膜厚を、ホール３ａの開口縁の丸味４
上で厚くする。この導電体膜５２の膜厚が厚いことを利
用して、ホール３ａ内までのエッチングの進行を阻止す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の構造
及び製造方法、特にコンタクトホールやビアホールの構
造及びその形成方法に関するものである。
及び製造方法、特にコンタクトホールやビアホールの構
造及びその形成方法に関するものである。
【０００２】
【従来の技術】従来、ホールにスパッタによってＡｌを
埋め込むにあたっては、図３（ａ）に示されるように、
Ｓｉ基板１上に層間絶縁膜３、下層配線２、層間絶縁膜
３が積層され、上層の層間絶縁膜３にホールが形成さ
れ、その後、ホール底部の自然酸化膜が除去され、ホー
ルの埋め込み性を向上させるために、埋め込み前にＡｒ
の逆スパッタが行われ、ホール底部の自然酸化膜が除去
されるとともに、ホール開口縁の角部が円弧状に丸味４
を帯びるように処理されていた。
埋め込むにあたっては、図３（ａ）に示されるように、
Ｓｉ基板１上に層間絶縁膜３、下層配線２、層間絶縁膜
３が積層され、上層の層間絶縁膜３にホールが形成さ
れ、その後、ホール底部の自然酸化膜が除去され、ホー
ルの埋め込み性を向上させるために、埋め込み前にＡｒ
の逆スパッタが行われ、ホール底部の自然酸化膜が除去
されるとともに、ホール開口縁の角部が円弧状に丸味４
を帯びるように処理されていた。
【０００３】その後、図３（ｂ）に示されるように、Ａ
ｌの塗れ性を向上させるためにＴｉやＴｉＮなどの下地
膜５がスパッタ成膜され、その後、図３（ｃ）に示され
るように、Ａｌを基板温度をあげてスパッタ成膜した
り、またはＡｌをスパッタ成膜した後、スパッタチャン
バ内でアニールすることにより、Ａｌ合金６の埋め込み
が行われていた。
ｌの塗れ性を向上させるためにＴｉやＴｉＮなどの下地
膜５がスパッタ成膜され、その後、図３（ｃ）に示され
るように、Ａｌを基板温度をあげてスパッタ成膜した
り、またはＡｌをスパッタ成膜した後、スパッタチャン
バ内でアニールすることにより、Ａｌ合金６の埋め込み
が行われていた。
【０００４】ここで、図４（ａ）に示されるように、ホ
ール内にＡｌを埋め込む際に、ホールの開口縁が狭まっ
ていると、ホールの開口縁付近がＡｌ合金６で閉塞され
てしまい、ホール内にボイド８が残り、ホール内へのＡ
ｌ合金６の埋め込みができなくなってしまう。そこで、
前述のようにＡｌ合金の埋め込み作業前に、Ａｒの逆ス
パッタによりホールの開口縁の角部を丸くしたり（図４
（ｂ））、ホールの側壁にテーパ９をつけてスパッタ成
膜した下地膜やＡｌのカバレージをよくしたり（図４
（ｃ））、また、ホールのドライエッチ前にウェットエ
ッチングをすることにより、ホールの開口縁に凹陥部１
０を形成していた（図４（ｄ））。
ール内にＡｌを埋め込む際に、ホールの開口縁が狭まっ
ていると、ホールの開口縁付近がＡｌ合金６で閉塞され
てしまい、ホール内にボイド８が残り、ホール内へのＡ
ｌ合金６の埋め込みができなくなってしまう。そこで、
前述のようにＡｌ合金の埋め込み作業前に、Ａｒの逆ス
パッタによりホールの開口縁の角部を丸くしたり（図４
（ｂ））、ホールの側壁にテーパ９をつけてスパッタ成
膜した下地膜やＡｌのカバレージをよくしたり（図４
（ｃ））、また、ホールのドライエッチ前にウェットエ
ッチングをすることにより、ホールの開口縁に凹陥部１
０を形成していた（図４（ｄ））。
【０００５】ホールへのＡｌ合金６の埋め込みが終了し
た後、Ａｌの配線形成を行うためにリソグラフィー工
程、Ａｌエッチング工程をへて、ＡｌビアとＡｌ配線を
形成していた（図３（ｃ））。
た後、Ａｌの配線形成を行うためにリソグラフィー工
程、Ａｌエッチング工程をへて、ＡｌビアとＡｌ配線を
形成していた（図３（ｃ））。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
方法によりＡｌ合金のホール埋め込み及びＡｌ配線形成
を行うと、ホールがますます微細になり、配線幅も細く
なったときに、Ａｌ配線を形成する際に以下のような不
都合が生じる。すなわち、図３（ｃ）に示すように、Ａ
ｌ配線形成のリソグラフィーの際、ホールと、ホール上
のＡｌ配線との位置あわせが難しく、Ａｌ配線がホール
に対してずれてしまうと、Ａｌのエッチングの時にホー
ル中のＡｌ合金もエッチングされてしまうという課題が
あった。
方法によりＡｌ合金のホール埋め込み及びＡｌ配線形成
を行うと、ホールがますます微細になり、配線幅も細く
なったときに、Ａｌ配線を形成する際に以下のような不
都合が生じる。すなわち、図３（ｃ）に示すように、Ａ
ｌ配線形成のリソグラフィーの際、ホールと、ホール上
のＡｌ配線との位置あわせが難しく、Ａｌ配線がホール
に対してずれてしまうと、Ａｌのエッチングの時にホー
ル中のＡｌ合金もエッチングされてしまうという課題が
あった。
【０００７】特に、配線幅やピッチが細くなるに従い、
完全にＡｌのエッチングを完了するためにオーバエッチ
ングを長めに行うと、ホール内のＡｌは大きく抉られる
ことになる。Ａｌ配線の形成後、層間膜を成膜するが、
このような細いホール内に形成された穴は、層間膜形成
時に埋め込みが行えないため、穴７として残る。また、
ホールの開口縁が狭くなるため、ホール底部に電流集中
が起こって、断線しやすくなる原因となる。
完全にＡｌのエッチングを完了するためにオーバエッチ
ングを長めに行うと、ホール内のＡｌは大きく抉られる
ことになる。Ａｌ配線の形成後、層間膜を成膜するが、
このような細いホール内に形成された穴は、層間膜形成
時に埋め込みが行えないため、穴７として残る。また、
ホールの開口縁が狭くなるため、ホール底部に電流集中
が起こって、断線しやすくなる原因となる。
【０００８】本発明の目的は、前記課題を解決した半導
体装置及びその製造方法を提供することにある。
体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ホールを有する半導体
装置であって、ホールは、開口縁の角部が円弧状に丸味
を帯びて形成されたものであり、内壁に沿って第１の導
電体が成膜され、第１の導電体は、ホールの丸味部分で
膜厚が厚く形成されたものである。
め、本発明に係る半導体装置は、ホールを有する半導体
装置であって、ホールは、開口縁の角部が円弧状に丸味
を帯びて形成されたものであり、内壁に沿って第１の導
電体が成膜され、第１の導電体は、ホールの丸味部分で
膜厚が厚く形成されたものである。
【００１０】また前記第１の導電体は、複数の導電体の
積層構造からなるものである。
積層構造からなるものである。
【００１１】また前記ホールは、第１導電体と第２導電
体の合金、又は複数の導電体で形成された合金が埋設さ
れたものである。
体の合金、又は複数の導電体で形成された合金が埋設さ
れたものである。
【００１２】また本発明に係る半導体装置の製造方法
は、スパッタ工程と埋込工程とを含み、ホールを有する
半導体装置の製造方法であって、ホールは、プラズマエ
ッチングにより開口縁の角部が円弧状に丸味を帯びて形
成されており、スパッタ工程は、前記ホールの丸味部分
で膜厚が厚く形成されるように該ホールの内壁に沿って
第１の導電体を成膜する処理であり、埋込工程は、第１
導電体上に第２の導電体をスパッタ法で成膜し、成膜中
または成膜後に温度を上げることにより、ホールに第２
の導電体を埋め込む処理である。
は、スパッタ工程と埋込工程とを含み、ホールを有する
半導体装置の製造方法であって、ホールは、プラズマエ
ッチングにより開口縁の角部が円弧状に丸味を帯びて形
成されており、スパッタ工程は、前記ホールの丸味部分
で膜厚が厚く形成されるように該ホールの内壁に沿って
第１の導電体を成膜する処理であり、埋込工程は、第１
導電体上に第２の導電体をスパッタ法で成膜し、成膜中
または成膜後に温度を上げることにより、ホールに第２
の導電体を埋め込む処理である。
【００１３】また前記第１の導電体は、前記第２の導電
体と５００℃以下で合金化するものである。
体と５００℃以下で合金化するものである。
【００１４】また第１導電体は、第２の導電体と合金化
しやすい上層の導電体層と、第２の導電体に比べてエッ
チングレートが低い別の導電体層との複数の導電体層を
成膜して形成するものである。
しやすい上層の導電体層と、第２の導電体に比べてエッ
チングレートが低い別の導電体層との複数の導電体層を
成膜して形成するものである。
【００１５】また前記第２の導電体は、Ａｌ合金または
Ｃｕ合金からなるものであり、前記第１の導電体は、前
記Ａｌ合金またはＣｕ合金とドライエッチングの選択比
が大きいものからなるものである。
Ｃｕ合金からなるものであり、前記第１の導電体は、前
記Ａｌ合金またはＣｕ合金とドライエッチングの選択比
が大きいものからなるものである。
【００１６】
【作用】本発明によれば、ホールの開口縁角部での導電
膜の膜厚が厚くなっており、かつ、この導電膜はＡｌに
比べてエッチングレードが遅いため、従来のように多少
多目にオーバーエッチングを行っても、ホール内の深く
までＡｌが抉られることはなく、導電膜の位置で食い止
められる。
膜の膜厚が厚くなっており、かつ、この導電膜はＡｌに
比べてエッチングレードが遅いため、従来のように多少
多目にオーバーエッチングを行っても、ホール内の深く
までＡｌが抉られることはなく、導電膜の位置で食い止
められる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１８】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。図において、本発明の実施形態１に係る半導体装
置は、ホール３ａを有する半導体装置であって、ホール
３ａは、開口縁の角部が円弧状に丸味４を帯びて形成さ
れたものであり、内壁に沿って導電体膜５１，５２が成
膜され、導電体膜５１，５２は、ホール３ａの開口縁に
形成した丸味４の部分で膜厚が厚く形成されている。
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。図において、本発明の実施形態１に係る半導体装
置は、ホール３ａを有する半導体装置であって、ホール
３ａは、開口縁の角部が円弧状に丸味４を帯びて形成さ
れたものであり、内壁に沿って導電体膜５１，５２が成
膜され、導電体膜５１，５２は、ホール３ａの開口縁に
形成した丸味４の部分で膜厚が厚く形成されている。
【００１９】また前記導電体膜は、複数の導電体の積層
構造、実施形態１ではＴｉ膜５１とＴｉＮ膜５２との積
層構造からなっており、またホール３ａは、第１導電体
と第２導電体の合金、又は複数の導電体で形成された合
金が埋設されている。
構造、実施形態１ではＴｉ膜５１とＴｉＮ膜５２との積
層構造からなっており、またホール３ａは、第１導電体
と第２導電体の合金、又は複数の導電体で形成された合
金が埋設されている。
【００２０】次に、本発明の実施形態１に係る半導体装
置の製造方法を工程順に説明する。まず、図１（ａ）に
示すように、Ｓｉ基板１上に層間絶縁膜３，下層配線
２，上層の絶縁膜３を積層し、上層の絶縁膜３にホール
３ａを通常のリソグラフィーとドライエッチングにより
形成し、その後、Ａｒの逆スパッタによりホール３ａの
開口縁角部をエッチングし、円弧状に丸味４を形成す
る。ホール３ａの開口縁角部をエッチングするにあたっ
ては、そのエッチング量は、目的とするデバイスにより
異なるが、約５０ｎｍである。
置の製造方法を工程順に説明する。まず、図１（ａ）に
示すように、Ｓｉ基板１上に層間絶縁膜３，下層配線
２，上層の絶縁膜３を積層し、上層の絶縁膜３にホール
３ａを通常のリソグラフィーとドライエッチングにより
形成し、その後、Ａｒの逆スパッタによりホール３ａの
開口縁角部をエッチングし、円弧状に丸味４を形成す
る。ホール３ａの開口縁角部をエッチングするにあたっ
ては、そのエッチング量は、目的とするデバイスにより
異なるが、約５０ｎｍである。
【００２１】次に図１（ｂ）に示すように、ホール３ａ
の内壁に沿ってＴｉ膜５１を２０ｎｍの膜厚に成膜し、
さらにＴｉ膜５１上にＴｉＮ膜５２を５０ｎｍの膜厚に
成膜する。これらの膜５１，５２が上層層間絶縁膜３の
ホール３ａに付した丸味４の部分に盛り付けられ、ホー
ル３ａの開口縁角部の形状は、リソグラフィーとドライ
エッチングによって形成された元のホール３ａの角状開
口縁の形状に戻ってしまう。したがって、ホール３ａの
開口縁でのＴｉＮ膜５２の膜厚は、ホール３ａの底部で
の膜厚より厚くなっている。
の内壁に沿ってＴｉ膜５１を２０ｎｍの膜厚に成膜し、
さらにＴｉ膜５１上にＴｉＮ膜５２を５０ｎｍの膜厚に
成膜する。これらの膜５１，５２が上層層間絶縁膜３の
ホール３ａに付した丸味４の部分に盛り付けられ、ホー
ル３ａの開口縁角部の形状は、リソグラフィーとドライ
エッチングによって形成された元のホール３ａの角状開
口縁の形状に戻ってしまう。したがって、ホール３ａの
開口縁でのＴｉＮ膜５２の膜厚は、ホール３ａの底部で
の膜厚より厚くなっている。
【００２２】次に図１（ｃ）に示すように、ＴｉＮ膜５
２上にＴｉを４．０ｎｍの膜厚に成膜し、Ａｌ成膜を行
う。具体的には、ＴｉＮ膜５２上のＴｉ膜にＡｌを成膜
し、Ｔｉ膜とＡｌ膜とによるＡｌ−Ｔｉ合金５３を形成
する。さらに、Ａｌ−Ｔｉ合金５３上にＡｌ−Ｃｕ膜６
１を成膜する。Ａｌ−Ｃｕ膜６１を成膜するにあたって
は、始めに１０ＫＷでＡｌ−Ｃｕ膜６１を０．３μｍの
膜厚に成膜し、次いで０．８ＫＷでＡｌ−Ｃｕ膜６１を
０．４μｍの膜厚に成膜する。
２上にＴｉを４．０ｎｍの膜厚に成膜し、Ａｌ成膜を行
う。具体的には、ＴｉＮ膜５２上のＴｉ膜にＡｌを成膜
し、Ｔｉ膜とＡｌ膜とによるＡｌ−Ｔｉ合金５３を形成
する。さらに、Ａｌ−Ｔｉ合金５３上にＡｌ−Ｃｕ膜６
１を成膜する。Ａｌ−Ｃｕ膜６１を成膜するにあたって
は、始めに１０ＫＷでＡｌ−Ｃｕ膜６１を０．３μｍの
膜厚に成膜し、次いで０．８ＫＷでＡｌ−Ｃｕ膜６１を
０．４μｍの膜厚に成膜する。
【００２３】このとき、Ｓｉ基板１を支えているヒータ
ブロックの温度は５００℃前後に設定し、Ａｌ−Ｃｕ膜
６１を０．３μｍ成膜する過程では、基板裏面からＡｒ
ガスを出さずに基板温度を低く保ったまま成膜を行う
が、Ａｌ−Ｃｕ膜６１を０．４μｍ成膜する際には、Ａ
ｒガスを流して基板温度を高く保ったまま成膜を行う。
この場合、基板温度は４５０℃前後であったが、Ａｌ−
Ｃｕ成膜の条件を変えることにより、基板温度を下げる
ことも可能である。図１（ｃ）に示すようにＡｌ−Ｃｕ
膜６をホール３ａに埋込んだ後に、Ａｌ配線の形成工程
を行う。
ブロックの温度は５００℃前後に設定し、Ａｌ−Ｃｕ膜
６１を０．３μｍ成膜する過程では、基板裏面からＡｒ
ガスを出さずに基板温度を低く保ったまま成膜を行う
が、Ａｌ−Ｃｕ膜６１を０．４μｍ成膜する際には、Ａ
ｒガスを流して基板温度を高く保ったまま成膜を行う。
この場合、基板温度は４５０℃前後であったが、Ａｌ−
Ｃｕ成膜の条件を変えることにより、基板温度を下げる
ことも可能である。図１（ｃ）に示すようにＡｌ−Ｃｕ
膜６をホール３ａに埋込んだ後に、Ａｌ配線の形成工程
を行う。
【００２４】図１（ｄ）に示すように、Ａｌ−Ｃｕ膜６
１上に通常のリソグラフィー工程によるレジストパター
ンを行い、そのレジストをマスクとして、Ａｌ−Ｃｕ膜
６１によるＡｌ配線を形成する。
１上に通常のリソグラフィー工程によるレジストパター
ンを行い、そのレジストをマスクとして、Ａｌ−Ｃｕ膜
６１によるＡｌ配線を形成する。
【００２５】このとき、ホール３ａに対し予期せぬ目ず
れが起こることがある。しかし、Ａｌのドライエッチン
グ時において、本発明の実施形態１では、ホール３ａの
開口縁角部のＴｉＮ膜５２ａが厚くなっており、かつＴ
ｉＮ膜５２ａはＡｌに比べてエッチングレードが遅いた
め、従来のように多少多目にオーバーエッチングを行っ
ても、ホール内深くまでＡｌが抉られることはなく、Ｔ
ｉＮ膜５２ａの位置で食い止められる。
れが起こることがある。しかし、Ａｌのドライエッチン
グ時において、本発明の実施形態１では、ホール３ａの
開口縁角部のＴｉＮ膜５２ａが厚くなっており、かつＴ
ｉＮ膜５２ａはＡｌに比べてエッチングレードが遅いた
め、従来のように多少多目にオーバーエッチングを行っ
ても、ホール内深くまでＡｌが抉られることはなく、Ｔ
ｉＮ膜５２ａの位置で食い止められる。
【００２６】（実施形態２）図２は、本発明の実施形態
２を工程順に示す断面図である。
２を工程順に示す断面図である。
【００２７】図２（ａ）に示すように、Ｓｉ基板１上に
層間絶縁膜３，下層配線２，上層の絶縁膜３を積層し、
上層の絶縁膜３にホール３ａを通常のリソグラフィーと
ドライエッチングにより形成し、その後、Ａｒの逆スパ
ッタによりホール３ａの開口縁角部をエッチングし、円
弧状に丸味４を形成する。
層間絶縁膜３，下層配線２，上層の絶縁膜３を積層し、
上層の絶縁膜３にホール３ａを通常のリソグラフィーと
ドライエッチングにより形成し、その後、Ａｒの逆スパ
ッタによりホール３ａの開口縁角部をエッチングし、円
弧状に丸味４を形成する。
【００２８】次に、ホール３ａの開口縁角部の形状がリ
ソグラフィーとドライエッチングによって形成された元
のホール３ａの角状開口縁の形状に戻る膜厚、或いはオ
ーバハングする程度にまで、ホール３ａの内壁に沿って
Ｔｉ膜５１を成膜する。Ａｒ逆スパッタによるエッチン
グを５０ｎｍ程度行なう場合には、Ｔｉ膜５１の膜厚
は、５０ｎｍ以上必要となる。ここでは、５０ｎｍ成膜
した。
ソグラフィーとドライエッチングによって形成された元
のホール３ａの角状開口縁の形状に戻る膜厚、或いはオ
ーバハングする程度にまで、ホール３ａの内壁に沿って
Ｔｉ膜５１を成膜する。Ａｒ逆スパッタによるエッチン
グを５０ｎｍ程度行なう場合には、Ｔｉ膜５１の膜厚
は、５０ｎｍ以上必要となる。ここでは、５０ｎｍ成膜
した。
【００２９】次に図２（ｂ）に示すように、Ａｌ−ＣＶ
Ｄ法を用いてホール３ａ内にＡｌーーＣＶＤ膜６２を埋
設する。Ａｌ−ＣＶＤにおいては、使用したガスはジメ
チルアルミニウムハイドライドを用い、水素ガスにより
バブリングを行った。基板温度は１５０℃である。膜厚
は３００ｎｍで０．３μｍ径のホール３ａへの埋め込み
が完了する。その後、図２（ｃ）に示すように、配線形
成とＡｌ表面平坦化のため、基板温度を４００℃にして
Ａｌ−Ｃｕ膜６１をスパッタ成膜する。このとき、Ｔｉ
はＡｌと反応を起こし、Ａｌ−Ｔｉ合金となる。特に、
径の細いビア（ホール３ａに相当する）内は、そのほと
んどがＡｌ−Ｔｉ合金となっている。
Ｄ法を用いてホール３ａ内にＡｌーーＣＶＤ膜６２を埋
設する。Ａｌ−ＣＶＤにおいては、使用したガスはジメ
チルアルミニウムハイドライドを用い、水素ガスにより
バブリングを行った。基板温度は１５０℃である。膜厚
は３００ｎｍで０．３μｍ径のホール３ａへの埋め込み
が完了する。その後、図２（ｃ）に示すように、配線形
成とＡｌ表面平坦化のため、基板温度を４００℃にして
Ａｌ−Ｃｕ膜６１をスパッタ成膜する。このとき、Ｔｉ
はＡｌと反応を起こし、Ａｌ−Ｔｉ合金となる。特に、
径の細いビア（ホール３ａに相当する）内は、そのほと
んどがＡｌ−Ｔｉ合金となっている。
【００３０】その後、図２（ｄ）に示すように、リソグ
ラフィー工程及びドライエッチングを行うが、ここでホ
ールに対してＡｌ配線が目合わせずれを起こしたとして
も、ホール中は、ほぼＡｌよりエッチングレートの遅い
Ａｌ−Ｔｉ合金となっているため、これがエッチングの
ストッパとなり、ホール内へエッチングが進むことを防
ぐことができる。
ラフィー工程及びドライエッチングを行うが、ここでホ
ールに対してＡｌ配線が目合わせずれを起こしたとして
も、ホール中は、ほぼＡｌよりエッチングレートの遅い
Ａｌ−Ｔｉ合金となっているため、これがエッチングの
ストッパとなり、ホール内へエッチングが進むことを防
ぐことができる。
【００３１】なお、実施形態で説明した下地膜は、Ｔｉ
膜やＴｉＮ膜のほかにＴｉＳｉ膜などのシリサイドや、
Ｔａ、Ｗやそれらのシリサイド、窒化膜、また、これら
の積層構造の膜でもよく、Ａｌとエッチングおいて選択
比がとれ、かつＡｌの埋め込みに適した下地膜であれば
よい。Ａｌのホール埋め込み方法としては、基板温度を
上げてスパッタ成膜する方法と、Ａｌ−ＣＶＤ方法とに
関して述べたが、他に高圧スパッタ埋め込み方法、イオ
ン化スパッタ埋め込み方法などあらゆるＡｌ埋め込み方
法が適用できる。また、ホール内に埋め込まれる合金
は、Ａｌ合金の他に、Ｃｕ合金でもよい。
膜やＴｉＮ膜のほかにＴｉＳｉ膜などのシリサイドや、
Ｔａ、Ｗやそれらのシリサイド、窒化膜、また、これら
の積層構造の膜でもよく、Ａｌとエッチングおいて選択
比がとれ、かつＡｌの埋め込みに適した下地膜であれば
よい。Ａｌのホール埋め込み方法としては、基板温度を
上げてスパッタ成膜する方法と、Ａｌ−ＣＶＤ方法とに
関して述べたが、他に高圧スパッタ埋め込み方法、イオ
ン化スパッタ埋め込み方法などあらゆるＡｌ埋め込み方
法が適用できる。また、ホール内に埋め込まれる合金
は、Ａｌ合金の他に、Ｃｕ合金でもよい。
【００３２】
【発明の効果】以上説明したように本発明によれば、低
抵抗の合金プラグを配線と同時に形成する際、目ずれと
オーバエッチによるホール内へのエッチングの進行を防
ぐことができ、プロセス歩留まりを向上させることがで
きるとともに、工程の削減とコストの削減を実現するこ
とができる。
抵抗の合金プラグを配線と同時に形成する際、目ずれと
オーバエッチによるホール内へのエッチングの進行を防
ぐことができ、プロセス歩留まりを向上させることがで
きるとともに、工程の削減とコストの削減を実現するこ
とができる。
【図１】本発明の実施形態１を工程順に示す断面図であ
る。
る。
【図２】本発明の実施形態２を工程順に示す断面図であ
る。
る。
【図３】従来例を工程順に示す断面図である。
【図４】従来においてボイドの発生を防止する例を示す
断面図である。
断面図である。
１ Ｓｉ基板 ２ 下層配線 ３ 層間絶縁膜 ４ Ａｒ逆スパッタによる丸味 ５ 下地膜 ６ Ａｌ合金 ５１ Ｔｉ膜 ５２ ＴｉＮ膜 ５３ Ａｌ−Ｔｉ合金膜 ６１ Ａｌ−Ｃｕ膜 ６２ Ａｌ−ＣＶＤ膜
Claims (7)
- 【請求項１】 ホールを有する半導体装置であって、 ホールは、開口縁の角部が円弧状に丸味を帯びて形成さ
れたものであり、内壁に沿って第１の導電体が成膜さ
れ、 第１の導電体は、ホールの丸味部分で膜厚が厚く形成さ
れたものであることを特徴とする半導体装置。 - 【請求項２】 前記第１の導電体は、複数の導電体の積
層構造からなるものであることを特徴とする請求項１に
記載の半導体装置の構造。 - 【請求項３】 前記ホールは、第１導電体と第２導電体
の合金、又は複数の導電体で形成された合金が埋設され
たものであることを特徴とする請求項１に記載の半導体
装置の構造。 - 【請求項４】 スパッタ工程と埋込工程とを含み、ホー
ルを有する半導体装置の製造方法であって、 ホールは、プラズマエッチングにより開口縁の角部が円
弧状に丸味を帯びて形成されており、 スパッタ工程は、前記ホールの丸味部分で膜厚が厚く形
成されるように該ホールの内壁に沿って第１の導電体を
成膜する処理であり、 埋込工程は、第１導電体上に第２の導電体をスパッタ法
で成膜し、成膜中または成膜後に温度を上げることによ
り、ホールに第２の導電体を埋め込む処理であることを
特徴とする半導体装置の製造方法。 - 【請求項５】 前記第１の導電体は、前記第２の導電体
と５００℃以下で合金化することを特徴とする請求項４
に記載の半導体装置の製造方法。 - 【請求項６】 第１導電体は、第２の導電体と合金化し
やすい上層の導電体層と、第２の導電体に比べてエッチ
ングレートが低い別の導電体層との複数の導電体層を成
膜して形成するものであることを特徴とする請求項４に
記載の半導体装置の製造方法。 - 【請求項７】 前記第２の導電体は、Ａｌ合金またはＣ
ｕ合金からなるものであり、 前記第１の導電体は、前記Ａｌ合金またはＣｕ合金とド
ライエッチングの選択比が大きいものからなるものであ
ることを特徴とする請求項４に記載の半導体装置の製造
方法。
Priority Applications (7)
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|---|---|---|---|
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| US09/061,872 US6051880A (en) | 1997-04-18 | 1998-04-17 | Base layer structure covering a hole of decreasing diameter in an insulation layer in a semiconductor device |
| TW087105932A TW436873B (en) | 1997-04-18 | 1998-04-17 | Semiconductor device and manufacture method thereof |
| CN98106991A CN1127131C (zh) | 1997-04-18 | 1998-04-17 | 用以覆盖半导体器件上的孔的基层结构及其形成方法 |
| KR1019980013954A KR19980081534A (ko) | 1997-04-18 | 1998-04-18 | 반도체장치에서 절연층의 홀을 커버하는 개선된 기층구조 및이를 형성하는 방법 |
| DE19817558A DE19817558A1 (de) | 1997-04-18 | 1998-04-20 | Verbesserte Basisschicht-Struktur zum Abdecken eines Lochs in einer Isolationsschicht einer Halbleitervorrichtung und ihr Herstellungsverfahren |
| US09/477,009 US6313030B1 (en) | 1997-04-18 | 2000-01-03 | Method of making a conductive layer covering a hole of decreasing diameter in an insulation layer in a semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9102169A JP3050161B2 (ja) | 1997-04-18 | 1997-04-18 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10294365A true JPH10294365A (ja) | 1998-11-04 |
| JP3050161B2 JP3050161B2 (ja) | 2000-06-12 |
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|---|---|---|---|
| JP9102169A Expired - Fee Related JP3050161B2 (ja) | 1997-04-18 | 1997-04-18 | 半導体装置及びその製造方法 |
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| Country | Link |
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| JP3575373B2 (ja) * | 1999-04-19 | 2004-10-13 | 株式会社村田製作所 | 外力検知センサの製造方法 |
| JP2001015508A (ja) * | 1999-06-28 | 2001-01-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6444574B1 (en) * | 2001-09-06 | 2002-09-03 | Powerchip Semiconductor Corp. | Method for forming stepped contact hole for semiconductor devices |
| US6875693B1 (en) * | 2003-03-26 | 2005-04-05 | Lsi Logic Corporation | Via and metal line interface capable of reducing the incidence of electro-migration induced voids |
| US7833893B2 (en) * | 2007-07-10 | 2010-11-16 | International Business Machines Corporation | Method for forming conductive structures |
| JP5634742B2 (ja) * | 2010-04-30 | 2014-12-03 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置の製造方法 |
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| EP2616389B1 (en) | 2010-09-18 | 2017-04-05 | Fairchild Semiconductor Corporation | Multi-die mems package |
| CN103221331B (zh) | 2010-09-18 | 2016-02-03 | 快捷半导体公司 | 用于微机电***的密封封装 |
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| US8813564B2 (en) | 2010-09-18 | 2014-08-26 | Fairchild Semiconductor Corporation | MEMS multi-axis gyroscope with central suspension and gimbal structure |
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| EP2648334B1 (en) | 2012-04-05 | 2020-06-10 | Fairchild Semiconductor Corporation | Mems device front-end charge amplifier |
| EP2647955B8 (en) | 2012-04-05 | 2018-12-19 | Fairchild Semiconductor Corporation | MEMS device quadrature phase shift cancellation |
| EP2647952B1 (en) | 2012-04-05 | 2017-11-15 | Fairchild Semiconductor Corporation | Mems device automatic-gain control loop for mechanical amplitude drive |
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| JP3240724B2 (ja) * | 1993-02-09 | 2001-12-25 | ソニー株式会社 | 配線形成方法 |
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