JP3651112B2 - 配線形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は配線形成方法に関し、さらに詳しくは、ボーダーレスコンタクトを有する半導体装置の配線形成方法に関する。
【0002】
【従来の技術】
近年、半導体装置の高集積化に伴い各種パターンが微細化し、各構成素子間等を接続する電極配線形成用のコンタクトホール径等はハーフミルロン以下になってきている。この様に微細なコンタクトホール形成やこのコンタクトホール部への電極配線形成には平坦化技術や埋め込みプラグ技術等が使用されている。また、高集積化された半導体装置は、電極配線も高密度になるため、配線自体の幅や配線間隔が狭くなること等により、多層配線技術を用いた多層配線構成となっているのが通常である。この多層配線構成の高集積化した半導体装置では、コンタクトホール径と配線幅とが同程度である、所謂ボーダーレスコンタクトが用いられる。
このボーダーレスコンタクトを有する半導体装置の従来の配線形成方法を、図3を参照して説明する。
【0003】
まず、図3(a)に示すように、半導体装置の各種構成素子等が形成されている半導体基板11に、層間絶縁膜12を堆積する。その後、層間絶縁膜12をリフロー法、又はCMP(Chemical Mechanical Polishing)法等による平坦化を行う。更にその後、例えばMOSトランジスタのソース/ドレイン等の不純物拡散層(図示省略)等に対応した部分の層間絶縁膜12にコンタクトホールの開口13を形成する。
【0004】
次に、スパッタリング法等によりTi膜とTiN膜によるバリア膜を堆積し、熱処理を行った後、CVD法によりブランケットタングステン膜(ブランケットW膜)を堆積する。その後、ブランケットW膜、TiN膜およびTi膜をエッチバックして、コンタクトホール部1の開口13に、バリア膜14と埋め込みプラグとしてのタングステンプラグ15を形成する。この際、層間絶縁膜12上のブランケットW膜、TiN膜およびTi膜を完全にエッチングするため、オーバーエッチングが行われるので、タングステンプラグ15は層間絶縁膜12表面より落ち込み、この落ち込みの深さ、所謂プラグロスが生じる。
【0005】
次に、図3(b)に示すように、Ti膜とTiN膜によるバリア膜16を堆積し、続いてSiとCuを含むAl合金膜17を堆積し、更にTi膜とTiN膜によるバリア膜18を堆積する。その後、これらバリア膜18、Al合金膜17およびバリア膜16をパターニングして配線2を形成する。ここで、図3(b)に示すコンタクトホールの開口13と配線2との間隔Lは、配線2形成時のマスク合わせ精度によるパターニングずれを示すものである。
【0006】
その後、図示は省略するが、2層目の配線形成には、層間絶縁膜の堆積、平坦化、コンタクトホールの開口形成およびタングステンプラグ形成後、上述したと同様なバリア膜/Al合金膜/バリア膜による2層目の配線を形成する。更に、3層目以後の配線を形成する時には、2層目の配線形成と同様な工程を採る。これらの配線に際して、コンタクトホール径は配線幅と同程度なため、コンタクトホールの開口形成や配線形成時にパターニングずれがあると、下層配線とタングステンプラグ間やタングステンプラグと上層配線間の接続面積が小さくなる。
【0007】
上記のようなコンタクトホールの開口13と配線2幅を同程度としたボーダーレスコンタクトを有する半導体装置の配線形成方法は、パターニングずれによるタングステンプラグ15と配線2との接続面積減少で、コンタクト抵抗が増加する。この接続面積減少により、この接続部付近での電流密度が増加し、又コンタクト抵抗の増加による配線の温度上昇が大きくなるために、図4に示すように、エレクトロマイグレーションにより接続部の配線2部にボイド19が発生し、断線を引き起こすという問題が発生する虞がある。
【0008】
【発明が解決しようとする課題】
本発明は、上述した配線形成方法における問題点を解決することをその目的とする。即ち本発明の課題は、ボーダーレスコンタクトを有する半導体装置の製造工程における配線形成時のパターニングずれで生じるコンタクト抵抗増加を軽減する配線形成方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明の配線形成方法は、上述の課題を解決するために提案するものであり、ボーダーレスコンタクトを有する半導体装置の配線形成方法において、層間絶縁膜にコンタクトホールの開口を形成する工程と、開口に埋め込みプラグを形成する工程と、埋め込みプラグを酸化し、埋め込みプラグ表面に酸化膜を形成する工程と、酸化膜をエッチングしてプラグ表面の凹凸形状を大きくする工程と、埋め込みプラグに接続する配線を形成する工程とを有することを特徴とするものである。
【0010】
本発明によれば、陽極酸化、又はプラズマ酸化による埋め込みプラグ表面の酸化とこの陽極酸化膜のエッチングとにより、埋め込みプラグ表面の凹凸形状を大きくすることができ、埋め込みプラグと配線との接続面積が大きくなり、埋め込みプラグと配線とのコンタクト抵抗を軽減することができる。従って、エレクトロマイグレーション発生による断線が抑えられて、半導体装置の信頼性が向上する。
【0011】
【実施例】
以下、本発明の具体的実施例につき、添付図面を参照して説明する。なお従来技術の説明で参照した図3中の構成部分と同様の構成部分には、同一の参照符号を付すものとする。
【0012】
本実施例は配線形成方法に本発明を適用した例であり、これを図1および図2を参照して説明する。
まず、図1(a)に示すように、半導体装置の各種構成素子等が形成されている半導体基板11に、CVD法により層間絶縁膜12を膜厚約600nm程堆積する。その後、層間絶縁膜12をリフロー法、又はCMP(Chemical Mechamical Polishing)法等による平坦化処理を行う。更にその後、例えばMOSトランジスタのソース/ドレイン等の不純物拡散層(図示省略)等に対応した部分の層間絶縁膜12に、フォトレジストをマスクとして、RIE(Reactive Ion Etching)による異方性エッチングを行い、コンタクトホールの開口13を形成する。
【0013】
次に、スパッタリング法により、膜厚約50nmのTi膜と膜厚約100nmのTiN膜によるバリア膜14を堆積し、その後、半導体基板11の不純物拡散層とのオーミックコンタクト形成やバリア膜14のバリア性向上を兼ねたRTA(Rapid Thermal Annealing)による窒素雰囲気中での短時間熱処理を行う。更にその後、CVD法によりブランケットタングステン膜(ブランケットW膜)を膜厚約400nm程堆積する。このブランケットW膜のCVD条件は、例えば下記のようなものである。
[ブランケットW膜のCVD条件]
WF6 ガス流量 : 90 sccm
H2 ガス流量 : 400 sccm
Arガス流量 : 1600 sccm
圧力 : 10.7 kPa
基板温度 : 450 °C
【0014】
次に、ブランケットW膜、TiN膜およびTi膜をマグネトロンRIE装置によりエッチバックして、コンタクトホール部1の開口13に、バリア膜14と埋め込みプラグとしてのタングステンプラグ15を形成する。この際、層間絶縁膜12上のブランケットW膜、TiN膜およびTi膜を完全にエッチングするため、オーバーエッチングが行われるので、タングステンプラグ15は層間絶縁膜12表面より落ち込む。この落ち込みの深さ、所謂プラグロスは出来るだけ少なくすることが望ましいが、通常約50nm程度のプラグロスが生じる。なお、このエッチバック条件としては、例えば下記のようなものである。
[ブランケットW膜のエッチバック条件]
SF6 ガス流量 : 150 sccm
Arガス流量 : 75 sccm
圧力 : 26.7 Pa
RFパワー : 600 W
【0015】
次に、陽極酸化法、又はプラズマ酸化法によりタングステンプラグ15表面を約50nm程酸化してWOX 膜を形成する。ここでは、一例として陽極酸化法によるタングステンプラグ15表面部の酸化に関して説明する。まず、上記のタングステンプラグ15が形成された半導体基板11と白金板を陽極酸化溶液、例えば純水で希釈した1〜10%蓚酸の水溶液中に入れ、半導体基板11を陽極とし、白金板を陰極として、陽極酸化を行う。なお、この陽極酸化時の電流としては、例えば約0.1mA/cm2 とする。
その後、半導体基板11を純水で希釈した弗酸(HF)溶液に入れ、タングステンプラグ15表面のWOX 膜をエッチングする。なお、この際、層間絶縁膜12もエッチングされて図1(b)に示す如き形状となる。
【0016】
次に、上記の陽極酸化と陽極酸化膜のエッチングとの工程で、タングステンプラグ15表面がどの様になるかを、図2を参照して説明する。ここで、図2(a)は図1(a)のP部の拡大図で、図2(b)は陽極酸化後の図1(a)のP部に対応する部分で、図2(c)は図1(b)のQ部の拡大図で、図2(d)は後述する図1(c)のR部の拡大図である。
まず、タングステンプラグ15形成直後のタングステンプラグ15表面は、CVD法によるブランケットW膜形成時のグレイン形状を反映してわずかに凹凸形状がある表面状態(図2(a))となっている。このタングステンプラグ15を上述した方法で陽極酸化をすると、グレインの境界に沿った部分では陽極酸化がより進み、図2(b)に示す如き形状のWOX 膜15aが形成される。
【0017】
その後、上述した希釈した弗酸(HF)水溶液でWOX 膜15aをエッチングすると、タングステンプラグ15表面は、図2(c)に示すように、大きな凹凸形状を持つ表面状態となる。なお、この弗酸(HF)溶液でのWOX 膜15aエッチング時に、層間絶縁膜12も僅かにエッチングされるので、図2(c)に示す如き形状、即ち層間絶縁膜12表面がタングステンプラグ15表面よりわずかに下方となる。
【0018】
上述した如く、陽極酸化と陽極酸化膜のエッチングとの工程で、タングステンプラグ15の表面積を大きくすることができる。また、このタングステンプラグ15の酸化を陽極酸化で行うために、タングステンプラグ15表面の限定された部分のみが酸化されるので、この酸化膜、即ちWOX 膜15a除去後のタングステンプラグの抵抗率には何らの変化もない。
【0019】
次に、図1(c)に示すように、スパッタリング法により膜厚約50nmのTi膜と膜厚約50nmのTiN膜によるバリア膜16を堆積し、続いてSiとCuを含むAl合金膜17を膜厚約500nm程堆積し、更に膜厚約50nmのTi膜と膜厚約20nmのTiN膜によるバリア膜18を堆積する。
【0020】
その後、これらバリア膜18、Al合金膜17およびバリア膜16をパターニングして配線2を形成する。この配線2形成は、ECRエッチング装置で行い、エッチング条件としては、例えば下記のようなものである。
[配線2のエッチング条件]
BCl 3 ガス流量 : 80 sccm
Arガス流量 : 120 sccm
圧力 : 6.7 Pa
マグネトロンパワー : 1 kW
RF基板バイアスパワー: 120 W
なお、図1(c)に示すコンタクトホールの開口13と配線2との間隔Lは、配線2形成時のマスク合わせ精度によるパターニングずれを示すものである。
【0021】
この配線2形成後の配線2とタングステンプラグ15とが接続するR部の拡大図を示したのが図2(d)である。図2(d)に示す如く、タングステンプラグ15表面は大きな凹凸形状のある表面状態となっているので、タングステンプラグ15と配線2の接続面積が大きくなる。従って、配線2形成時のマスク合わせ精度によるパターニングずれにより、平面的な接続面積が減少しても、実質的な接続面積は従来例に比べて大幅に増加し、コンタクト抵抗増加を軽減できる。
また、上述した如く、タングステンプラグ15表面に形成されたWOX 膜のエッチング時に層間絶縁膜12もエッチングされ、図2(c)に示すように、層間絶縁膜12表面がタングステンプラグ15表面より下方になると、タングステンプラグ15側壁でも配線2が接続する状態となって接続面積が更に大きくなり、コンタクト抵抗が更に減少する。
【0022】
その後、図示は省略するが、2層目の配線形成には、層間絶縁膜の堆積、平坦化、コンタクトホールの開口形成、ブランケットW膜又はバリア膜とブランケットW膜を用いたタングステンプラグ形成および上述した陽極酸化と陽極酸化膜のエッチング後、上述したと同様なバリア膜/Al合金膜/バリア膜による2層目の配線を形成する。更に3層目以後の配線を形成する時には、2層目の配線形成と同様な工程を採る。
【0023】
これらの配線形成に際して、コンタクトホール径は配線幅と同程度なため、コンタクトホールの開口形成や配線形成時にパターニングずれがあると、下層配線とタングステンプラグ間、タングステンプラグと上層配線間の平面的な接続面積は小さくなるが、下層配線とタングステンプラグ間は配線の側壁がタングステンプラグと接続するので実質的な接続面積はあまり減少せず、一方タングステンプラグと上層配線間は上述した理由により、実質的な接続面積は従来例に比べて大幅に増加する。従って、タングステンプラグ径と配線が同程度とするボーダーレスコンタクトを有する半導体装置での配線形成におけるコンタクト抵抗増加を抑えることができ、エレクトロマイグレーション発生による断線が抑えられて、半導体装置の信頼性が向上する。
【0024】
以上、本発明を実施例により説明したが、本発明はこの実施例に何ら限定されるものではない。
例えば、埋め込みプラグ形成用にブランケットW膜を用いて説明したが、選択成長タングステン膜を用いてもよく、Mo,Ti,Co等の高融点金属膜、WSix ,MoSix ,TiSix ,CoSix 等の高融点金属シリサイイド膜、Cu膜等を用いてもよい。
また、タングステンプラグ表面の酸化を陽極酸化法による酸化で説明したが、プラズマ酸化を用いてもよい。
更にまた、配線としてAl合金膜を用いて説明したが、Cu膜を配線として用いてもよい。
その他、本発明の技術的思想の範囲内で、プロセス装置やプロセス条件は適宜変更が可能である。
【0025】
【発明の効果】
以上の説明から明らかなように、本発明のボーダーレスコンタクトを有する半導体装置の配線形成方法は、埋め込みプラグと配線とのコンタクト抵抗増加を軽減することができ、従って、エレクトロマイグレーション発生による断線が抑えられて、半導体装置の信頼性が向上する。
【図面の簡単な説明】
【図1】本発明を適用した実施例の工程を工程順に説明する、半導体装置の概略断面図で、(a)は埋め込みプラグを形成した状態、(b)は埋め込みプラグ表面を陽極酸化し、陽極酸化膜をエッチングした状態、(c)は配線を形成した状態である。
【図2】本発明を適用した実施例をより詳細に説明するための、図1の埋め込みプラグ表面近傍の拡大図で、(a)は図1(a)のP部の拡大図、(b)は陽極酸化後の図1(a)のP部に対応する部分の拡大図、(c)は図1(b)のQ部の拡大図、(d)は図1(c)のR部の拡大図である。
【図3】従来例の工程を工程順に説明する、半導体装置の概略断面図で、(a)は埋め込みプラグを形成した状態、(b)は配線を形成した状態である。
【図4】従来例の半導体装置のおけるエレクトロマイグレーション発生による断線を説明するための、半導体装置の概略断面図である。
【符号の説明】
1…コンタクトホール部、2…配線、11…半導体基板、12…層間絶縁膜、13…開口、14,16,18…バリア膜、15…タングステンプラグ、15a…WOX 、17…Al合金膜、19…ボイド
Claims (4)
- ボーダーレスコンタクトを有する半導体装置の配線形成方法において、
層間絶縁膜にコンタクトホールの開口を形成する工程と、
前記開口に埋め込みプラグを形成する工程と、
前記埋め込みプラグを酸化し、前記埋め込みプラグ表面に酸化膜を形成する工程と、
前記酸化膜をエッチングして前記プラグ表面の凹凸形状を大きくする工程と、
前記埋め込みプラグに接続する配線を形成する工程と
を有することを特徴とする配線形成方法。 - 前記埋め込みプラグとしてタングステンプラグを用いることを特徴とする、請求項1に記載の配線形成方法。
- 前記埋め込みプラグ表面の前記酸化膜は、陽極酸化法およびプラズマ酸化法の内、いずれか一方の酸化法により形成することを特徴とする、請求項1に記載の配線形成方法。
- 前記酸化膜の前記エッチングは、純水で希釈した弗酸溶液にて行うことを特徴とする、請求項1に記載の配線形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11592396A JP3651112B2 (ja) | 1996-05-10 | 1996-05-10 | 配線形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11592396A JP3651112B2 (ja) | 1996-05-10 | 1996-05-10 | 配線形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09306989A JPH09306989A (ja) | 1997-11-28 |
JP3651112B2 true JP3651112B2 (ja) | 2005-05-25 |
Family
ID=14674552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11592396A Expired - Fee Related JP3651112B2 (ja) | 1996-05-10 | 1996-05-10 | 配線形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3651112B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3353727B2 (ja) | 1998-12-21 | 2002-12-03 | 日本電気株式会社 | 半導体装置の配線構造の形成方法 |
US7224063B2 (en) | 2001-06-01 | 2007-05-29 | International Business Machines Corporation | Dual-damascene metallization interconnection |
KR100537204B1 (ko) | 2003-06-30 | 2005-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
JP2007048950A (ja) * | 2005-08-10 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2008159651A (ja) * | 2006-12-21 | 2008-07-10 | Elpida Memory Inc | 多層配線、積層アルミニウム配線、半導体装置、及びそれらの製造方法 |
-
1996
- 1996-05-10 JP JP11592396A patent/JP3651112B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09306989A (ja) | 1997-11-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040330 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050117 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
LAPS | Cancellation because of no payment of annual fees |