JPH10294292A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH10294292A
JPH10294292A JP2102498A JP2102498A JPH10294292A JP H10294292 A JPH10294292 A JP H10294292A JP 2102498 A JP2102498 A JP 2102498A JP 2102498 A JP2102498 A JP 2102498A JP H10294292 A JPH10294292 A JP H10294292A
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JP
Japan
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film
insulating film
etching
polycrystalline silicon
forming
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Application number
JP2102498A
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Japanese (ja)
Inventor
Naoki Nagashima
直樹 長島
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Publication of JPH10294292A publication Critical patent/JPH10294292A/en
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide the manufacture of a semiconductor device which can simultaneously make a source, a drain and gate electrodes into silicide even if elements are made to be fine, which can form a connection hole by means of self-matching, can improve ability by means of the reduction of parasitic resistance and can enlarge the process space of connection area formation. SOLUTION: A Si oxidized film 16 and a Si nitride film are formed on the whole face of a Si substrate 11 with a CVD method. Only the side part of a polycristal Si film 14 is left in both films by anistropic etching and wide gate side walls 17a are formed. A resist film 18 is formed as an etching protection film on the whole face of the Si substrate. The resist film is selectively removed by etching and the gate side walls 17a are exposed. Etching is executed with a condition that the etching speed of the Si oxide film 15 which is P doped becomes 30 time compared to the gate side wall is removed. At that time, element isolation films 12 are coated with the resist film 18 and therefore they are prevented from being etched.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は所謂サリサイド(Sel
f-Aligned Silicide) 構造を有する半導体装置の製造方
法に係り、特に、ＭＯＳ（Metal Oxide Semiconductor)
型トランジスタの電極形成に適用される半導体装置の製
造方法に関する。The present invention relates to a so-called salicide (Selside).
The present invention relates to a method for manufacturing a semiconductor device having a f-Aligned Silicide) structure, and in particular, relates to a MOS (Metal Oxide Semiconductor).
The present invention relates to a method for manufacturing a semiconductor device applied to forming electrodes of a type transistor.

【０００２】[0002]

【従来の技術】近年の半導体素子の微細化に伴い、トラ
ンジスタのゲート長は短くなり駆動時の抵抗は年々低下
している。しかしながら、ＭＯＳトランジスタのコンタ
クト径の縮小によるコンタクト抵抗の増加および拡散層
（ソース領域およびドレイン領域）の浅接合化など寄生
抵抗はむしろ増加している。この寄生抵抗による電流駆
動能力の低下は年々重要な問題となっている。そこで、
寄生抵抗を低減させる対策として、自己整合型シリサイ
ド（サリサイド）技術によりソース領域およびドレイン
領域上に選択的に低抵抗のシリサイド膜、例えばチタン
シリサイド膜(TiSi2),コバルトシリサイド膜(CoSi2) 等
を形成した構造のものが注目されている。2. Description of the Related Art With the recent miniaturization of semiconductor devices, the gate length of transistors has become shorter and the resistance during driving has been decreasing year by year. However, a parasitic resistance such as an increase in contact resistance due to a reduction in the contact diameter of a MOS transistor and a shallow junction of a diffusion layer (a source region and a drain region) are rather increased. The reduction in current driving capability due to the parasitic resistance has become an important problem year by year. Therefore,
As a measure to reduce the parasitic resistance, a low-resistance silicide film such as a titanium silicide film (TiSi 2 ) or a cobalt silicide film (CoSi 2 ) is selectively formed on the source and drain regions by a self-aligned silicide (salicide) technique. The structure having the structure is attracting attention.

【０００３】ここで、図５（ａ）〜（ｃ）を参照して、
従来のサリサイド構造を有するＭＯＳＬＳＩ（Large Sc
ale Integrated circuit) プロセスの一例を説明する。Here, referring to FIGS. 5 (a) to 5 (c),
MOS LSI with a conventional salicide structure (Large Sc
ale Integrated circuit) An example of the process will be described.

【０００４】このプロセスは、まず図５（ａ）に示した
ように、シリコン基板１１１に例えばＬＯＣＯＳ(Local
Oxidation of Silicon)法により厚い素子分離膜(SiO2)
１１２を形成し、この素子分離膜１１２により囲まれた
領域にゲート絶縁膜(SiO2)１１３を介して多結晶シリコ
ン膜よりなるゲート電極１１４を形成する。続いて、例
えばＣＶＤ（Chemical Vapor Deposition:化学的気相成
長 )法によりシリコン基板１１１の表面全面に酸化膜(S
iO2)を形成した後、ドライエッチング（エッチバック）
することによりゲート電極１１４の側面部にゲート側壁
（サイドウォール）１１５を形成する。続いて、素子分
離膜１１２およびゲート電極１１４をマスクとして基板
と反対導電型の不純物をシリコン基板１１１内に導入
し、ソース領域１１６およびドレイン領域１１７をそれ
ぞれ自己整合的に形成することにより、ＭＯＳトランジ
スタを形成する。In this process, first, as shown in FIG. 5A, for example, a LOCOS (Local
Oxidation of Silicon) method for thick device isolation film (SiO 2 )
A gate electrode 114 made of a polycrystalline silicon film is formed in a region surrounded by the element isolation film 112 via a gate insulating film (SiO 2 ) 113. Subsequently, an oxide film (S) is formed on the entire surface of the silicon substrate 111 by, for example, a CVD (Chemical Vapor Deposition) method.
Dry etching (etch back) after forming iO 2 )
Thereby, a gate side wall (side wall) 115 is formed on the side surface of the gate electrode 114. Subsequently, an impurity of a conductivity type opposite to that of the substrate is introduced into the silicon substrate 111 using the element isolation film 112 and the gate electrode 114 as a mask, and the source region 116 and the drain region 117 are formed in a self-aligned manner. To form

【０００５】次に、図５（ｂ）に示したように、フッ化
水素（HF) によるエッチング処理を施し、ソース領域１
１６およびドレイン領域１１７それぞれの上の自然酸化
膜を完全に除去した後、全面に例えばスパッタリング法
によりチタン（Ti）膜を形成する。そののち、熱処理を
施すことによりソース領域１１６およびドレイン領域１
１７におけるシリコン（Si）とチタン（Ti）を反応さ
せ、ソース領域１１６およびドレイン領域１１７それぞ
れの上に低抵抗のシリサイド(TiSi2) 膜１１８ａ，１１
８ｂを選択的に形成する。そののち、エッチング液に浸
すことで、素子分離膜１１２上のチタン（Ti）を選択的
に除去する。Next, as shown in FIG. 5B, an etching process using hydrogen fluoride (HF) is performed to
After completely removing the native oxide film on each of the gate region 16 and the drain region 117, a titanium (Ti) film is formed on the entire surface by, for example, a sputtering method. After that, heat treatment is performed so that the source region 116 and the drain region 1 are formed.
The silicon (Si) and titanium (Ti) in the reaction 17 react with each other to form a low-resistance silicide (TiSi 2 ) film 118 a, 11 on each of the source region 116 and the drain region 117.
8b is selectively formed. After that, by immersing in an etching solution, titanium (Ti) on the element isolation film 112 is selectively removed.

【０００６】次に、図５（ｃ）に示したように、例えば
ＣＶＤ法により酸化膜(SiO2)等の層間絶縁膜１１９を形
成し、この層間絶縁膜１１９の例えばドレイン領域１１
７に対向する領域にシリサイド膜１１８ｂに達する接続
孔（コンタクトホール）１２０を形成する。更に、この
接続孔１２０の内壁および底部（すなわち、シリサイド
膜１１８ｂの表面）に選択的に薄い窒化チタン（TiN ）
膜およびチタン（Ti）膜からなる積層膜（TiN/Ti）１２
１を形成し、そののち接続孔１２０内をタングステン
（Ｗ）層１２２で埋め込む。続いて、接続孔１２０を含
むシリコン基板１１１上にチタン(Ti)膜１２３を形成
し、更にこのチタン膜１２３上にシリコン(Si)を含むア
ルミニウム（Al）等のアルミニウム系合金を成膜し、パ
ターニングすることによりタングステン（Ｗ）層１２２
と電気的に接続された配線層１２４を形成する。Next, as shown in FIG. 5C, an interlayer insulating film 119 such as an oxide film (SiO 2 ) is formed by, for example, a CVD method, and the drain region 11 of the interlayer insulating film 119 is formed.
A connection hole (contact hole) 120 reaching the silicide film 118b is formed in a region opposed to. Further, selectively thin titanium nitride (TiN) is formed on the inner wall and the bottom of the connection hole 120 (that is, on the surface of the silicide film 118b).
Film (TiN / Ti) 12 consisting of a film and a titanium (Ti) film
Then, the inside of the connection hole 120 is filled with a tungsten (W) layer 122. Subsequently, a titanium (Ti) film 123 is formed on the silicon substrate 111 including the connection hole 120, and an aluminum alloy such as aluminum (Al) including silicon (Si) is formed on the titanium film 123, Tungsten (W) layer 122 by patterning
Then, a wiring layer 124 electrically connected to is formed.

【０００７】このようにしてソース領域１１６およびド
レイン領域１１７の拡散層上にそれぞれシリサイド膜
（ソース電極）１１８ａおよびシリサイド膜（ドレイン
電極）１１８ｂを有するＭＯＳトランジスタを自己整合
的に形成することができ、これにより浅い拡散層（ソー
ス領域１１６およびドレイン領域１１７）におけるシー
ト抵抗を、シリサイド膜を有しない従来のＭＯＳトラン
ジスタよりも１桁程度低下させることができる。In this manner, a MOS transistor having a silicide film (source electrode) 118a and a silicide film (drain electrode) 118b on the diffusion layers of source region 116 and drain region 117 can be formed in a self-aligned manner. As a result, the sheet resistance in the shallow diffusion layers (the source region 116 and the drain region 117) can be reduced by about one digit as compared with the conventional MOS transistor having no silicide film.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら、近年の
技術では、素子の微細化に伴い、サリサイド構造のＭＯ
Ｓトランジスタのコンタクト領域とゲート電極１１４と
の間の距離を大きくとることができなくなっている。そ
のため、層間絶縁膜とは異なる材質をゲート上部または
側部に堆積させて、拡散層領域がゲート電極に接触また
は接近することを防ぐ自己整合型コンタクト（ＳＡＣ）
技術が提案されている。しかし、従来の自己整合型コン
タクト技術ではコンタクト領域とゲート電極との間の絶
縁性を確保するために、ゲート電極上に絶縁膜を堆積さ
せてからゲート電極の加工を行う必要があった。このた
め、ゲート電極や、ソース電極およびドレイン電極（コ
ンタクト領域）を一括してシリサイド化させるために
は、シリサイド化するための高融点金属を堆積させる前
にゲート電極上の絶縁膜を除去しなければならない。し
かし、ゲート電極上の絶縁膜として素子分離膜と同様の
物質を使用すると、ゲート電極上の絶縁膜を除去する際
に素子分離膜も同時にエッチングされてしまい、ゲート
電極や、ソース電極およびドレイン電極を同時にシリサ
イド化することが困難であるという問題があった。However, according to the recent technology, with the miniaturization of the element, an MO having a salicide structure has been developed.
The distance between the contact region of the S transistor and the gate electrode 114 cannot be increased. Therefore, a material different from the interlayer insulating film is deposited on the gate or on the side to prevent the diffusion layer region from contacting or approaching the gate electrode (SAC).
Technology has been proposed. However, in the conventional self-alignment type contact technology, it is necessary to process the gate electrode after depositing an insulating film on the gate electrode in order to secure insulation between the contact region and the gate electrode. Therefore, in order to silicide the gate electrode, the source electrode, and the drain electrode (contact region) collectively, the insulating film on the gate electrode must be removed before depositing the refractory metal for silicidation. Must. However, if a material similar to the element isolation film is used as the insulating film on the gate electrode, the element isolation film is also etched when the insulating film on the gate electrode is removed, and the gate electrode, the source electrode, and the drain electrode are removed. Is difficult to silicide at the same time.

【０００９】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、素子の微細化が進んでもゲート電
極、ソース電極およびドレイン電極を同時にシリサイド
化できると共にこれらコンタクト領域を自己整合的に形
成でき、寄生抵抗の低減化による高性能化と電極領域形
成のプロセス余裕の拡大化を図ることができる半導体装
置の製造方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and has as its object to enable the gate electrode, the source electrode, and the drain electrode to be simultaneously silicided and to form these contact regions in a self-aligned manner even when the element is miniaturized. It is an object of the present invention to provide a method of manufacturing a semiconductor device which can be formed and which can achieve high performance by reduction of parasitic resistance and enlargement of a process margin for forming an electrode region.

【００１０】[0010]

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、シリコン材料により形成された半導体基
板の上に素子分離膜を形成すると共に素子分離膜に囲ま
れた領域に多結晶シリコン膜を形成し、多結晶シリコン
膜上に第１の絶縁膜を形成した後、これら多結晶シリコ
ン膜および第１の絶縁膜を電極形状に加工する工程と、
電極形状に加工された多結晶シリコン膜および第１の絶
縁膜の側面周部に第２の絶縁膜により側壁を形成する工
程と、側壁を形成した後、半導体基板上の全面にエッチ
ング保護膜を形成し、このエッチング保護膜を上面から
エッチング保護膜が少なくとも素子分離膜を覆い、かつ
少なくとも第１の絶縁膜が露出する程度に選択的に除去
する工程と、第１の絶縁膜をエッチングすることにより
多結晶シリコン膜を露出させる工程と、エッチング保護
膜を除去した後、側壁および素子分離膜をマスクとして
多結晶シリコン膜および半導体基板それぞれに対して不
純物を導入することにより多結晶シリコン電極および不
純物層を形成する工程と、多結晶シリコン電極および不
純物層を形成した後、半導体基板の全面に高融点金属を
堆積させると共に熱処理を行うことにより多結晶シリコ
ン電極上および不純物層上にそれぞれ選択的にシリサイ
ド膜を形成する工程とを含むものである。According to a method of manufacturing a semiconductor device according to the present invention, an element isolation film is formed on a semiconductor substrate formed of a silicon material, and polycrystalline silicon is formed in a region surrounded by the element isolation film. Forming a film, forming a first insulating film on the polycrystalline silicon film, and then processing the polycrystalline silicon film and the first insulating film into an electrode shape;
Forming a side wall with a second insulating film around the side surface of the polycrystalline silicon film processed into an electrode shape and the first insulating film; and forming an etching protection film on the entire surface of the semiconductor substrate after forming the side wall. Forming and selectively removing the etching protection film from the upper surface so that the etching protection film covers at least the element isolation film and at least exposes the first insulating film; and etching the first insulating film. Exposing the polycrystalline silicon film, and removing the etching protection film, and then introducing impurities into the polycrystalline silicon film and the semiconductor substrate using the side walls and the element isolation film as a mask, thereby forming the polycrystalline silicon electrode and the impurity. Forming a layer, forming a polycrystalline silicon electrode and an impurity layer, and depositing a high melting point metal on the entire surface of the semiconductor substrate. In each selectively on the polycrystalline silicon electrode and the impurity layer by performing processing in which a step of forming a silicide film.

【００１１】本発明による半導体装置の製造方法では、
第１の絶縁膜をエッチングすることにより多結晶シリコ
ン膜を露出させる工程において、素子分離膜がエッチン
グ保護膜により覆われているので、第１の絶縁膜と共に
素子分離膜がエッチングされることはなく、多結晶シリ
コン電極（ゲート電極）上および不純物層領域（ソース
・ドレイン領域）上が一括してシリサイド化される。In the method for manufacturing a semiconductor device according to the present invention,
In the step of exposing the polycrystalline silicon film by etching the first insulating film, since the element isolation film is covered with the etching protection film, the element isolation film is not etched together with the first insulating film. Then, the polycrystalline silicon electrode (gate electrode) and the impurity layer region (source / drain region) are simultaneously silicided.

【００１２】[0012]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００１３】図１ないし図４は本発明の一実施の形態に
係るサリサイド構造を有するＭＯＳトランジスタの製造
方法を工程順に表すものである。まず、図１（ａ）に示
したように、例えばＰ型のシリコン基板１１に例えばＬ
ＯＣＯＳ法により厚い素子分離膜(SiO2)１２を形成す
る。次いで、この素子分離膜(SiO2)１２をマスクとして
シリコン基板１１に対してウェル領域形成等のための不
純物注入を行った後、この素子分離膜(SiO2)１２により
囲まれた領域に熱酸化法によりゲート酸化を行い、例え
ば膜厚５ｎｍのゲート絶縁膜(SiO2)１３を形成する。続
いて、このゲート絶縁膜１３上に例えばＣＶＤ法により
例えば膜厚２００ｎｍの多結晶シリコン膜１４を形成し
た後、例えば同じくＣＶＤ法により第１の絶縁膜となる
例えば膜厚１５０ｎｍのシリコン酸化膜１５を形成す
る。ここで、シリコン酸化膜１５にはエッチングレート
を変化させるために適宜不純物例えば燐をドープさせ
る。その後、フォトリソグラフィ技術を用いてゲートパ
ターンをレジスト膜（図示せず）により形成し、このレ
ジスト膜をマスクとして異方性エッチングを行い、シリ
コン酸化膜１５および多結晶シリコン膜１４を順次選択
的に除去する。1 to 4 show a method of manufacturing a MOS transistor having a salicide structure according to an embodiment of the present invention in the order of steps. First, as shown in FIG. 1A, for example, a L-type
A thick device isolation film (SiO 2 ) 12 is formed by the OCOS method. Next, impurities are implanted into the silicon substrate 11 for forming a well region or the like using the device isolation film (SiO 2 ) 12 as a mask, and then heat is applied to a region surrounded by the device isolation film (SiO 2 ) 12. Gate oxidation is performed by an oxidation method to form a gate insulating film (SiO 2 ) 13 having a thickness of, for example, 5 nm. Subsequently, after forming a polycrystalline silicon film 14 having a thickness of, for example, 200 nm on the gate insulating film 13 by, for example, the CVD method, a silicon oxide film 15 having a thickness of, for example, 150 nm which becomes the first insulating film also by, for example, the CVD method. To form Here, the silicon oxide film 15 is appropriately doped with an impurity such as phosphorus in order to change the etching rate. Thereafter, a gate pattern is formed by a resist film (not shown) using a photolithography technique, and anisotropic etching is performed using the resist film as a mask to selectively and selectively form the silicon oxide film 15 and the polycrystalline silicon film 14 sequentially. Remove.

【００１４】続いて、図１（ｂ）に示したように、素子
分離膜１２およびシリコン酸化膜１５をマスクとしてソ
ース電極およびドレイン電極の拡張電極用の不純物イオ
ンをシリコン基板１１に注入し、ＬＤＤ(Lightly Doped
Drain) 領域１３ａ，１３ｂそれぞれを自己整合的に形
成した後、例えばＣＶＤ法により膜厚２０ｎｍのシリコ
ン酸化膜１６および第２の絶縁膜となる膜厚１５０ｎｍ
のシリコン窒化膜１７をそれぞれ形成する。次に、図１
（ｃ）に示したように異方性エッチングにより、シリコ
ン酸化膜１６およびシリコン窒化膜１７を多結晶シリコ
ン膜１４の側面部のみを残してエッチングし、幅広のゲ
ート側壁（サイドウォール）１７ａを形成する。Subsequently, as shown in FIG. 1B, impurity ions for extended electrodes of a source electrode and a drain electrode are implanted into the silicon substrate 11 using the element isolation film 12 and the silicon oxide film 15 as a mask, and the LDD is formed. (Lightly Doped
After each of the regions 13a and 13b is formed in a self-aligned manner, the silicon oxide film 16 having a thickness of 20 nm and the 150 nm-thickness to be the second insulating film are formed by, for example, a CVD method.
Are formed respectively. Next, FIG.
As shown in (c), the silicon oxide film 16 and the silicon nitride film 17 are etched by anisotropic etching while leaving only the side surfaces of the polycrystalline silicon film 14 to form wide gate side walls (sidewalls) 17a. I do.

【００１５】次に、図２（ａ）に示したように、エッチ
ング保護膜としての、例えば膜厚５００ｎｍのレジスト
膜１８を形成し、その後、図２（ｂ）に示したように、
レジスト膜１８を異方性エッチングにより例えば３００
ｎｍ除去することによりゲート側壁１７ａの上部を露出
させる。更に、図２（ｃ）に示したように、ゲート側壁
１７ａに比べて燐をドープしたシリコン酸化膜１５のエ
ッチングレートが例えば３０倍となるような条件で異方
性エッチングを行う。更に、希フッ酸溶液によりエッチ
ングを行い、多結晶シリコン膜１４上のシリコン酸化膜
１５を除去する。なお、希フッ酸溶液によるエッチング
は例えば水：フッ酸＝１００：１の溶液で６０秒間行
う。Next, as shown in FIG. 2A, a resist film 18 having a thickness of, for example, 500 nm is formed as an etching protection film, and thereafter, as shown in FIG.
The resist film 18 is anisotropically etched to, for example, 300
The upper portion of the gate side wall 17a is exposed by removing nm. Further, as shown in FIG. 2C, anisotropic etching is performed under such a condition that the etching rate of the silicon oxide film 15 doped with phosphorus is, for example, 30 times that of the gate sidewall 17a. Further, etching is performed with a diluted hydrofluoric acid solution to remove the silicon oxide film 15 on the polycrystalline silicon film 14. The etching with the diluted hydrofluoric acid solution is performed, for example, with a solution of water: hydrofluoric acid = 100: 1 for 60 seconds.

【００１６】次に、レジスト膜１８を除去した後、図３
（ａ）に示したように、ゲート側壁（サイドウォール）
１７ａおよび素子分離膜１２をマスクとしてＮ型不純物
例えば燐（Ｐ）のイオン注入を行うことにより、ソース
領域１９ａおよびドレイン領域１９ｂを自己整合的に形
成すると共に、多結晶シリコン膜１４中に不純物をドー
プしてゲート電極１４ａとする。その後、熱処理を短時
間、例えば１０００℃のランプアニールを１０秒間施す
ことにより、ＬＤＤ構造のソース領域１９ａおよびドレ
イン領域１９ｂを備えたＭＯＳトランジスタを形成す
る。Next, after removing the resist film 18, FIG.
As shown in (a), the gate side wall (side wall)
The source region 19a and the drain region 19b are formed in a self-aligning manner by ion-implanting an N-type impurity such as phosphorus (P) using the mask 17a and the element isolation film 12 as a mask. Doping is performed to form the gate electrode 14a. Thereafter, a MOS transistor having a source region 19a and a drain region 19b having an LDD structure is formed by performing a heat treatment for a short period of time, for example, lamp annealing at 1000 ° C. for 10 seconds.

【００１７】次に、図３（ｂ）に示したように、ソース
領域１９ａおよびドレイン領域１９ｂそれぞれの上の自
然酸化膜を完全に除去した後、例えばスパッタリング法
により膜厚２０ｎｍのコバルト（Co）膜２０を全面に形
成する。コバルト膜２０を形成したのち、熱処理、例え
ば５５０℃のランプアニールを３０秒間施し、ソース領
域１９ａ、ドレイン領域１９ｂおよびゲート電極１４ａ
におけるシリコン（Si）とコバルト（Co）とを反応さ
せ、ソース領域１９ａ、ドレイン領域１９ｂおよびゲー
ト電極１４ａそれぞれの上に低抵抗のコバルトシリサイ
ド（CoSi2)膜２１ａ, ２１ｂ, ２１ｃを選択的に形成す
る。更に、図３（ｃ）に示したように、硫酸過水等のエ
ッチング液に浸すことにより素子分離膜１２等の上面に
おける未反応のコバルト（Co）を選択的に除去する。Next, as shown in FIG. 3B, after completely removing the natural oxide film on each of the source region 19a and the drain region 19b, a 20 nm-thick cobalt (Co) film is formed by, for example, a sputtering method. A film 20 is formed on the entire surface. After the formation of the cobalt film 20, heat treatment, for example, lamp annealing at 550 ° C. is performed for 30 seconds, so that the source region 19a, the drain region 19b, and the gate electrode 14a are formed.
Reaction between silicon (Si) and cobalt (Co) in step (a) to selectively form low-resistance cobalt silicide (CoSi 2 ) films 21a, 21b, and 21c on source region 19a, drain region 19b, and gate electrode 14a, respectively. I do. Further, as shown in FIG. 3C, unreacted cobalt (Co) on the upper surface of the element isolation film 12 and the like is selectively removed by immersion in an etching solution such as sulfuric acid-hydrogen peroxide.

【００１８】続いて、図４に示したように、例えばＣＶ
Ｄ法により層間絶縁膜(SiO2)２２を形成し、続いてゲー
ト側壁１７ａに比べて層間絶縁膜２２のエッチングレー
トが例えば３０倍となるような条件で異方性エッチング
を行うことにより、層間絶縁膜２２のソース領域１９ａ
およびドレイン領域１９ｂに対向する領域にそれぞれコ
バルトシリサイド膜２１ａ，２１ｂに達する接続孔（コ
ンタクトホール）２３を形成する。更に、図示しない
が、この接続孔２３の内壁および底部（すなわち、コバ
ルトシリサイド膜２１ａ, ２１ｂの表面）に選択的に薄
い窒化チタン（TiN ）膜およびチタン（Ti）膜からなる
積層膜（TiN/Ti）を形成し、そののち接続孔２３内をタ
ングステン（Ｗ）層で埋め込む。続いて、接続孔２３を
含むシリコン基板１１上にチタン(Ti)膜を形成し、更に
このチタン膜上にシリコン(Si)を含むアルミニウム（A
l）等のアルミニウム系合金を成膜し、パターニングす
ることによりタングステン（Ｗ）層と電気的に接続され
た配線層を形成する。Subsequently, as shown in FIG.
An interlayer insulating film (SiO 2 ) 22 is formed by the method D, and then anisotropic etching is performed under such a condition that the etching rate of the interlayer insulating film 22 is, for example, 30 times as large as that of the gate side wall 17a. Source region 19a of insulating film 22
A contact hole (contact hole) 23 reaching cobalt silicide films 21a and 21b is formed in a region facing drain region 19b and drain region 19b, respectively. Further, although not shown, a laminated film (TiN / TiN / TiN / TiN) film and a thin titanium nitride (TiN) film are selectively formed on the inner wall and the bottom of the connection hole 23 (that is, the surfaces of the cobalt silicide films 21a and 21b). Ti) is formed, and then the inside of the connection hole 23 is filled with a tungsten (W) layer. Subsequently, a titanium (Ti) film is formed on the silicon substrate 11 including the connection holes 23, and aluminum (A) containing silicon (Si) is further formed on the titanium film.
l) A wiring layer electrically connected to the tungsten (W) layer is formed by forming a film of an aluminum-based alloy such as l) and patterning the film.

【００１９】このようにして本実施の形態では、特に、
図２（ｂ），（ｃ）の工程で説明したように、多結晶シ
リコン膜１４上の絶縁膜（シリコン酸化膜１５）に対し
てエッチングの際、エッチングレートが異なるシリコン
窒化膜１７によりゲート側壁１７ａを形成し、更に、全
面にエッチング保護膜としてレジスト膜１８を塗布形成
した後にシリコン酸化膜１５が露出するまで異方性エッ
チングを行い、その後に選択的に多結晶シリコン膜１４
上の絶縁膜（シリコン酸化膜１５）を除去するようにし
たので、多結晶シリコン膜１４上の絶縁膜を除去する際
に、素子分離膜１２までエッチングされてしまうことは
ない。従って、図４に示したソース領域１９ａ，ドレイ
ン領域１９ｂおよびゲート電極１４ａ上にそれぞれ厚い
コバルトシリサイド膜２１ａ，２１ｂ, ２１ｃを一括し
て作成することができ、寄生抵抗の小さな高性能なＭＯ
Ｓトランジスタを形成できる。また、コンタクトホール
形成のプロセス余裕が拡大するので歩留まり率も向上す
る。As described above, in this embodiment, in particular,
As described in the steps of FIGS. 2B and 2C, when etching the insulating film (silicon oxide film 15) on the polycrystalline silicon film 14, the gate side wall is formed by the silicon nitride films 17 having different etching rates. After forming a resist film 18 as an etching protection film on the entire surface, anisotropic etching is performed until the silicon oxide film 15 is exposed, and then the polycrystalline silicon film 14 is selectively formed.
Since the upper insulating film (silicon oxide film 15) is removed, the element isolation film 12 is not etched when the insulating film on the polycrystalline silicon film 14 is removed. Therefore, thick cobalt silicide films 21a, 21b, and 21c can be simultaneously formed on the source region 19a, the drain region 19b, and the gate electrode 14a shown in FIG.
An S transistor can be formed. Further, since the process margin for forming the contact hole is increased, the yield rate is also improved.

【００２０】以上実施の形態を挙げて本発明を説明した
が、本発明は上記実施の形態に限定されるものではな
く、種々変形可能である。例えば、高融点金属の成膜法
は、スパッタリング法以外の方法例えばＣＶＤ法を用い
るようにしてもよい。Although the present invention has been described with reference to the embodiment, the present invention is not limited to the above embodiment, and can be variously modified. For example, a method other than a sputtering method, for example, a CVD method may be used as a method for forming a film of a high melting point metal.

【００２１】また、上記実施の形態では、シリサイド膜
となる高融点金属としてコバルト(Co)を用いるようにし
たが、それ以外の金属、例えばチタン(Ti),ニッケル(N
i),タングステン(W),モリブデン(Mo), 白金 (Pt),ジル
コニウム(Zr), ハフニウム(Hf)等のシリサイド用金属を
用いるようにしてもよい。Further, in the above embodiment, cobalt (Co) is used as the refractory metal to be a silicide film, but other metals such as titanium (Ti), nickel (N
i), a metal for silicide such as tungsten (W), molybdenum (Mo), platinum (Pt), zirconium (Zr), or hafnium (Hf) may be used.

【００２２】[0022]

【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、電極形状に加工された多結晶シリ
コン膜および第１の絶縁膜の側面周部に第２の絶縁膜に
より側壁を形成した後、半導体基板上の全面にエッチン
グ保護膜を形成し、このエッチング保護膜を上面からエ
ッチング保護膜が少なくとも素子分離膜を覆い、かつ少
なくとも第１の絶縁膜が露出する程度に選択的に除去
し、その後、第１の絶縁膜をエッチングすることにより
多結晶シリコン膜を露出させるようにしたので、従来の
ように多結晶シリコン電極上の絶縁膜と共に素子分離膜
をエッチングしてしまうようなことがない。よって、ゲ
ート電極やドレイン領域およびソース領域を一括してシ
リサイド化することができ、コンタクト領域を自己整合
的に形成することができ、サリサイド構造を有する半導
体装置を単純なプロセスで作成できる。従って、寄生抵
抗の低減による高性能化とコンタクト領域形成のプロセ
ス余裕が拡大することによって歩留まりの向上を図るこ
とができるという効果を奏する。As described above, according to the method of manufacturing a semiconductor device of the present invention, the side wall of the polycrystalline silicon film processed into an electrode shape and the second insulating film is formed around the side surface of the first insulating film. Is formed, an etching protection film is formed on the entire surface of the semiconductor substrate, and the etching protection film is selectively formed from the upper surface so that the etching protection film covers at least the element isolation film and at least the first insulating film is exposed. Then, the polycrystalline silicon film is exposed by etching the first insulating film, so that the element isolation film is etched together with the insulating film on the polycrystalline silicon electrode as in the related art. There is nothing. Therefore, the gate electrode, the drain region, and the source region can be silicided at a time, the contact region can be formed in a self-aligned manner, and a semiconductor device having a salicide structure can be manufactured by a simple process. Therefore, there is an effect that the yield can be improved by improving the performance by reducing the parasitic resistance and expanding the process margin for forming the contact region.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施の形態に係るサリサイド構造を
有するＭＯＳトランジスタの製造方法を工程順に表す断
面図である。FIG. 1 is a cross-sectional view illustrating a method of manufacturing a MOS transistor having a salicide structure according to an embodiment of the present invention in the order of steps.

【図２】図１に続く製造工程を説明するための断面図で
ある。FIG. 2 is a cross-sectional view for explaining a manufacturing step following FIG. 1;

【図３】図２に続く製造工程を説明するための断面図で
ある。FIG. 3 is a cross-sectional view for explaining a manufacturing step following FIG. 2;

【図４】図３に続く製造工程を説明するための断面図で
ある。FIG. 4 is a cross-sectional view for explaining a manufacturing step following FIG. 3;

【図５】従来のサリサイド構造を有するＭＯＳトランジ
スタの製造工程を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining a manufacturing process of a MOS transistor having a conventional salicide structure.

【符号の説明】[Explanation of symbols]

１１…シリコン基板、１２…素子分離膜、１３…ゲート
絶縁膜、１３ａ, １３ｂ…ＬＤＤ領域、１４…多結晶シ
リコン膜、１４ａ…ゲート電極、１５…シリコン酸化膜
（第１の絶縁膜）、１６…シリコン酸化膜、１７…シリ
コン窒化膜（第２の絶縁膜）、１８…レジスト膜、１９
ａ…ソース領域、１９ｂ…ドレイン領域、２０…コバル
ト膜、２１ａ, ２１ｂ, ２１ｃ…コバルトシリサイド
膜、２２…層間絶縁膜、２３…接続孔DESCRIPTION OF SYMBOLS 11 ... Silicon substrate, 12 ... Element isolation film, 13 ... Gate insulating film, 13a, 13b ... LDD region, 14 ... Polycrystalline silicon film, 14a ... Gate electrode, 15 ... Silicon oxide film (1st insulating film), 16 ... Silicon oxide film, 17 ... Silicon nitride film (second insulating film), 18 ... Resist film, 19
a: source region, 19b: drain region, 20: cobalt film, 21a, 21b, 21c: cobalt silicide film, 22: interlayer insulating film, 23: connection hole

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 シリコン材料により形成された半導体基
板の上に素子分離膜を形成すると共に前記素子分離膜に
囲まれた領域に多結晶シリコン膜を形成し、前記多結晶
シリコン膜上に第１の絶縁膜を形成した後、これら多結
晶シリコン膜および第１の絶縁膜を電極形状に加工する
工程と、 前記電極形状に加工された多結晶シリコン膜および第１
の絶縁膜の側面周部に第２の絶縁膜からなる側壁を形成
する工程と、 前記側壁を形成した後、半導体基板上の全面にエッチン
グ保護膜を形成し、このエッチング保護膜を上面から前
記エッチング保護膜が少なくとも前記素子分離膜を覆
い、かつ少なくとも前記第１の絶縁膜が露出する程度に
選択的に除去する工程と、 前記第１の絶縁膜をエッチングすることにより前記多結
晶シリコン膜を露出させる工程と、 前記エッチング保護膜を除去した後、前記側壁および素
子分離膜をマスクとして前記多結晶シリコン膜および半
導体基板それぞれに対して不純物を導入することにより
多結晶シリコン電極および不純物層を形成する工程と、 多結晶シリコン電極および不純物層を形成した後、前記
半導体基板の全面に高融点金属を堆積させると共に熱処
理を行うことにより前記多結晶シリコン電極上および不
純物層上にそれぞれ選択的にシリサイド膜を形成する工
程とを含むことを特徴とする半導体装置の製造方法。An element isolation film is formed on a semiconductor substrate formed of a silicon material, a polycrystalline silicon film is formed in a region surrounded by the element isolation film, and a first polycrystalline silicon film is formed on the polycrystalline silicon film. Forming the insulating film, and processing the polycrystalline silicon film and the first insulating film into an electrode shape; and forming the polycrystalline silicon film and the first insulating film into the electrode shape.
Forming a side wall made of a second insulating film around the side surface of the insulating film; and, after forming the side wall, forming an etching protection film on the entire surface of the semiconductor substrate. A step of selectively removing the etching protection film at least so as to cover the device isolation film and at least exposing the first insulating film; and etching the first insulating film to remove the polycrystalline silicon film. Forming a polycrystalline silicon electrode and an impurity layer by introducing an impurity into the polycrystalline silicon film and the semiconductor substrate using the side wall and the element isolation film as a mask after exposing the etching protective film; Forming a polycrystalline silicon electrode and an impurity layer, depositing a refractory metal over the entire surface of the semiconductor substrate, Forming a silicide film selectively on the polycrystalline silicon electrode and the impurity layer by performing a treatment. 【請求項２】 前記第１の絶縁膜を第２の絶縁膜に比べ
てエッチング速度の速い絶縁材料により形成することを
特徴とする請求項１記載の半導体装置の製造方法。2. The method according to claim 1, wherein said first insulating film is formed of an insulating material having a higher etching rate than said second insulating film. 【請求項３】 前記第１の絶縁膜を所定濃度の燐イオン
が添加された若しくは無添加のシリコン酸化膜、第２の
絶縁膜をシリコン窒化膜とすることを特徴とする請求項
２記載の半導体装置の製造方法。3. The method according to claim 2, wherein the first insulating film is a silicon oxide film to which a predetermined concentration of phosphorus ions is added or not, and the second insulating film is a silicon nitride film. A method for manufacturing a semiconductor device.
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* Cited by examiner, † Cited by third party
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JP2008311675A (en) * 2008-08-07 2008-12-25 Rohm Co Ltd Semiconductor device

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