JPH07273197A - Semiconductor device and its fabrication - Google Patents
Semiconductor device and its fabricationInfo
- Publication number
- JPH07273197A JPH07273197A JP6518894A JP6518894A JPH07273197A JP H07273197 A JPH07273197 A JP H07273197A JP 6518894 A JP6518894 A JP 6518894A JP 6518894 A JP6518894 A JP 6518894A JP H07273197 A JPH07273197 A JP H07273197A
- Authority
- JP
- Japan
- Prior art keywords
- film
- refractory metal
- impurity diffusion
- titanium
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はサリサイド技術により形
成された配線を有する半導体装置及びその製造方法に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a wiring formed by a salicide technique and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ＭＯＳトランジスタの微細化に伴い、ト
ランジスタを構成するソース・ドレインである不純物拡
散層の抵抗上昇に寄因した遅延が生じる。この問題を解
決するために、サリサイドＭＯＳトランジスタが開発さ
れている。サリサイドトランジスタとはゲートポリシリ
コン上とソース・ドレインの不純物拡散層上にのみ自己
整合的に高融点金属シリサイド膜を形成し、抵抗の低減
を図ったトランジスタのことである。2. Description of the Related Art With the miniaturization of MOS transistors, a delay is caused due to an increase in resistance of an impurity diffusion layer which is a source / drain which constitutes a transistor. In order to solve this problem, salicide MOS transistors have been developed. The salicide transistor is a transistor whose resistance is reduced by forming a refractory metal silicide film in a self-aligned manner only on the gate polysilicon and the impurity diffusion layers of the source / drain.
【０００３】また、上記説明したサリサイドトランジス
タにおいては、ゲートポリシリコン上及び不純物拡散層
上に高融点金属シリサイド膜を形成する際に、同時に形
成される高融点金属窒化膜をゲート電極と不純物拡散層
とを接続する局所配線、又は隣接する素子の不純物拡散
層を接続する局所配線、又は不純物拡散層の引き出し電
極配線に利用している。このような配線はゲート電極又
は不純物拡散層に直接的に接続されるため、接続孔を形
成する必要が無いので、パターンレイアウトの高集積化
が図れる。Further, in the above-described salicide transistor, when the refractory metal silicide film is formed on the gate polysilicon and the impurity diffusion layer, the refractory metal nitride film simultaneously formed is used as the gate electrode and the impurity diffusion layer. It is used as a local wiring for connecting to the wiring, a local wiring for connecting the impurity diffusion layers of adjacent elements, or a lead electrode wiring for the impurity diffusion layers. Since such a wiring is directly connected to the gate electrode or the impurity diffusion layer, it is not necessary to form a connection hole, so that the pattern layout can be highly integrated.
【０００４】図４は上記説明したようなＭＯＳトランジ
スタを有する半導体装置の構造を示す一部断面図であ
る。図において、１はＰ+型半導体のシリコンからなる
半導体基板、２はこの半導体基板１上に形成された厚さ
約２μｍのＰ-型エピタキシャル層、３はこのＰ-型エピ
タキシャル層２中に形成された厚さ約１．５μｍのＰ型
ウェル、４はＰ-型エピタキシャル層２中で、Ｐ型ウェ
ル３と隣接して形成された厚さ約１．５μｍのＮ型ウェ
ル、５はＰ型ウェル３及びＮ型ウェル４上に形成された
厚さ約５００ｎｍの酸化膜からなる素子分離酸化膜であ
る。FIG. 4 is a partial sectional view showing the structure of a semiconductor device having a MOS transistor as described above. In the figure, 1 is a semiconductor substrate made of P + type semiconductor silicon, 2 is a P − type epitaxial layer formed on the semiconductor substrate 1 and having a thickness of about 2 μm, and 3 is formed in the P − type epitaxial layer 2. P-type well with a thickness of about 1.5 μm, 4 is an N-type well with a thickness of about 1.5 μm formed adjacent to P-type well 3 in P − type epitaxial layer 2, and 5 is a P-type well. This is an element isolation oxide film formed on the well 3 and the N-type well 4 and having an oxide film with a thickness of about 500 nm.
【０００５】６はソース・ドレインとなるＰ型ウェル３
上に形成された厚さ約０．２μｍのＮ型の不純物拡散
層、７はソース・ドレインとなるＮ型ウェル４上に形成
された厚さ約０．２μｍのＰ型の不純物拡散層、８は隣
接した不純物拡散層６、７間に挟持された領域上に形成
された例えば厚さ約１０ｎｍのＳｉＯ2等の酸化物から
なるゲート酸化膜、９ａはこのゲート酸化膜８上に形成
された例えば約２００ｎｍのリンドープドポリシリコン
からなるゲート電極、９ｂは先端部がゲート電極（図示
せず）となるゲート電極配線、１０はこのゲート電極配
線９ｂ及びゲート電極９ａの側壁に形成された例えば厚
さ約２００ｎｍのＳｉＯ2等の酸化物からなる側壁酸化
膜であって、ゲート電極９ａと不純物拡散層６、７を電
気的に絶縁するためのものである。Reference numeral 6 is a P-type well 3 serving as a source / drain.
An N-type impurity diffusion layer having a thickness of about 0.2 μm formed thereon, 7 a P-type impurity diffusion layer having a thickness of about 0.2 μm formed on the N-type well 4 serving as a source / drain, 8 Is a gate oxide film made of an oxide such as SiO 2 having a thickness of about 10 nm formed on a region sandwiched between the adjacent impurity diffusion layers 6 and 7, and 9a is formed on the gate oxide film 8. For example, a gate electrode made of phosphorus-doped polysilicon having a thickness of about 200 nm, 9b is a gate electrode wiring whose tip portion is a gate electrode (not shown), and 10 is formed on sidewalls of the gate electrode wiring 9b and the gate electrode 9a, for example. The sidewall oxide film is made of an oxide such as SiO 2 and has a thickness of about 200 nm, and is for electrically insulating the gate electrode 9a and the impurity diffusion layers 6 and 7.
【０００６】また、１１は不純物拡散層６、７及びゲー
ト電極９ａ及びゲート電極配線９ｂ上に形成された厚さ
約８０ｎｍのチタンシリサイド膜であって、高融点金属
膜である例えばチタン膜をシリサイド化した高融点金属
シリサイド膜である。１２は隣接した不純物拡散層６、
７をチタンシリサイド膜１１を介して電気的に接続する
ための局所配線で、高融点金属であるチタン膜を窒化し
た高融点窒化膜である厚さ約２０ｎｍの窒化チタン膜か
らなる。なお、局所配線１２は、同時にゲート電極配線
９ｂとも接続される。Reference numeral 11 denotes a titanium silicide film having a thickness of about 80 nm formed on the impurity diffusion layers 6 and 7, the gate electrode 9a and the gate electrode wiring 9b. For example, a titanium film which is a refractory metal film is silicided. Is a high melting point metal silicide film. 12 is the adjacent impurity diffusion layer 6,
7 is a local wiring for electrically connecting 7 through the titanium silicide film 11 and is made of a titanium nitride film having a thickness of about 20 nm which is a high melting point nitride film obtained by nitriding a titanium film which is a high melting point metal. The local wiring 12 is simultaneously connected to the gate electrode wiring 9b.
【０００７】このように構成された半導体装置において
は、不純物拡散層６と不純物拡散層７とを電気的に接続
するための局所配線１２が、接続孔を形成することな
く、チタンシリサイド膜１１を介して直接接続されるの
で、パターンレイアウトの高集積化が図れる。In the semiconductor device having such a structure, the local wiring 12 for electrically connecting the impurity diffusion layer 6 and the impurity diffusion layer 7 has the titanium silicide film 11 formed without forming a connection hole. Since it is directly connected through the pattern layout, the pattern layout can be highly integrated.
【０００８】次に、上記のように構成された半導体装置
の製造方法について、図５〜図７に基づいて説明する。
図５〜図７はこの半導体装置の一製造工程を示す製造工
程図である。まず、半導体基板１上にＣＶＤ法によりエ
ピタキシャル層２を形成した後、リソグラフィー技術に
よってＮ型ウェル４となる領域が開口部となるレジスト
パターンを形成し、エピタキシャル層２中にイオン注入
法によりリンイオンを注入する。レジスト除去後、同様
にＰ型ウェル３となる領域が開口部となるレジストパタ
ーンを形成し、エピタキシャル層２中にイオン注入法に
よりボロンイオンを注入し、レジストを除去する。その
後、１０００℃以上でアニールを行い、イオンを拡散す
ることによってＰ型ウェル３及びＮ型ウェル４を形成す
る。Next, a method of manufacturing the semiconductor device configured as described above will be described with reference to FIGS.
5 to 7 are manufacturing process diagrams showing one manufacturing process of this semiconductor device. First, after the epitaxial layer 2 is formed on the semiconductor substrate 1 by the CVD method, a resist pattern having an opening in the region to be the N-type well 4 is formed by the lithography technique, and phosphorus ions are implanted into the epitaxial layer 2 by the ion implantation method. inject. After removing the resist, similarly, a resist pattern in which the region to be the P-type well 3 becomes an opening is formed, and boron ions are implanted into the epitaxial layer 2 by an ion implantation method to remove the resist. After that, annealing is performed at 1000 ° C. or higher to diffuse ions to form the P-type well 3 and the N-type well 4.
【０００９】次に、素子分離酸化膜５をＬＯＣＯＳ酸化
（局所酸化法）により形成する。この素子分離酸化膜５
により、素子領域は分離される。続いて、半導体基板１
を酸化しゲート酸化膜８を形成した後、ＣＶＤ法により
リンドープドポリシリコン膜を堆積し、ゲート電極９ａ
及びゲート電極配線９ｂとなる部分のみ残るようにレジ
ストパターンを形成し、異方性エッチングを行うことに
よりゲート電極９ａ及びゲート電極配線９ｂが形成され
る。次に、Ｎ型の不純物拡散層６となる部分が開口部と
なるようなレジストパターンをリソグラフィー技術によ
り形成し、イオン注入法によって、リンイオンを注入
し、Ｎ型の不純物拡散層６を形成する。同様に、ボロン
イオンを注入し、Ｐ型の不純物拡散層７を形成する。Next, the element isolation oxide film 5 is formed by LOCOS oxidation (local oxidation method). This element isolation oxide film 5
The element regions are separated by. Then, the semiconductor substrate 1
Is oxidized to form a gate oxide film 8, and then a phosphorus-doped polysilicon film is deposited by the CVD method to form a gate electrode 9a.
Then, a resist pattern is formed so that only a portion to be the gate electrode wiring 9b remains, and anisotropic etching is performed to form the gate electrode 9a and the gate electrode wiring 9b. Next, a resist pattern is formed by a lithography technique so that a portion to be the N-type impurity diffusion layer 6 becomes an opening, and phosphorus ions are implanted by the ion implantation method to form the N-type impurity diffusion layer 6. Similarly, boron ions are implanted to form a P-type impurity diffusion layer 7.
【００１０】その後、半導体基板１全面に、ＣＶＤ法に
よりＳｉＯ2等の酸化物を堆積し、異方性エッチングを
行うと、ゲート電極９ａ及びゲート電極配線９ｂの側壁
に酸化膜が残存し、側壁酸化膜１０が形成され、図５に
示されるようなＭＯＳトランジスタ素子が形成されるこ
ととなる。After that, when an oxide such as SiO 2 is deposited on the entire surface of the semiconductor substrate 1 by the CVD method and anisotropic etching is performed, an oxide film remains on the sidewalls of the gate electrode 9a and the gate electrode wiring 9b. Oxide film 10 is formed, and a MOS transistor element as shown in FIG. 5 is formed.
【００１１】次に、図６に示されるように、半導体基板
１全面に厚さ約５０ｎｍのチタン膜１３をスパッタ法に
て堆積した後、５００〜７５０℃のＮ2ガス雰囲気中で
約３０秒間アニールする。このとき、図７に示されるよ
うに上記チタン膜１３の表面層は窒化され、窒化チタン
膜１４となり、同時に不純物拡散層６、７及びゲート電
極９ａ及びゲート電極配線９ｂとチタン膜１３との界面
においては、不純物拡散層６、７及びゲート電極９ａ及
びゲート電極配線９ｂを構成するポリシリコン中のシリ
コンと反応して、シリサイド反応が生じチタンシリサイ
ド膜１１となる。次に、リソグラフィー技術により局所
配線１２となる部分が覆われるレジストパターンを形成
した後、窒化チタン膜１４をエッチングすると、局所配
線１２が完成し、図４に示されるような半導体装置が形
成されることとなる。Next, as shown in FIG. 6, a titanium film 13 having a thickness of about 50 nm is deposited on the entire surface of the semiconductor substrate 1 by a sputtering method, and then in an N 2 gas atmosphere at 500 to 750 ° C. for about 30 seconds. Anneal. At this time, as shown in FIG. 7, the surface layer of the titanium film 13 is nitrided to become the titanium nitride film 14, and at the same time, the interface between the impurity diffusion layers 6 and 7, the gate electrode 9a, the gate electrode wiring 9b and the titanium film 13 is formed. In this case, the titanium silicide film 11 is formed by reacting with silicon in the polysilicon forming the impurity diffusion layers 6 and 7, the gate electrode 9a, and the gate electrode wiring 9b to cause a silicide reaction. Next, after forming a resist pattern that covers a portion to be the local wiring 12 by the lithography technique, the titanium nitride film 14 is etched to complete the local wiring 12, and a semiconductor device as shown in FIG. 4 is formed. It will be.
【００１２】[0012]
【発明が解決しようとする課題】上記説明したように形
成された半導体装置においては、不純物拡散層６、７上
のチタンシリサイド膜１１を形成する際に、同時に形成
される窒化チタン膜１４を局所配線１２として用いてい
た。しかしながら、このようにして形成された窒化チタ
ン膜１４は比抵抗が数百μΩｃｍと非常に高いので、局
所配線１２の抵抗が高くなるという問題があった。In the semiconductor device formed as described above, when the titanium silicide film 11 on the impurity diffusion layers 6 and 7 is formed, the titanium nitride film 14 formed simultaneously is locally formed. It was used as the wiring 12. However, since the titanium nitride film 14 thus formed has a very high specific resistance of several hundred μΩcm, the resistance of the local wiring 12 becomes high.
【００１３】また、チタン膜１３を窒化する際には、同
時にチタン膜１３の下層において、不純物拡散層６、７
のシリコンを消費しながらシリサイド反応が生じる。従
って、局所配線１２の抵抗を下げるため、窒化チタン膜
１４を厚く形成しようとすると、不純物拡散層６、７中
のシリコンが多量に消費されることになり、接合耐圧が
低下したり、電流リークを生ずることとなるので、窒化
チタン膜１４の膜厚は自ずと制限されることとなる。従
って、上記説明したような局所配線１２においては、抵
抗を下げることができないため、デバイスの高速化が妨
げられるという課題が生じていた。When the titanium film 13 is nitrided, the impurity diffusion layers 6 and 7 are simultaneously formed in the lower layer of the titanium film 13.
Silicide reaction occurs while consuming the silicon. Therefore, if the titanium nitride film 14 is formed thick in order to reduce the resistance of the local wiring 12, a large amount of silicon in the impurity diffusion layers 6 and 7 will be consumed, and the junction breakdown voltage will decrease and the current leakage will decrease. Therefore, the film thickness of the titanium nitride film 14 is naturally limited. Therefore, in the local wiring 12 as described above, the resistance cannot be lowered, which causes a problem that the speedup of the device is hindered.
【００１４】本発明は係る課題を解決するためなされた
もので、低抵抗の局所配線を有する半導体装置を得ると
ともに、その製造方法を提供することを目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to obtain a semiconductor device having a low resistance local wiring and to provide a manufacturing method thereof.
【００１５】[0015]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、この基板上に形成された不純物拡散層
と、この不純物拡散層と高融点金属シリサイド膜を介し
て電気的に接続される配線とを備え、この配線が高融点
金属膜と、この高融点金属膜上に形成された高融点金属
窒化膜との２層構造を有することを特徴とするものであ
る。The semiconductor device of the present invention comprises:
A semiconductor substrate, an impurity diffusion layer formed on the substrate, and a wiring electrically connected to the impurity diffusion layer via a refractory metal silicide film, the wiring being a refractory metal film and It is characterized by having a two-layer structure with a refractory metal nitride film formed on the refractory metal film.
【００１６】また、本発明の半導体装置の製造方法にお
いては、半導体基板上に不純物拡散層を形成する工程
と、上記基板上に高融点金属膜を１００ｎｍ以上堆積す
る工程と、窒化雰囲気で熱処理し、上記高融点金属膜の
表面に高融点金属窒化膜を形成するとともに、この高融
点金属膜と上記不純物拡散層が接する面に高融点金属シ
リサイド膜を形成する工程と、上記高融点金属膜と上記
高融点金属窒化膜とを配線パターンとする工程とを備え
たものである。Further, in the method of manufacturing a semiconductor device of the present invention, a step of forming an impurity diffusion layer on a semiconductor substrate, a step of depositing a refractory metal film of 100 nm or more on the substrate, and a heat treatment in a nitriding atmosphere. Forming a refractory metal nitride film on the surface of the refractory metal film, and forming a refractory metal silicide film on the surface where the refractory metal film and the impurity diffusion layer are in contact with each other; And a step of using the refractory metal nitride film as a wiring pattern.
【００１７】[0017]
【作用】このように構成された半導体装置において、不
純物拡散層上に形成された高融点金属シリサイド膜を介
して不純物拡散層と電気的に接続される配線は、低抵抗
な高融点金属膜とその高融点金属窒化膜との２層構造と
なるので、配線は低抵抗なものとなる。In the semiconductor device configured as described above, the wiring electrically connected to the impurity diffusion layer through the refractory metal silicide film formed on the impurity diffusion layer is formed of the refractory metal film having a low resistance. Since it has a two-layer structure with the refractory metal nitride film, the wiring has a low resistance.
【００１８】また、この発明の半導体装置の製造方法に
おいては、高融点金属膜を１００ｎｍ以上堆積しこの高
融点金属膜を窒化雰囲気で熱処理することによって、高
融点金属窒化膜と高融点金属シリサイド膜とを形成し、
この高融点金属窒化膜と高融点金属シリサイド膜間に未
反応のまま残存した高融点金属膜および上記高融点金属
窒化膜とを配線に用いる。In the method for manufacturing a semiconductor device of the present invention, a refractory metal film is deposited to a thickness of 100 nm or more, and the refractory metal film is heat-treated in a nitriding atmosphere, whereby the refractory metal nitride film and the refractory metal silicide film are deposited. Form and
The refractory metal film left unreacted between the refractory metal nitride film and the refractory metal silicide film and the refractory metal nitride film are used for wiring.
【００１９】[0019]
実施例１．図１は本発明の一実施例における半導体装置
の構造を示す一部断面図である。図において、１〜１１
までは従来のものと全く同一のものであって、１２は隣
接した不純物拡散層６、７間をチタンシリサイド膜１１
を介して電気的に接続する局所配線で、１２ａは高融点
金属である例えばチタン膜が窒化された高融点金属窒化
膜である厚さ約２０ｎｍの窒化チタン膜、１２ｂはこの
窒化チタン膜１２ａ下に上記高融点金属であるチタン膜
が未反応のまま残存した厚さ約５０ｎｍの未反応チタン
膜であって、上層の窒化チタン膜１２ａと下層の未反応
チタン膜１２ｂとで局所配線１２は構成されている。Example 1. FIG. 1 is a partial sectional view showing the structure of a semiconductor device according to an embodiment of the present invention. In the figure, 1 to 11
Up to now, it is completely the same as the conventional one, and 12 is a titanium silicide film 11 between the adjacent impurity diffusion layers 6 and 7.
The reference numeral 12a is a local wiring electrically connected via a metal film 12a, which is a refractory metal, for example, a refractory metal nitride film obtained by nitriding a titanium film and having a thickness of about 20 nm. In the unreacted titanium film having a thickness of about 50 nm in which the titanium film which is the refractory metal remains unreacted, the local wiring 12 is composed of an upper titanium nitride film 12a and a lower unreacted titanium film 12b. Has been done.
【００２０】このように構成された半導体装置において
も、従来のものと同様に、不純物拡散層６と不純物拡散
層７とを電気的に接続するための局所配線１２が、接続
孔を形成することなく、チタンシリサイド膜１１を介し
て直接接続されるので、パターンレイアウトの高集積化
が図れる。Also in the semiconductor device having such a structure, the local wiring 12 for electrically connecting the impurity diffusion layer 6 and the impurity diffusion layer 7 forms a connection hole as in the conventional device. Instead, it is directly connected through the titanium silicide film 11, so that the pattern layout can be highly integrated.
【００２１】また、この実施例における局所配線１２
は、比抵抗が約６０μΩｃｍと小さい未反応チタン膜１
２ｂと窒化チタン膜１２ａとの二層構造となっているの
で、従来の窒化チタン膜１２ａの一層構造の局所配線１
２と比較すると抵抗は小さくでき、デバイスの高速化を
図ることができる。The local wiring 12 in this embodiment is also used.
Is an unreacted titanium film 1 having a low specific resistance of about 60 μΩcm.
2b and the titanium nitride film 12a have a two-layer structure, the conventional local wiring 1 having a single layer structure of the titanium nitride film 12a.
The resistance can be made smaller than that of 2, and the device can be speeded up.
【００２２】また、上記のように構成された半導体装置
の製造方法について、図２、図３及び図５に基づいて説
明する。図２及び図３はこの実施例の半導体装置の製造
方法における一工程を示す一部断面図である。まず、図
５に示されるように、従来の半導体装置で説明したもの
と全く同一の方法にて、ＭＯＳトランジスタ素子を形成
する。次に、図２に示されるように、半導体基板１全面
にスパッタ法等により、約１００ｎｍ以上の厚さのチタ
ン膜１３を堆積した後、窒化ガスである窒素ガス雰囲気
中にて、５００〜７５０℃の範囲内で約３０秒間熱処理
を行う。このとき、図３に示されるように、このチタン
膜１３の表面層は窒化され、約２０ｎｍの窒化チタン膜
１４が形成される。同時に不純物拡散層６、７及びゲー
ト電極９ａ及びゲート電極配線９ｂとチタン膜１３との
界面においてはシリサイド反応が進み、約８０ｎｍのチ
タンシリサイド膜１１が形成されることとなる。また、
この熱処理においては上記窒化チタン膜１４下には、約
５０ｎｍのチタン膜１３が未反応のまま残っている。A method of manufacturing the semiconductor device having the above structure will be described with reference to FIGS. 2, 3 and 5. 2 and 3 are partial cross-sectional views showing one step in the method of manufacturing the semiconductor device of this embodiment. First, as shown in FIG. 5, a MOS transistor element is formed by the same method as that described for the conventional semiconductor device. Next, as shown in FIG. 2, after depositing a titanium film 13 having a thickness of about 100 nm or more on the entire surface of the semiconductor substrate 1 by a sputtering method or the like, 500 to 750 in a nitrogen gas atmosphere which is a nitriding gas. Heat treatment is performed in the range of ° C for about 30 seconds. At this time, as shown in FIG. 3, the surface layer of the titanium film 13 is nitrided to form a titanium nitride film 14 of about 20 nm. At the same time, a silicidation reaction proceeds at the interfaces between the impurity diffusion layers 6 and 7, the gate electrode 9a and the gate electrode wiring 9b, and the titanium film 13 to form a titanium silicide film 11 of about 80 nm. Also,
In this heat treatment, the titanium film 13 of about 50 nm remains unreacted under the titanium nitride film 14.
【００２３】その後、リソグラフィー技術により局所配
線１２となる部分のみを覆うレジストパターンを形成し
た後、Ｃｌ2／ＢＣｌ3混合ガスによるプラズマドライエ
ッチにより窒化チタン膜１４及び未反応なチタン膜１３
の大半を除去し、さらにＨ2Ｏ2水溶液により除去した
後、レジストパターンを除去し、局所配線１２のパター
ンに形成された窒化チタン膜１２ａと未反応チタン膜１
２ｂが得られ、図１に示されるような局所配線１２が完
成する。After that, a resist pattern covering only the portion to be the local wiring 12 is formed by a lithography technique, and then a titanium nitride film 14 and an unreacted titanium film 13 are formed by plasma dry etching using a Cl 2 / BCl 3 mixed gas.
Most was removed, and was further removed by aqueous H 2 O 2 solution, the resist pattern is removed, a pattern to the formed titanium nitride film 12a and the unreacted titanium film local interconnection 12 1
2b is obtained, and the local wiring 12 as shown in FIG. 1 is completed.
【００２４】この発明におけるチタン膜１３の熱処理条
件においては、チタン膜１３を全て窒化チタン膜１４に
反応させる熱処理条件より、熱処理温度を下げたり、熱
処理時間を短くすることによって、この熱処理により窒
化チタン膜１４下に未反応なままチタン膜１３が残存す
るように行われることとなる。Under the heat treatment conditions for the titanium film 13 in the present invention, the heat treatment temperature is lowered or the heat treatment time is shortened as compared with the heat treatment condition in which the titanium film 13 is entirely reacted with the titanium nitride film 14. The titanium film 13 remains unreacted under the film 14.
【００２５】また、上記説明した半導体装置の製造方法
においては熱処理条件を変えずとも、チタン膜１３をさ
らに厚く堆積することによって、未反応のまま残存する
未反応チタン膜１２ｂの膜厚を大きくすることができる
ので、不純物拡散層６、７とチタン膜１３との界面にお
けるシリサイド反応を進めることがないので、従来例で
示したように接合耐圧の低下、電流リーク等の問題が生
じることなく、さらに低抵抗な局所配線１２を形成でき
る。Further, in the above-described method for manufacturing a semiconductor device, the thickness of the unreacted titanium film 12b that remains unreacted is increased by depositing the titanium film 13 thicker without changing the heat treatment conditions. Therefore, since the silicide reaction at the interface between the impurity diffusion layers 6 and 7 and the titanium film 13 is not promoted, the problems such as reduction in junction breakdown voltage and current leakage do not occur as shown in the conventional example. Further, the local wiring 12 having a low resistance can be formed.
【００２６】さらに、上記説明した製造方法において
は、従来の製造方法に比べて工程数を増やすことなく、
低抵抗な局所配線１２を形成することができる。Further, in the manufacturing method described above, the number of steps is not increased as compared with the conventional manufacturing method,
The local wiring 12 having a low resistance can be formed.
【００２７】また、この実施例においては、高融点金属
としてチタン膜についてのみ説明したが、他の高融点金
属膜についても同様の効果が得られることは言うまでも
ない。In this embodiment, only the titanium film is used as the refractory metal, but it goes without saying that the same effect can be obtained with other refractory metal films.
【００２８】[0028]
【発明の効果】本発明の半導体装置においては、不純物
拡散層とこの不純物拡散層上に形成された高融点金属シ
リサイド膜を介して電気的に接続される配線が、低抵抗
な高融点金属膜と高融点金属窒化膜との二層構造となる
ので、低抵抗な配線が実現できるため、高速化が図れる
という効果を有する。In the semiconductor device of the present invention, the wiring electrically connected to the impurity diffusion layer and the refractory metal silicide film formed on the impurity diffusion layer has a low resistance refractory metal film. Since it has a two-layer structure of a high melting point metal nitride film and a high resistance metal nitride film, a wiring having a low resistance can be realized, which has an effect of speeding up.
【００２９】また、本発明の半導体装置の製造方法にお
いては、高融点金属膜を１００ｎｍ以上堆積し、窒化雰
囲気で熱処理することにより高融点金属シリサイド膜を
形成し、この熱処理時に形成される高融点金属窒化膜
と、未反応なまま残存する高融点金属膜とを配線として
用いることによって、従来の製造工程を変えることな
く、低抵抗な配線を形成できるという効果を有する。In the method of manufacturing a semiconductor device of the present invention, a refractory metal film is deposited to a thickness of 100 nm or more and heat-treated in a nitriding atmosphere to form a refractory metal silicide film. By using the metal nitride film and the refractory metal film that remains unreacted as the wiring, it is possible to form a wiring having a low resistance without changing the conventional manufacturing process.
【図１】本発明の一実施例である半導体装置の構成を示
す一部断面図である。FIG. 1 is a partial cross-sectional view showing the configuration of a semiconductor device that is an embodiment of the present invention.
【図２】本発明の一実施例である半導体装置の製造方法
の一工程を示す断面図である。FIG. 2 is a cross-sectional view showing a step in the semiconductor device fabrication method of the embodiment of the present invention.
【図３】本発明の一実施例である半導体装置の製造方法
の一工程を示す断面図である。FIG. 3 is a cross-sectional view showing a step in the semiconductor device fabrication method of the embodiment of the present invention.
【図４】従来の半導体装置の構成を示す一部断面図であ
る。FIG. 4 is a partial cross-sectional view showing the configuration of a conventional semiconductor device.
【図５】従来の半導体装置の製造方法の一工程を示す断
面図である。FIG. 5 is a cross-sectional view showing one step in a conventional method for manufacturing a semiconductor device.
【図６】従来の半導体装置の製造方法の一工程を示す断
面図である。FIG. 6 is a cross-sectional view showing a step in the conventional method for manufacturing a semiconductor device.
【図７】従来の半導体装置の製造方法の一工程を示す断
面図である。FIG. 7 is a cross-sectional view showing a step in the conventional method for manufacturing a semiconductor device.
１ 半導体基板 ６、７ 不純物拡散層 １１ チタンシリサイド膜 １２ 局所配線 １２ａ 窒化チタン膜 １２ｂ 未反応チタン膜 １３ チタン膜 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 6 and 7 Impurity diffusion layer 11 Titanium silicide film 12 Local wiring 12a Titanium nitride film 12b Unreacted titanium film 13 Titanium film
Claims (2)
不純物拡散層と、この不純物拡散層と高融点金属シリサ
イド膜を介して電気的に接続される配線とを備え、この
配線が高融点金属膜と、この高融点金属膜上に形成され
た高融点金属窒化膜との２層構造を有することを特徴と
する半導体装置。1. A semiconductor substrate, an impurity diffusion layer formed on the substrate, and a wiring electrically connected to the impurity diffusion layer through a refractory metal silicide film, the wiring having a high melting point. A semiconductor device having a two-layer structure of a metal film and a refractory metal nitride film formed on the refractory metal film.
工程と、上記基板上に高融点金属膜を１００ｎｍ以上堆
積する工程と、窒化雰囲気で熱処理し、上記高融点金属
膜の表面に高融点金属窒化膜を形成するとともに、この
高融点金属膜と上記不純物拡散層が接する面に高融点金
属シリサイド膜を形成する工程と、上記高融点金属膜と
上記高融点金属窒化膜とを配線パターンとする工程とを
備えた半導体装置の製造方法。2. A step of forming an impurity diffusion layer on a semiconductor substrate, a step of depositing a refractory metal film of 100 nm or more on the substrate, a heat treatment in a nitriding atmosphere, and a refractory metal on the surface of the refractory metal film. Forming a metal nitride film and forming a refractory metal silicide film on the surface where the refractory metal film and the impurity diffusion layer are in contact with each other; and a wiring pattern of the refractory metal film and the refractory metal nitride film. And a method of manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6518894A JPH07273197A (en) | 1994-04-01 | 1994-04-01 | Semiconductor device and its fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6518894A JPH07273197A (en) | 1994-04-01 | 1994-04-01 | Semiconductor device and its fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273197A true JPH07273197A (en) | 1995-10-20 |
Family
ID=13279706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6518894A Pending JPH07273197A (en) | 1994-04-01 | 1994-04-01 | Semiconductor device and its fabrication |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273197A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455897B1 (en) | 2000-05-31 | 2002-09-24 | Seiko Epson Corporation | Semiconductor device having electrostatic discharge protection circuit |
| US6831334B2 (en) | 2000-05-31 | 2004-12-14 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit and method of fabricating the same |
-
1994
- 1994-04-01 JP JP6518894A patent/JPH07273197A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455897B1 (en) | 2000-05-31 | 2002-09-24 | Seiko Epson Corporation | Semiconductor device having electrostatic discharge protection circuit |
| US6831334B2 (en) | 2000-05-31 | 2004-12-14 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit and method of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0774128A (en) | Self-matching silicide process | |
| JPS58175846A (en) | Manufacture of semicondutor device | |
| JPH10173177A (en) | Manufacture of mis transistor | |
| US6872642B2 (en) | Manufacturing method of semiconductor device | |
| JP3466874B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2587444B2 (en) | Bipolar transistor using CMOS technology and method of manufacturing the same | |
| JP2636786B2 (en) | Method for manufacturing semiconductor device | |
| JP2833468B2 (en) | Method for manufacturing semiconductor device | |
| JPH11121745A (en) | Manufacture of semiconductor device | |
| JPH0581051B2 (en) | ||
| JPH1140679A (en) | Semiconductor device and manufacture | |
| JPH07273197A (en) | Semiconductor device and its fabrication | |
| JPH0521458A (en) | Semiconductor device and its manufacture | |
| JP2881824B2 (en) | Method for manufacturing semiconductor device | |
| JP3088556B2 (en) | Semiconductor device manufacturing method | |
| JPH10284438A (en) | Semiconductor integrated circuit and its manufacture | |
| JPH0831949A (en) | Dual gate structure cmos semiconductor device and its manufacture | |
| JPH08340106A (en) | Manufacture of semiconductor device | |
| JP3349413B2 (en) | Method for manufacturing semiconductor device | |
| JP2709714B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2830089B2 (en) | Method for manufacturing semiconductor integrated circuit | |
| JPS61251164A (en) | Manufacture of bi-mis integrated circuit | |
| JPH08316475A (en) | Semiconductor device and manufacture thereof | |
| JPH11233639A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPH10125915A (en) | Semiconductor device and its manufacture |