JPH11261063A - Manufacture of semiconductor device - Google Patents
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、Ａｌ等の金属をゲ
ート電極に用いた電界効果トランジスタを有する半導体
装置の製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device having a field effect transistor using a metal such as Al for a gate electrode.
【０００２】[0002]
【従来の技術】ＬＳＩを構成するＭＯＳＦＥＴの製造方
法において、不純物をドープした多結晶Ｓｉやアモルフ
ァスシリコン等でゲート電極を形成した後、ゲート電極
をマスクに用いてイオン注入を行ってソース・ドレイン
領域を自己整合的に形成することが行われている。この
ような方法を用いると、著しく素子の寸法を縮小するこ
とができるため、現在ではほとんどのＬＳＩで用いられ
ている。2. Description of the Related Art In a method of manufacturing a MOSFET constituting an LSI, after a gate electrode is formed of polycrystalline Si or amorphous silicon doped with an impurity, ion implantation is performed using the gate electrode as a mask to form a source / drain region. Is formed in a self-aligned manner. By using such a method, the size of the element can be remarkably reduced, so that it is currently used in most LSIs.
【０００３】しかしながら、ＬＳＩの動作の高速化に伴
い、ゲートの抵抗と容量の結合による遅延成分（ゲート
ＲＣ遅延）がＬＳＩの動作速度を律速する要因となって
おり、ゲートの低抵抗化が必須となっている。However, as the operation speed of the LSI increases, the delay component (gate RC delay) due to the coupling of the resistance and the capacitance of the gate is a factor that determines the operation speed of the LSI, and it is essential to reduce the resistance of the gate. It has become.
【０００４】ゲートの低抵抗化をはかるため、ソース・
ドレイン領域の活性化等の高温工程にも耐え得る材料と
してＭｏＳｉ、ＷＳｉなどの高融点金属珪化物と多結晶
シリコンとを積層したポリサイド構造がゲート電極に用
いられるようになった。また、比抵抗の低いＷ、Ｍｏな
どと多結晶シリコンと積層する試みも行われている。In order to reduce the resistance of the gate, the source
As a material that can withstand a high temperature process such as activation of a drain region, a polycide structure in which polycrystalline silicon is laminated with a high melting point metal silicide such as MoSi or WSi has come to be used for a gate electrode. Attempts have also been made to laminate W, Mo, etc., with low specific resistance, with polycrystalline silicon.
【０００５】しかし、高速化と素子の縮小に伴うゲート
電極の薄膜化の要請に応えるためにはさらに比抵抗の低
い材料をゲート電極に用いることが必要である。しか
し、一般に比抵抗の低い金属は熱的な安定性が低いた
め、ソース・ドレイン領域を活性化するためのアニール
工程に耐えることができず、ソース・ドレイン領域を自
己整合的に形成することができなかった。However, it is necessary to use a material having a lower specific resistance for the gate electrode in order to meet the demand for a thinner gate electrode in accordance with a higher speed and a reduction in size of the device. However, metals having low specific resistance generally have low thermal stability and cannot withstand the annealing step for activating the source / drain regions, so that the source / drain regions can be formed in a self-aligned manner. could not.
【０００６】そこで、Ａｌ等のゲート電極を形成する方
法が、特開平７−６６２０３号に記載されている。予
め、ゲート絶縁膜上にゲート形状のシリコンを形成し、
該シリコンをマスクとしてソース・ドレイン領域を自己
整合的に形成する。次いで、層間絶縁膜を全面に堆積し
た後、該層間絶縁膜にシリコンに接続するスルーホール
を形成する。次いで、全面にＡｌ膜を形成した後、３５
０℃以上に加熱して、Ａｌ膜とシリコンを置換する。Therefore, a method for forming a gate electrode of Al or the like is described in Japanese Patent Application Laid-Open No. 7-66203. In advance, gate-shaped silicon is formed on the gate insulating film,
Using the silicon as a mask, source / drain regions are formed in a self-aligned manner. Next, after an interlayer insulating film is deposited on the entire surface, a through hole connected to silicon is formed in the interlayer insulating film. Next, after forming an Al film on the entire surface, 35
Heating to 0 ° C. or higher replaces the Al film with silicon.
【０００７】この手法を用いると、ソース・ドレイン領
域を自己整合的に形成することができ、且つＡｌ膜をゲ
ート電極として用いることができる。ところが、リソグ
ラフィの裕度が少ない現状では、シリコンに接続するス
ルーホールを形成する際、合わせズレが起こり、スルー
ホールがソース・ドレイン領域に接続してしまう。その
後にＡｌ膜を形成して置換を行うとソース・ドレイン領
域とゲート電極とが電気的に接続してしまうという問題
があった。By using this technique, the source / drain regions can be formed in a self-aligned manner, and an Al film can be used as a gate electrode. However, in the current situation where the lithography tolerance is small, misalignment occurs when a through hole connected to silicon is formed, and the through hole is connected to the source / drain region. Subsequent replacement by forming an Al film has a problem that the source / drain region and the gate electrode are electrically connected.
【０００８】[0008]
【発明が解決しようとする課題】上述したように、シリ
コンに接続するスルーホールを形成する際に、スルーホ
ールの形成の際にパターンの合わせズレが起こると、ソ
ース・ドレイン領域とゲート電極とがショートし、素子
の動作しないを起こすという問題があった。As described above, when forming a through-hole connected to silicon and a pattern misalignment occurs during the formation of the through-hole, the source / drain region and the gate electrode are separated from each other. There has been a problem that a short circuit occurs and the device does not operate.
【０００９】本発明の目的は、ゲート電極材とシリコン
とを置換してゲート電極を形成する半導体装置の製造方
法において、ゲート電極とソース・ドレイン領域とのシ
ョートを防止し、確実に素子が動作し得る半導体装置の
製造方法を提供することにある。An object of the present invention is to provide a method of manufacturing a semiconductor device in which a gate electrode is formed by replacing a gate electrode material with silicon, in which a short circuit between the gate electrode and the source / drain region is prevented and the element operates reliably. To provide a method of manufacturing a semiconductor device.
【００１０】[0010]
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。 （１） 本発明（請求項１）の半導体装置の製造方法
は、シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の所定領域にシリコンからなるダミ
ーゲートを形成する工程と、前記シリコン基板の表面
に、前記ダミーゲートをマスクとして不純物をイオン注
入し、ソース・ドレイン領域を形成する工程と、前記シ
リコン基板上に前記ダミーゲートを覆うように第１の層
間絶縁膜を形成する工程と、第１の層間絶縁膜の表面を
平坦化しつつ、前記ダミーゲートを露出させる工程と、
少なくとも前記ダミーゲート上に少なくともアルミニウ
ムを含むゲート電極材を形成する工程と、前記ゲート電
極材及びダミーゲートを加熱して前記ダミーゲートと前
記ゲート電極材とを置換する工程とを含むことを特徴と
する。 （２） 本発明（請求項２）の半導体装置の製造方法
は、シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の所定領域にシリコンからなるダミ
ーゲートを形成する工程と、前記シリコン基板の表面
に、前記ダミーゲートをマスクとして不純物をイオン注
入し、ソース・ドレイン領域を形成する工程と、前記シ
リコン基板上に前記ダミーゲートを覆うように第１の層
間絶縁膜を形成する工程と、第１の層間絶縁膜の表面を
平坦化しつつ、前記ダミーゲートを露出させる工程と、
少なくとも前記ダミーゲート上に少なくともアルミニウ
ムを含むゲート電極材を形成する工程と、前記ゲート電
極材上にシリコンと化合物を形成する金属膜を形成する
工程と、前記ゲート電極材，ダミーゲート及び金属膜を
加熱して前記ダミーゲートと該ゲート電極材とを置換す
るとともに、該ゲート電極材上に該ダミーゲートと該金
属膜との化合物を形成する工程とを含むことを特徴とす
る。 （３） 本発明（請求項３）の半導体装置の製造方法
は、シリコン基板上にバッファ絶縁膜を形成する工程
と、前記バッファ絶縁膜上の所定領域にダミーゲートを
形成する工程と、前記シリコン基板の表面に、前記ダミ
ーゲートをマスクとして不純物をイオン注入し、ソース
・ドレイン領域を形成する工程と、前記シリコン基板上
に前記ダミーゲートを覆うように第１の層間絶縁膜を形
成する工程と、第１の層間絶縁膜の表面を平坦化しつ
つ、前記ダミーゲートを露出させる工程と、前記ダミー
ゲート及び該ダミーゲートの下方の前記バッファ絶縁膜
を除去し、前記シリコン基板を露出させる工程と、露出
する前記シリコン基板上にゲート絶縁膜を形成する工程
と、前記ダミーゲートが形成されていた領域にシリコン
膜を形成する工程と、少なくとも前記シリコン膜上に少
なくともアルミニウムを含むゲート電極材を形成する工
程と、前記ゲート電極材及びシリコン膜を加熱して、該
シリコン膜と該ゲート電極材とを置換する工程とを含む
ことを特徴とする。 （４） 本発明（請求項４）の半導体装置の製造方法
は、シリコン基板上にバッファ絶縁膜を形成する工程
と、前記バッファ絶縁膜上の所定領域にダミーゲートを
形成する工程と、前記シリコン基板の表面に、前記ダミ
ーゲートをマスクとして不純物をイオン注入し、ソース
・ドレイン領域を形成する工程と、前記シリコン基板上
に前記ダミーゲートを覆うように第１の層間絶縁膜を形
成する工程と、第１の層間絶縁膜の表面を平坦化しつ
つ、前記ダミーゲートを露出させる工程と、前記ダミー
ゲート及び該ダミーゲートの下方の前記バッファ絶縁膜
を除去し、前記シリコン基板を露出させる工程と、露出
する前記シリコン基板の表面にゲート絶縁膜を形成する
工程と、前記ダミーゲートが形成されていた領域にシリ
コン膜を形成する工程と、少なくとも前記シリコン膜上
に少なくともアルミニウムを含むゲート電極材を形成す
る工程と、前記ゲート電極材上にシリコンと化合物を形
成する金属膜を形成する工程と、前記ゲート電極材，シ
リコン膜及び金属膜を加熱して該シリコン膜と該ゲート
電極材を置換するとともに、該ゲート電極材上に該シリ
コン膜と該金属膜との化合物を形成する工程とを含むこ
とを特徴とする。Means for Solving the Problems [Configuration] The present invention is configured as follows to achieve the above object. (1) A method of manufacturing a semiconductor device according to the present invention (claim 1) includes a step of forming a gate insulating film on a silicon substrate;
Forming a dummy gate made of silicon in a predetermined region on the gate insulating film; ion-implanting impurities on the surface of the silicon substrate using the dummy gate as a mask to form source / drain regions; Forming a first interlayer insulating film on the silicon substrate so as to cover the dummy gate; and exposing the dummy gate while flattening the surface of the first interlayer insulating film;
Forming a gate electrode material containing at least aluminum on at least the dummy gate; and heating the gate electrode material and the dummy gate to replace the dummy gate with the gate electrode material. I do. (2) A method of manufacturing a semiconductor device according to the present invention (claim 2) includes a step of forming a gate insulating film on a silicon substrate;
Forming a dummy gate made of silicon in a predetermined region on the gate insulating film; ion-implanting impurities on the surface of the silicon substrate using the dummy gate as a mask to form source / drain regions; Forming a first interlayer insulating film on the silicon substrate so as to cover the dummy gate; and exposing the dummy gate while flattening the surface of the first interlayer insulating film;
Forming a gate electrode material containing at least aluminum on at least the dummy gate; forming a metal film forming a compound with silicon on the gate electrode material; and forming the gate electrode material, the dummy gate, and the metal film on the gate electrode material. Heating and replacing the dummy gate and the gate electrode material, and forming a compound of the dummy gate and the metal film on the gate electrode material. (3) In the method of manufacturing a semiconductor device according to the present invention (claim 3), a step of forming a buffer insulating film on a silicon substrate; a step of forming a dummy gate in a predetermined region on the buffer insulating film; Implanting impurities into the surface of the substrate using the dummy gate as a mask to form source / drain regions; and forming a first interlayer insulating film on the silicon substrate so as to cover the dummy gate. Exposing the dummy gate while flattening the surface of the first interlayer insulating film; removing the dummy gate and the buffer insulating film below the dummy gate to expose the silicon substrate; Forming a gate insulating film on the exposed silicon substrate; and forming a silicon film in a region where the dummy gate was formed. At least forming a gate electrode material containing at least aluminum on the silicon film; and heating the gate electrode material and the silicon film to replace the silicon film with the gate electrode material. Features. (4) In the method of manufacturing a semiconductor device according to the present invention (claim 4), a step of forming a buffer insulating film on a silicon substrate; a step of forming a dummy gate in a predetermined region on the buffer insulating film; Implanting impurities into the surface of the substrate using the dummy gate as a mask to form source / drain regions; and forming a first interlayer insulating film on the silicon substrate so as to cover the dummy gate. Exposing the dummy gate while flattening the surface of the first interlayer insulating film; removing the dummy gate and the buffer insulating film below the dummy gate to expose the silicon substrate; Forming a gate insulating film on the exposed surface of the silicon substrate, and forming a silicon film in a region where the dummy gate was formed; Forming a gate electrode material containing at least aluminum on at least the silicon film; forming a metal film for forming a compound with silicon on the gate electrode material; and forming the gate electrode material, the silicon film and the metal film on the gate electrode material. Heating and replacing the silicon film and the gate electrode material, and forming a compound of the silicon film and the metal film on the gate electrode material.
【００１１】上記（１）〜（５）に記載した発明の好ま
しい実施態様を以下に示す。前記ダミーゲートの形成さ
れていた領域に前記ゲート電極材を配置した後、第１の
層間絶縁膜の上方に形成されている前記ゲート電極材並
びに、シリコン膜又は化合物の表面を除去し、第１の層
間絶縁膜を露出させる工程と、前記ゲート電極材の表面
に該ゲート電極材の酸化膜を形成する工程と、第１の層
間絶縁膜及び前記酸化膜上に第２の層間絶縁膜を形成す
る工程と、第１及び第２の層間絶縁膜の所定領域を選択
的にエッチングし、前記ソース・ドレイン領域に接続す
る開口を形成する工程とを含む。Preferred embodiments of the invention described in the above (1) to (5) are shown below. After arranging the gate electrode material in the region where the dummy gate was formed, removing the gate electrode material formed above the first interlayer insulating film and the surface of the silicon film or compound, Exposing the interlayer insulating film, forming an oxide film of the gate electrode material on the surface of the gate electrode material, forming a second interlayer insulating film on the first interlayer insulating film and the oxide film And selectively etching a predetermined region of the first and second interlayer insulating films to form an opening connected to the source / drain region.
【００１２】［作用］本発明は、上記構成によって以下
の作用・効果を有する。ダミーゲートの表面を露出させ
る際にリソグラフィ技術を用いずに、ダミーゲート上に
形成された層間絶縁膜の表面を平坦化することによっ
て、ダミーゲートの表面を露出させているので、ソース
・ドレイン領域が露出することがない。従って、ソース
・ドレイン領域とゲート電極とが電気的に接続すること
がない。[Operation] The present invention has the following operation and effects by the above configuration. Since the surface of the dummy gate is exposed by flattening the surface of the interlayer insulating film formed on the dummy gate without using lithography technology when exposing the surface of the dummy gate, the source / drain regions are exposed. Is not exposed. Therefore, the source / drain region and the gate electrode are not electrically connected.
【００１３】また、ソース・ドレイン領域の形成後に、
ゲート絶縁膜を形成することで、ゲート絶縁膜が、ソー
ス・ドレイン領域を活性化させるためのアニール工程を
経ることがないので、ダメージを少なくすることができ
る。また、耐熱性の弱い材料をゲート絶縁膜として用い
ることができる。また、層間絶縁膜を露出させた後、ゲ
ート電極材の表面に酸化膜を形成することによって、Ｓ
ＡＣ構造とすることができる。After the formation of the source / drain regions,
By forming the gate insulating film, the gate insulating film does not go through an annealing step for activating the source / drain regions, so that damage can be reduced. Further, a material having low heat resistance can be used for the gate insulating film. Further, after exposing the interlayer insulating film, an oxide film is formed on the surface of the gate electrode material, so that S
It can be an AC structure.
【００１４】[0014]
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１実施形態］ここではｎ型ＭＯＳＦＥＴの製造方法
を説明するが、不純物の導電型を逆転させることでまっ
たく同様にｐ型ＭＯＳＦＥＴを形成することができる。Embodiments of the present invention will be described below with reference to the drawings. First Embodiment Here, a method of manufacturing an n-type MOSFET will be described. However, a p-type MOSFET can be formed in exactly the same manner by reversing the conductivity type of impurities.
【００１５】先ず、図１（ａ）に示すように、ｐ型、又
は表面にｐ型ウェルが形成されたシリコン基板１１の表
面に選択的にトレンチ素子分離絶縁膜１２を形成した
後、露出するシリコン基板１１上に厚さ５ｎｍ程度のゲ
ート酸化膜１３を形成する。First, as shown in FIG. 1A, a trench isolation insulating film 12 is selectively formed on the surface of a silicon substrate 11 having a p-type or a p-type well formed on the surface, and then exposed. A gate oxide film 13 having a thickness of about 5 nm is formed on a silicon substrate 11.
【００１６】なお、トレンチ素子分離絶縁膜１２以外に
も、ＬＯＣＯＳによる素子分離膜を用いることが可能で
ある。また、ゲート酸化膜１３は、熱酸化法で形成して
も良いし、ＣＶＤ法等の方法を用いてシリコン酸化膜を
堆積することによって形成しても良い。また、ゲート酸
化膜は、シリコン酸化膜以外にも、実効膜厚が同等にな
るような他の誘電体膜を適宜選択して使用することが可
能である。Note that, other than the trench element isolation insulating film 12, an element isolation film by LOCOS can be used. The gate oxide film 13 may be formed by a thermal oxidation method, or may be formed by depositing a silicon oxide film using a method such as a CVD method. Further, as the gate oxide film, other than the silicon oxide film, another dielectric film having an equivalent effective film thickness can be appropriately selected and used.
【００１７】次いで、図１（ｂ）に示すように、ゲート
酸化膜１３上にＬＰ−ＣＶＤ法等を用いて、厚さ１００
ｎｍ程度のアモルファスシリコン膜１４ａを堆積する。
なお、アモルファスシリコン膜に限らず、多結晶シリコ
ンを堆積することも可能である。Next, as shown in FIG. 1B, a gate oxide film 13 having a thickness of 100
An amorphous silicon film 14a of about nm is deposited.
Note that not only an amorphous silicon film but also polycrystalline silicon can be deposited.
【００１８】次いで、図１（ｃ）に示すように、アモル
ファスシリコン膜１４ａをフォトリソグラフイ技術によ
ってパターニングし、ダミーゲート１４を形成する。そ
して、ダミーゲート１４をマスクにＡｓ+ 等のイオンを
注入することで、露出するＳｉ基板１１の表面にｎ型拡
散層１５を形成する。ｎ型拡散層１５はいわゆるＬＤＤ
（Lightly Doped Drain ）を形成するものであり、その
濃度はたとえば１×１０19ｃｍ-2程度である。そして、
全面に後述する側壁絶縁膜を形成するための厚さ１００
ｎｍ程度のシリコン窒化膜１６ａをＬＰ−ＣＶＤ法等に
よって形成する。なお、この膜は必ずしもシリコン窒化
膜である必要はないが、少なくとも後にダミーゲート１
４の位置に形成されるゲート電極との間の絶縁を確保で
きる材料であることが望ましい。Next, as shown in FIG. 1C, the amorphous silicon film 14a is patterned by photolithography to form a dummy gate 14. Then, by implanting ions such as As + using the dummy gate 14 as a mask, the n-type diffusion layer 15 is formed on the exposed surface of the Si substrate 11. The n-type diffusion layer 15 is a so-called LDD
(Lightly Doped Drain) whose concentration is, for example, about 1 × 10 19 cm −2 . And
A thickness of 100 for forming a sidewall insulating film described later on the entire surface;
A silicon nitride film 16a of about nm is formed by an LP-CVD method or the like. Note that this film is not necessarily a silicon nitride film, but at least
It is desirable that the material be capable of ensuring insulation between the gate electrode formed at the position 4 and the gate electrode.
【００１９】次いで、図１（ｄ）に示すように、シリコ
ン窒化膜１６ａを異方性エッチングすることにより、ダ
ミーゲート１４の側部のみにシリコン窒化膜１６ａを残
して側壁絶縁膜（ＬＤＤ側壁）１６を形成する。さら
に、側壁絶縁膜１６及びダミーゲート１４をマスクにＡ
ｓ+ 等のイオンを注入することで、ソース・ドレイン領
域を構成するｎ+ 型拡散層１７を形成する。このｎ+ 型
拡散層１７の濃度は少なくとも２×１０20ｃｍ-2である
ことが望ましい。その後、ｎ型拡散層１５及びｎ+ 型拡
散層１７を活性化するために、８００℃，３０分程度、
或いは９５０℃，３０秒程度のアニール工程を行う。こ
のアニール工程は、後述するゲート電極を構成するゲー
ト電極材を堆積する以前に適宜行うことが可能である。Next, as shown in FIG. 1D, the silicon nitride film 16a is anisotropically etched to leave the silicon nitride film 16a only on the side of the dummy gate 14, thereby forming a side wall insulating film (LDD side wall). 16 are formed. Further, using the sidewall insulating film 16 and the dummy gate 14 as a mask, A
By implanting ions such as s +, an n + type diffusion layer 17 constituting source / drain regions is formed. It is desirable that the concentration of the n + type diffusion layer 17 be at least 2 × 10 20 cm −2 . Thereafter, in order to activate the n-type diffusion layer 15 and the n + -type diffusion layer 17, at 800 ° C. for about 30 minutes,
Alternatively, an annealing process at 950 ° C. for about 30 seconds is performed. This annealing step can be appropriately performed before depositing a gate electrode material constituting a gate electrode described later.
【００２０】次いで、図１（ｅ）に示すように、ＳｉＯ
2 等からなる層間絶縁膜１８をダミーゲート１４よりも
厚く堆積する。次いで、図１（ｆ）に示すように、ダミ
ーゲート１４をストッパーにして層間絶縁膜１８の表面
をＣＭＰによって平坦化し、ダミーゲート１４の表面を
露出させる。なお、層間絶縁１８膜の表面をほぼ均一に
平坦化することが可能であれば、ＣＭＰ法以外にエッチ
バック法等を用いることが可能である。Next, as shown in FIG.
An interlayer insulating film 18 of 2 or the like is deposited thicker than the dummy gate 14. Next, as shown in FIG. 1F, the surface of the interlayer insulating film 18 is flattened by CMP using the dummy gate 14 as a stopper, and the surface of the dummy gate 14 is exposed. Note that an etch-back method or the like can be used in addition to the CMP method as long as the surface of the interlayer insulating film 18 can be substantially uniformly flattened.
【００２１】次いで、図１（ｇ）に示すように、ダミー
ゲート１４を構成するシリコンを十分に置換するだけの
厚さ、望ましくは２００ｎｍ以上のＡｌ膜１９ａをスパ
ッタリング法等により堆積する。そして、Ａｌ膜１９ａ
上に、Ａｌ膜１９ａ中に拡散したダミーゲート１４を構
成するＳｉをＴｉＳｉ2 等の安定な化合物として固定す
るためのＴｉ膜２０を堆積する。Ｔｉ膜２０の膜厚は、
ダミーゲート１４を構成するシリコンを化合物の形で固
定するのに十分な量であることが必要で、この場合望ま
しくは１００ｎｍ以上である。Next, as shown in FIG. 1 (g), an Al film 19a having a thickness sufficient to sufficiently replace the silicon constituting the dummy gate 14, preferably 200 nm or more, is deposited by a sputtering method or the like. Then, the Al film 19a
On top of this, a Ti film 20 for fixing Si constituting the dummy gate 14 diffused in the Al film 19a as a stable compound such as TiSi 2 is deposited. The thickness of the Ti film 20 is
It is necessary that the amount is sufficient to fix the silicon constituting the dummy gate 14 in the form of a compound, and in this case, it is preferably 100 nm or more.
【００２２】次いで、図１（ｈ）に示すように、４５０
℃程度のアニール工程を行うことで、ダミーゲート１４
が形成されていた領域にゲート電極となるＡｌ膜１９ａ
を配置する。さらにＡｌ膜１９ａ中に拡散したＳｉをＴ
ｉ膜２０中に取り込み、ＴｉＳｉ2 膜２１の形で安定化
させる。この事で、Ａｌ膜１９ａ中のＳｉの濃度を下
げ、置換を効率的に行うことができる。Next, as shown in FIG.
By performing the annealing process at about ° C, the dummy gate 14
Al film 19a serving as a gate electrode is formed in the region where
Place. Further, Si diffused in the Al film 19a is
It is taken in the i-film 20 and stabilized in the form of the TiSi 2 film 21. Thus, the concentration of Si in the Al film 19a can be reduced and the replacement can be performed efficiently.
【００２３】さらに、層間絶縁膜１８をストッパーにし
てＡｌ膜１９ａ及びＴｉＳｉ2 膜２１に対してＣＭＰを
用いて、層間絶縁膜１８上のＴｉＳｉ2 膜２１及びＡｌ
膜１９ａを選択的に除去し、ダミーゲート１４が設置さ
れていた部分にのみ選択的にＡｌ膜１９ａを残存させる
ことでゲート電極１９を形成する。Further, the CMP is performed on the Al film 19a and the TiSi 2 film 21 by using the interlayer insulating film 18 as a stopper, and the TiSi 2 film 21 and the Al
The gate electrode 19 is formed by selectively removing the film 19a and selectively leaving the Al film 19a only in the portion where the dummy gate 14 is provided.
【００２４】以上説明した方法でＡｌ等の金属ゲートを
有する素子を形成した後、配線を形成する方法につい
て、図２を用いて説明する。先ず、図１（ｉ）に示した
構造に対し、Ａｌ膜からなるゲート電極の表面に、Ｏ2
プラズマによる酸化、或いは３５０℃以下の熱酸化など
を用いて、酸化アルミニウム（Ａｌ2 Ｏ3 ）膜３０を形
成する。なお、熱水でボイルすると、最も効果的にＡｌ
を酸化することができる。A method of forming a wiring after forming an element having a metal gate of Al or the like by the method described above will be described with reference to FIG. First, with respect to the structure shown in FIG. 1 (i), on the surface of the gate electrode made of Al film, O 2
An aluminum oxide (Al 2 O 3 ) film 30 is formed by plasma oxidation or thermal oxidation at 350 ° C. or lower. When boiling with hot water, the most effective
Can be oxidized.
【００２５】なお、Ｔｉ膜２０を形成せずに、Ａｌ膜１
９ａとダミーゲート１４との形成位置を置換することも
可能である。しかし、この場合は、前述した膜厚より厚
くＡｌ膜１９ａを堆積しなければならない。Ｔｉ膜２０
とダミーゲート１４から拡散したＳｉが反応することに
よって、置換を効率的に行うことができる為である。Ｔ
ｉ膜２０を形成せずＡｌ膜１９ａを厚く形成すると、置
換に要する時間及びその後のＣＭＰに要する時間が増大
し、素子へのダメージが生じることがある。Note that the Al film 1 was formed without forming the Ti film 20.
It is also possible to replace the formation position of 9a and the dummy gate 14. However, in this case, it is necessary to deposit the Al film 19a thicker than the above-described film thickness. Ti film 20
And the Si diffused from the dummy gate 14 react with each other, whereby the replacement can be performed efficiently. T
If the Al film 19a is formed thick without forming the i film 20, the time required for the replacement and the time required for the subsequent CMP are increased, which may cause damage to the element.
【００２６】次いで、図２（ｂ）に示すように、全面に
ＳｉＯ2 等からなる第２の層間絶縁膜３１を堆積する。
次いで、図２（ｃ）に示すように、第２の層間絶縁膜３
１上にフォトリソグラフイ技術を用いて、レジストパタ
ーン３２を形成した後、層間絶縁膜１８，３１をＲＩＥ
等の異方性エッチングを用いてエッチングし、ｎ+ 型拡
散層１７ａに接続するコンタクト孔３３を形成する。こ
の時、ＳｉＮ、Ａｌ2Ｏ3 等に対して選択比の高いＳｉ
Ｏ2 のエッチング条件を用いることで、ＳｉＮからなる
側壁絶縁膜１６及び酸化アルミニウム膜３０を残存させ
てコンタクト孔３３を開口することがでる。Next, as shown in FIG. 2B, a second interlayer insulating film 31 made of SiO 2 or the like is deposited on the entire surface.
Next, as shown in FIG. 2C, a second interlayer insulating film 3 is formed.
After a resist pattern 32 is formed on the substrate 1 by photolithography, the interlayer insulating films 18 and 31 are removed by RIE.
Etching is performed using anisotropic etching such as the above to form a contact hole 33 connected to the n + type diffusion layer 17a. At this time, Si having a high selectivity to SiN, Al 2 O 3, etc.
By using the etching conditions of O 2 , the contact hole 33 can be opened with the sidewall insulating film 16 made of SiN and the aluminum oxide film 30 remaining.
【００２７】一般に酸化アルミニウムは、ＳｉＯ2 に対
して非常にエッチングの選択比が高く、且つ絶縁性に優
れていることが知られている。この構造においては、コ
ンタクト孔３３が、ゲート電極１４に対して合わせズレ
を生じても絶縁が保たれるため、コンタクト孔３３はゲ
ート電極１４との間に設計上の余裕を設ける必要が無
く、素子の占有する面積を小さくすることができ、チッ
プ面積の縮小に効果がある。In general, it is known that aluminum oxide has a very high etching selectivity with respect to SiO 2 and is excellent in insulating properties. In this structure, even if the contact hole 33 is misaligned with respect to the gate electrode 14, the insulation is maintained, so that there is no need to provide a design margin between the contact hole 33 and the gate electrode 14. The area occupied by the element can be reduced, which is effective in reducing the chip area.
【００２８】次いで、図３（ｄ）に示すように、層間絶
縁膜３１上及びコンタクト孔３３内にフォトリソグラフ
ィ法を用いて、レジストパターン３４を形成し、レジス
トパターン３４をマスクに層間絶縁膜３１を異方性エッ
チングすることでゲート電極１９に接続するコンタクト
孔３５を形成する。この時、エッチングの条件によって
は、酸化アルミニウム膜３０はエッチングされずに残
る。その場合は、Ａｌ2Ｏ3 のエッチング工程を追加
し、ゲート電極１９上のＡｌ2 Ｏ3 膜３０を完全に除
去してコンタクト孔３５を完成する。なお、この場合の
Ａｌ2 Ｏ3 膜３０のエッチングは、Ａｒ+ イオン等を用
いたスパッタ法を利用した物理的エッチングを用いるこ
とが可能である。Next, as shown in FIG. 3D, a resist pattern 34 is formed on the interlayer insulating film 31 and in the contact hole 33 by using a photolithography method, and using the resist pattern 34 as a mask, a resist pattern 34 is formed. Is anisotropically etched to form a contact hole 35 connected to the gate electrode 19. At this time, depending on the etching conditions, the aluminum oxide film 30 remains without being etched. In that case, an Al 2 O 3 etching step is added, and the Al 2 O 3 film 30 on the gate electrode 19 is completely removed to complete the contact hole 35. The etching of the Al 2 O 3 film 30 in this case can be performed by physical etching using a sputtering method using Ar + ions or the like.
【００２９】次いで、図３（ｅ）に示すように、少なく
ともコンタクト孔３３，３５の上部に溝３６を形成す
る。次いで、図３（ｆ）に示すように、全面に反応防止
層３７を堆積する。そして、全面に配線を構成する金属
を堆積し、ＣＭＰ法などを用いて層間絶縁膜３１上の反
応防止層３７及び配線を構成する金属を除去し、埋め込
み配線３８を形成する。なお、溝３６とコンタクト孔３
３，３５を形成する順序を逆にしても良い。Next, as shown in FIG. 3E, a groove 36 is formed at least above the contact holes 33 and 35. Next, as shown in FIG. 3F, a reaction preventing layer 37 is deposited on the entire surface. Then, a metal forming the wiring is deposited on the entire surface, and the reaction preventing layer 37 on the interlayer insulating film 31 and the metal forming the wiring are removed by using a CMP method or the like, thereby forming a buried wiring 38. The groove 36 and the contact hole 3
The order of forming 3, 35 may be reversed.
【００３０】反応防止層３７は、例えばＴｉＮ、ＷＮ、
ＴｉＳｉＮ、ＷＳｉＮ等の物質が好ましく、堆積方法は
ＣＶＤ法やスパッタリング法で堆積することができる。
また、配線を構成する金属はＷ、Ａｌ、Ｃｕ、Ａｇなど
が好ましく、ＣＶＤ法やスパッタ法、またＡｌの場合は
図１で説明したのと同様の方法を用いてＳｉを置換する
方法で形成することもできる。The reaction preventing layer 37 is made of, for example, TiN, WN,
A substance such as TiSiN or WSiN is preferable, and the deposition method can be a CVD method or a sputtering method.
The metal constituting the wiring is preferably W, Al, Cu, Ag, or the like, and is formed by a CVD method or a sputtering method, and in the case of Al, by replacing Si using a method similar to that described with reference to FIG. You can also.
【００３１】図３（ｄ）で説明したＡｌ2 Ｏ3 膜３０の
エッチングは、この反応防止層３７を堆積する前に行わ
れていればよく、例えば反応防止層３７をスパッタ法で
堆積する場合にはスパッタリングを行うのと同一装置で
連続的ににスパッタエッチングを行ってもよい。The etching of the Al 2 O 3 film 30 described with reference to FIG. 3D may be performed before depositing the reaction preventing layer 37. For example, when the reaction preventing layer 37 is deposited by sputtering. In this case, the sputter etching may be continuously performed by the same apparatus as used for the sputtering.
【００３２】本実施形態によれば、ダミーゲートの表面
を露出させる際にリソグラフィ技術を用いずに、ダミー
ゲート上に形成された層間絶縁膜をＣＭＰ法を用いて平
坦化することによって、ダミーゲートの表面を露出させ
ているので、ソース・ドレイン領域とゲート電極とが電
気的に接続することがない。According to the present embodiment, the interlayer insulating film formed on the dummy gate is flattened by the CMP method without using the lithography technique when exposing the surface of the dummy gate, so that the dummy gate is exposed. Is exposed, the source / drain regions and the gate electrode are not electrically connected.
【００３３】また、ゲートの形成に用いるプロセスは、
シリコンのＣＶＤ、金属のスパッタ、低温熱工程などの
従来のＬＳＩ工程で通常用いられているものであり、新
たな装置の導入を必要としないため、安価に高性能なト
ランジスタを得ることができる。The process used to form the gate is as follows:
It is normally used in conventional LSI processes such as silicon CVD, metal sputtering, and low-temperature heating process, and does not require introduction of a new device. Therefore, a high-performance transistor can be obtained at low cost.
【００３４】（第２実施形態） 図４は、本願発明の第
２実施形態に係わる半導体装置の製造工程を示す工程断
面図である。先ず、図４（ａ）に示すように、ｐ型シリ
コン基板１１に素子分離１２、シリコン酸化膜４０、ダ
ミーゲート４１，ｎ型拡散層１５，側壁絶縁膜１６，ｎ
+ 型拡散層１７，層間絶縁膜１８を、第１実施形態と同
様の方法で形成する。なお、ダミーゲート４１は、層間
絶縁膜１８に対して選択的にエッチング可能な材料であ
れば、シリコンである必要はなく、他の材料を用いるこ
とができる。(Second Embodiment) FIG. 4 is a process sectional view showing a manufacturing process of a semiconductor device according to a second embodiment of the present invention. First, as shown in FIG. 4A, a device isolation 12, a silicon oxide film 40, a dummy gate 41, an n-type diffusion layer 15, a side wall insulating film 16, and n
The + type diffusion layer 17 and the interlayer insulating film 18 are formed in the same manner as in the first embodiment. The dummy gate 41 does not need to be silicon as long as it is a material that can be selectively etched with respect to the interlayer insulating film 18, and another material can be used.
【００３５】次いで、図４（ｂ）に示すように、ダミー
ゲート４１及びシリコン酸化膜４０を除去する。次い
で、図４（ｃ）に示すように、ＣＶＤ法を用いてシリコ
ン酸化膜を堆積して、ゲート絶縁膜４２形成する。ゲー
ト絶縁膜４２は、シリコン酸化膜であっても良いし、そ
の他の誘電体であっても良い。形成方法はこの図に示す
ように、ＣＶＤ法などを用いて全面に形成しても良い
し、側壁絶縁膜１６の間に露出したシリコン基板１１の
表面を直接酸化、あるいは酸化、窒化の組み合わせを行
って形成したものでもかまわない。Next, as shown in FIG. 4B, the dummy gate 41 and the silicon oxide film 40 are removed. Next, as shown in FIG. 4C, a silicon oxide film is deposited using a CVD method, and a gate insulating film 42 is formed. Gate insulating film 42 may be a silicon oxide film or another dielectric. As shown in this figure, the formation method may be such that the entire surface is formed using a CVD method or the like, or the surface of the silicon substrate 11 exposed between the side wall insulating films 16 is directly oxidized, or a combination of oxidization and nitriding is used. It may be formed by going.
【００３６】次いで、図４（ｄ）に示すように、ＣＶＤ
法やスパッタ法等を用いてダミーゲートが形成されてい
た溝の少なくとも底面を覆うように反応防止層４３を形
成する。そして、アモルファスシリコン，或いは多結晶
シリコン４４を溝の内部を埋め込むように堆積する。Next, as shown in FIG.
The reaction preventing layer 43 is formed using a method or a sputtering method so as to cover at least the bottom surface of the groove in which the dummy gate is formed. Then, amorphous silicon or polycrystalline silicon 44 is deposited so as to fill the inside of the groove.
【００３７】なお、ゲート絶縁膜４２と反応防止層４３
との組み合わせとして、シリコン酸化膜，シリコン窒化
膜又はＴａＯ5 等のゲート絶縁膜に対してＴｉＮ，Ｗ
Ｎ，ＷＳｉＨ等の反応防止層を用いる。また、ゲート絶
縁膜（Ｂａ，Ｓｒ）ＴｉＯ3 に対して反応防止層Ｒｕ，
Ｐｔ、ゲート絶縁膜Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 に対して反
応防止層Ｐｔ等を用いる。The gate insulating film 42 and the reaction preventing layer 43
As a combination with a gate insulating film such as a silicon oxide film, a silicon nitride film, or TaO 5 ,
A reaction prevention layer of N, WSiH or the like is used. In addition, the gate insulating film (Ba, Sr) TiO 3 has a reaction preventing layer Ru,
A reaction prevention layer Pt or the like is used for Pt and the gate insulating film Pb (Zr, Ti) O 3 .
【００３８】次いで、図４（ｅ）に示すように、アモル
ファスシリコンまたは多結晶シリコン４４を置換するの
に十分な厚さのＡｌ膜４５ａ及びＴｉ膜４６を順次堆積
する。次いで、図４（ｆ）に示すように、４５０℃程度
の熱工程を加えることでアモルファスまたは多結晶シリ
コン４４をＡｌ膜４５ａと置換し、Ａｌ膜４５中に拡散
したシリコンをＴｉ膜４６中に取り込み、ＴｉＳｉ2 膜
４７の形で安定化させる。Next, as shown in FIG. 4E, an Al film 45a and a Ti film 46 having a thickness sufficient to replace the amorphous silicon or the polycrystalline silicon 44 are sequentially deposited. Next, as shown in FIG. 4F, the amorphous or polycrystalline silicon 44 is replaced with the Al film 45a by applying a heat process at about 450 ° C., and the silicon diffused in the Al film 45 is placed in the Ti film 46. It is taken in and stabilized in the form of a TiSi 2 film 47.
【００３９】次いで、図４（ｇ）に示すように、層間絶
縁膜１８をストッパーにしてＣＭＰを行い、層間絶縁膜
１８上のＴｉＳｉ2 膜４７，Ａｌ膜４５，反応防止層４
３及びゲート絶縁膜４２を除去し、溝内にＡｌ膜４５ａ
を残してゲート電極４５を形成する。Next, as shown in FIG. 4G, CMP is performed using the interlayer insulating film 18 as a stopper to form the TiSi 2 film 47, the Al film 45, and the reaction preventing layer 4 on the interlayer insulating film 18.
3 and the gate insulating film 42 are removed, and an Al film 45a is formed in the groove.
Is left to form the gate electrode 45.
【００４０】本実施形態の場合も、第１実施形態で説明
したのと同様の方法を行うことにより、配線を形成する
ことができる。本実施形態によれば、ダミーゲート及び
シリコン酸化膜を除去した後、ゲート絶縁膜を形成する
ことによって、任意の材料をゲート絶縁膜として用いる
ことができる。現状では、一般的に熱酸化膜をゲート絶
縁膜として用いているが、その厚さは数ｎｍ程度で、将
来的にはその薄さから信頼性が問題となることは明らか
である。そのため、ゲート絶縁膜として耐熱性に劣る材
料を選択した場合でも、拡散層の活性化を行うためのア
ニール工程を経ることがないので、信頼性の向上を図り
得る。なお、本発明は、上記実施形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で、種々変形して
実施することが可能である。Also in the case of this embodiment, the wiring can be formed by performing the same method as that described in the first embodiment. According to this embodiment, an arbitrary material can be used as the gate insulating film by forming the gate insulating film after removing the dummy gate and the silicon oxide film. At present, a thermal oxide film is generally used as a gate insulating film, but its thickness is about several nm, and it is clear that reliability will be an issue in the future due to its thinness. Therefore, even when a material having inferior heat resistance is selected as the gate insulating film, an annealing step for activating the diffusion layer is not performed, so that reliability can be improved. The present invention is not limited to the above-described embodiment, and can be implemented with various modifications without departing from the scope of the invention.
【００４１】[0041]
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極に対して自己整合的にソース・ドレイン領域を
形成することができ、またソース・ドレイン形成後にゲ
ート電極が形成されるため、ゲート電極は高温熱工程を
経ることが無く、比抵抗の低い金属材料を用いることが
できる。As described above, according to the present invention, the source / drain regions can be formed in a self-aligned manner with respect to the gate electrode, and the gate electrode is formed after the source / drain is formed. The gate electrode does not go through a high-temperature heating step, and a metal material with low specific resistance can be used.
【図１】第１実施形態に係わる半導体装置の製造方法を
示す工程断面図。FIG. 1 is a process sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment.
【図２】第１実施形態に係わる半導体装置の製造方法を
示す工程断面図。FIG. 2 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
【図３】第１実施形態に係わる半導体装置の製造方法を
示す工程断面図。FIG. 3 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment.
【図４】第２実施形態に係わる半導体装置の製造方法を
示す工程断面図。FIG. 4 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment.
１１…シリコン基板 １２…トレンチ素子分離絶縁膜 １３…ゲート酸化膜 １４…ダミーゲート １４ａ…アモルファスシリコン １５…ｎ型拡散層 １６…側壁絶縁膜 １６ａ…シリコン窒化膜 １７…ｎ+ 型拡散層 １８…層間絶縁膜 １９…ゲート電極 １９ａ…Ａｌ膜 ２０…Ｔｉ膜 ２１…Ｔｉ2 Ｓｉ2 膜 ３０…酸化アルミニウム膜 ３１…第２の層間絶縁膜 ３２…レジストパターン ３３…コンタクト孔 ３４…レジストパターン ３５…コンタクト孔 ３６…溝 ３７…反応防止層 ３８…埋め込み配線 ４０…シリコン酸化膜 ４１…ダミーゲート ４２…ゲート絶縁膜 ４３…反応防止層 ４４…アモルファスシリコン，或いは多結晶シリコン膜 ４５…Ａｌ膜 ４６…Ｔｉ膜 ４７…ＴｉＳｉ2 膜DESCRIPTION OF SYMBOLS 11 ... Silicon substrate 12 ... Trench isolation insulating film 13 ... Gate oxide film 14 ... Dummy gate 14a ... Amorphous silicon 15 ... N-type diffusion layer 16 ... Side wall insulating film 16a ... Silicon nitride film 17 ... N + type diffusion layer 18 ... Interlayer Insulating film 19 Gate electrode 19a Al film 20 Ti film 21 Ti 2 Si 2 film 30 Aluminum oxide film 31 Second interlayer insulating film 32 Resist pattern 33 Contact hole 34 Resist pattern 35 Contact hole 36 ... groove 37 ... reaction prevention layer 38 ... buried wiring 40 ... silicon oxide film 41 ... dummy gate 42 ... gate insulating film 43 ... reaction prevention layer 44 ... amorphous silicon or polycrystalline silicon film 45 ... Al film 46 ... Ti film 47 ... TiSi 2 film
Claims (5)
工程と、 前記ゲート絶縁膜上の所定領域にシリコンからなるダミ
ーゲートを形成する工程と、 前記シリコン基板の表面に、前記ダミーゲートをマスク
として不純物をイオン注入し、ソース・ドレイン領域を
形成する工程と、 前記シリコン基板上に前記ダミーゲートを覆うように第
１の層間絶縁膜を形成する工程と、 第１の層間絶縁膜の表面を平坦化しつつ、前記ダミーゲ
ートを露出させる工程と、 少なくとも前記ダミーゲート上に少なくともアルミニウ
ムを含むゲート電極材を形成する工程と、 前記ゲート電極材及びダミーゲートを加熱して前記ダミ
ーゲートと前記ゲート電極材とを置換する工程とを含む
ことを特徴とする半導体装置の製造方法。A step of forming a gate insulating film on a silicon substrate; a step of forming a dummy gate made of silicon in a predetermined region on the gate insulating film; and a step of masking the dummy gate on a surface of the silicon substrate. Implanting impurities to form source / drain regions, forming a first interlayer insulating film on the silicon substrate so as to cover the dummy gate, and forming a surface of the first interlayer insulating film on the silicon substrate. Exposing the dummy gate while planarizing; forming a gate electrode material containing at least aluminum on at least the dummy gate; heating the gate electrode material and the dummy gate to form the dummy gate and the gate electrode And a step of replacing the material.
工程と、 前記ゲート絶縁膜上の所定領域にシリコンからなるダミ
ーゲートを形成する工程と、 前記シリコン基板の表面に、前記ダミーゲートをマスク
として不純物をイオン注入し、ソース・ドレイン領域を
形成する工程と、 前記シリコン基板上に前記ダミーゲートを覆うように第
１の層間絶縁膜を形成する工程と、 第１の層間絶縁膜の表面を平坦化しつつ、前記ダミーゲ
ートを露出させる工程と、 少なくとも前記ダミーゲート上に少なくともアルミニウ
ムを含むゲート電極材を形成する工程と、 前記ゲート電極材上にシリコンと化合物を形成する金属
膜を形成する工程と、 前記ゲート電極材，ダミーゲート及び金属膜を加熱して
前記ダミーゲートと該ゲート電極材とを置換するととも
に、該ゲート電極材上に該ダミーゲートと該金属膜との
化合物を形成する工程とを含むことを特徴とする半導体
装置の製造方法。A step of forming a gate insulating film on a silicon substrate; a step of forming a dummy gate made of silicon in a predetermined region on the gate insulating film; and a step of masking the dummy gate on a surface of the silicon substrate. Implanting impurities to form source / drain regions, forming a first interlayer insulating film on the silicon substrate so as to cover the dummy gate, and forming a surface of the first interlayer insulating film on the silicon substrate. Exposing the dummy gate while planarizing; forming a gate electrode material containing at least aluminum on at least the dummy gate; and forming a metal film for forming a compound with silicon on the gate electrode material Heating the gate electrode material, the dummy gate, and the metal film to replace the dummy gate with the gate electrode material. And a step of forming a compound of the dummy gate and the metal film on the gate electrode material.
る工程と、 前記バッファ絶縁膜上の所定領域にダミーゲートを形成
する工程と、 前記シリコン基板の表面に、前記ダミーゲートをマスク
として不純物をイオン注入し、ソース・ドレイン領域を
形成する工程と、 前記シリコン基板上に前記ダミーゲートを覆うように第
１の層間絶縁膜を形成する工程と、 第１の層間絶縁膜の表面を平坦化しつつ、前記ダミーゲ
ートを露出させる工程と、 前記ダミーゲート及び該ダミーゲートの下方の前記バッ
ファ絶縁膜を除去し、前記シリコン基板を露出させる工
程と、 露出する前記シリコン基板上にゲート絶縁膜を形成する
工程と、 前記ダミーゲートが形成されていた領域にシリコン膜を
形成する工程と、 少なくとも前記シリコン膜上に少なくともアルミニウム
を含むゲート電極材を形成する工程と、 前記ゲート電極材及びシリコン膜を加熱して、該シリコ
ン膜と該ゲート電極材とを置換する工程とを含むことを
特徴とする半導体装置の製造方法。A step of forming a buffer insulating film on the silicon substrate; a step of forming a dummy gate in a predetermined region on the buffer insulating film; and a step of forming impurities on the surface of the silicon substrate using the dummy gate as a mask. Forming a source / drain region by ion implantation, forming a first interlayer insulating film on the silicon substrate so as to cover the dummy gate, and flattening the surface of the first interlayer insulating film. Exposing the dummy gate; removing the dummy gate and the buffer insulating film below the dummy gate to expose the silicon substrate; forming a gate insulating film on the exposed silicon substrate A step of forming a silicon film in a region where the dummy gate was formed, at least on the silicon film. Forming a gate electrode material containing aluminum; and heating the gate electrode material and the silicon film to replace the silicon film with the gate electrode material. .
る工程と、 前記バッファ絶縁膜上の所定領域にダミーゲートを形成
する工程と、 前記シリコン基板の表面に、前記ダミーゲートをマスク
として不純物をイオン注入し、ソース・ドレイン領域を
形成する工程と、 前記シリコン基板上に前記ダミーゲートを覆うように第
１の層間絶縁膜を形成する工程と、 第１の層間絶縁膜の表面を平坦化しつつ、前記ダミーゲ
ートを露出させる工程と、 前記ダミーゲート及び該ダミーゲートの下方の前記バッ
ファ絶縁膜を除去し、前記シリコン基板を露出させる工
程と、 露出する前記シリコン基板の表面にゲート絶縁膜を形成
する工程と、 前記ダミーゲートが形成されていた領域にシリコン膜を
形成する工程と、 少なくとも前記シリコン膜上に少なくともアルミニウム
を含むゲート電極材を形成する工程と、 前記ゲート電極材上にシリコンと化合物を形成する金属
膜を形成する工程と、 前記ゲート電極材，シリコン膜及び金属膜を加熱して該
シリコン膜と該ゲート電極材を置換するとともに、該ゲ
ート電極材上に該シリコン膜と該金属膜との化合物を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。A step of forming a buffer insulating film on the silicon substrate; a step of forming a dummy gate in a predetermined region on the buffer insulating film; and an impurity on the surface of the silicon substrate using the dummy gate as a mask. Forming a source / drain region by ion implantation, forming a first interlayer insulating film on the silicon substrate so as to cover the dummy gate, and flattening the surface of the first interlayer insulating film. Exposing the dummy gate; removing the dummy gate and the buffer insulating film below the dummy gate to expose the silicon substrate; forming a gate insulating film on the exposed surface of the silicon substrate Performing a step of forming a silicon film in a region where the dummy gate has been formed; Forming a gate electrode material containing both aluminum; forming a metal film forming a compound with silicon on the gate electrode material; heating the gate electrode material, the silicon film, and the metal film to form the silicon film And forming a compound of the silicon film and the metal film on the gate electrode material while replacing the gate electrode material.
前記ゲート電極材を配置した後、 第１の層間絶縁膜の上方に形成されている前記ゲート電
極材並びに、シリコン膜又は化合物の表面を除去し、第
１の層間絶縁膜を露出させる工程と、 前記ゲート電極材の表面に該ゲート電極材の酸化膜を形
成する工程と、 第１の層間絶縁膜及び前記酸化膜上に第２の層間絶縁膜
を形成する工程と、 第１及び第２の層間絶縁膜の所定領域を選択的にエッチ
ングし、前記ソース・ドレイン領域に接続する開口を形
成する工程とを含むことを特徴とする請求項１〜４の何
れかに記載の半導体装置の製造方法。5. After arranging the gate electrode material in a region where the dummy gate has been formed, the gate electrode material formed above the first interlayer insulating film and the surface of the silicon film or compound are removed. Removing and exposing a first interlayer insulating film; forming an oxide film of the gate electrode material on the surface of the gate electrode material; and forming a second oxide film on the first interlayer insulating film and the oxide film. Forming an interlayer insulating film; and selectively etching a predetermined region of the first and second interlayer insulating films to form an opening connected to the source / drain region. Item 5. The method for manufacturing a semiconductor device according to any one of Items 1 to 4.
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