JPH10289578A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】動作モードに応じてウェルバイアス電圧を制御
してリフレッシュ特性の改善を図ることができる半導体
記憶装置を提供すること。 【解決手段】外部から入力される制御信号に基づいてそ
の時々の動作モードが設定される半導体記憶装置には、
バイアス電圧生成回路が備えられる。バイアス電圧生成
回路は、メモリセルが形成されたウェルに接続され、該
ウェルに対してウェルバイアス電圧を生成して供給する
と共に、該ウェルバイアス電圧を一定の電位に制御す
る。更に、バイアス電圧生成回路には、その時々の動作
モードに対応したバイアス電圧制御信号が入力され、該
バイアス電圧生成回路は、バイアス電圧制御信号に基づ
いてウェルバイアス電圧がその時々の動作モードに対応
した電位で一定となるように制御してウェルに供給す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリセルのウェル
にバイアス電圧を供給するバイアス電圧生成回路を備え
た半導体記憶装置に関する。

【０００２】近年、ノート型パーソナルコンピュータ等
の携帯機器には大容量のメモリが搭載され、その大容量
メモリには集積度が高いダイナミックランダムアクセス
メモリ（DRAM:Dynamic Random Access Memory ）が用い
られる。

【０００３】ＤＲＡＭは、記憶保持のためにメモリセル
のリフレッシュを必ず行う必要があり、そのリフレッシ
ュ電流は携帯機器に備えられたバッテリの使用時間、即
ち、携帯機器の使用時間に関わることから、ＤＲＡＭの
リフレッシュ特性の改善が要求されている。

【０００４】

【従来の技術】一般に、ＤＲＡＭには、半導体チップ上
に図５に示すようなバイアス電圧生成回路１が搭載され
ている。バイアス電圧生成回路１は、ウェルに対して所
定の負電圧のウェルバイアス電圧を供給し、そのウェル
に形成されたメモリセルのセル情報を保持するために設
けられている。

【０００５】バイアス電圧生成回路１は、バイアス電圧
検出回路２及びバイアス電圧発生回路３を備える。バイ
アス電圧検出回路２は、バイアス電圧発生回路３にて発
生させるウェルバイアス電圧ＶBBを一定に保つ。バイア
ス電圧検出回路２は、直列接続されたＰチャネルＭＯＳ
トランジスタ（以下、ＰＭＯＳトランジスタという）Ｔ
Ｐ１及びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯ
Ｓトランジスタという）ＴＮ１を備える。ＮＭＯＳトラ
ンジスタＴＮ１には、複数（図５において３個）のダイ
オード接続されたＮＭＯＳトランジスタＴＮa1〜ＴＮa3
が直列に接続される。ＮＭＯＳトランジスタＴＮa1〜Ｔ
Ｎa3の個数（段数）は、一定に保つウェルバイアス電圧
ＶBBの電位に対応して設定される。

【０００６】両トランジスタＴＰ１，ＴＮ１間のノード
Ｎ１のレベルは、インバータ回路を介してバイアス電圧
発生回路３に供給される。バイアス電圧発生回路３は、
例えば公知のチャージポンピング回路よりなり、供給さ
れるノードＮ１のレベルに基づいて動作・停止する。そ
して、バイアス電圧発生回路３は、その動作時にウェル
バイアス電圧ＶBBを低電位電源ＶSSから低下させる。

【０００７】電源投入時、ウェルバイアス電圧ＶBBのレ
ベルは０ボルト（Ｖ）となっていて、ノードＮ１はＨレ
ベルとなっているので、バイアス電圧発生回路３が動作
してウェルバイアス電圧ＶBBをマイナス側に引き始め
る。ウェルバイアス電圧ＶBBがＮＭＯＳトランジスタＴ
Ｎ１，ＴＮa1〜ＴＮa3の段数により決定されるレベルに
達すると、ＮＭＯＳトランジスタＴＮ１，ＴＮa1〜ＴＮ
a3はオンし、ノードＮ１はＬレベルとなり、バイアス電
圧発生回路３が停止する。ウェルバイアス電圧ＶBBが上
昇してＮＭＯＳトランジスタＴＮ１，ＴＮa1〜ＴＮa3が
オフすると、ノードＮ１はＨレベルとなり、バイアス電
圧発生回路３は再び動作する。従って、バイアス電圧生
成回路１は、バイアス電圧検出回路２によりウェルバイ
アス電圧ＶBBを検出してバイアス電圧発生回路３を駆動
制御し、ウェルバイアス電圧ＶBBをＮＭＯＳトランジス
タＴＮ１，ＴＮa1〜ＴＮa3の段数で決定されるレベルに
一定に保つ。

【０００８】また、ＤＲＡＭには、その半導体チップ上
に図６に示すようなバイアス電圧生成回路５が搭載され
たものがある。バイアス電圧生成回路５は、バイアス電
圧発生回路６とクランプ回路７とを備える。バイアス電
圧発生回路６は、例えば公知のチャージポンピング回路
より成り、電源の供給により常時動作してウェルバイア
ス電圧ＶBBを低電位電源ＶSSから低下させる。

【０００９】クランプ回路７は、ドレインが低電位電源
Ｖssに接続されたＮＭＯＳトランジスタＴＮ２を備え、
ＮＭＯＳトランジスタＴＮ２には複数（図６において３
個）のダイオード接続されたＮＭＯＳトランジスタＴＮ
b1〜ＴＮb3が直列接続される。ＮＭＯＳトランジスタＴ
Ｎ２，ＴＮb1〜ＴＮb3の個数（段数）は、一定に保つウ
ェルバイアス電圧ＶBBの電位に対応して設定される。

【００１０】電源が投入されると、バイアス電圧発生回
路６は動作してウェルバイアス電圧ＶBBをマイナス側に
引き始める。ウェルバイアス電圧ＶBBがＮＭＯＳトラン
ジスタＴＮ２，ＴＮb1〜ＴＮb3の段数により決定される
レベルに達すると、ＮＭＯＳトランジスタＴＮ２，ＴＮ
b1〜ＴＮb3がオンし、低電位電源ＶSSの配線からウェル
バイアス電圧ＶBBの配線に向かって電流を流すため、そ
れ以上ウェルバイアス電圧ＶBBが低下しないようにして
いる。従って、ウェルバイアス電圧ＶBBは、一定に保た
れる。

【００１１】

【発明が解決しようとする課題】ところで、一般的なＤ
ＲＡＭは、外部から入力される制御信号に基づいて複数
の動作モードに切り替え制御される。動作モードには、
例えば、動作電源電圧を低下させて消費電力を低減する
スタンバイモード、メモリセルに対してセル情報の読み
出し及び書き込み可能なアクティブモード、等がある。
しかしながら、上記のバイアス電圧生成回路１，５は、
ウェルバイアス電圧ＶBBを動作モードに関わらず常時一
定電位に制御する、即ち、各動作モードにおける中間の
電位にウェルバイアス電圧ＶBBを制御している。その
為、動作モードによってはリフレッシュ特性が悪い、即
ちリフレッシュ時間が短い場合があるので、ＤＲＡＭの
消費電力を低減する妨げとなっていた。

【００１２】また、ＤＲＡＭに対して行われる試験に
は、ＤＲＡＭの製品寿命を試験する加速試験がある。加
速試験は、パッケージングされたＤＲＡＭの動作電源電
圧や、ウェルバイアス電圧ＶBBを上昇・下降を繰り返す
ことで、故障までの時間を短縮して短時間に試験を行う
ようにしている。しかしながら、上記のバイアス電圧生
成回路１，５は、ＤＲＡＭのチップ上に形成されている
ので、外部からウェルバイアス電圧を変更して供給する
ことが難しい。その為、ウェルバイアス電圧ＶBBを変更
して加速試験を行うことができないので、ＤＲＡＭの試
験時間を短縮及び試験コストの削減を図ることが難しか
った。

【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は動作モードに応じてウェ
ルバイアス電圧を制御してリフレッシュ特性の改善を図
ることができる半導体記憶装置を提供することにある。

【００１４】また、テストモード時にウェルバイアス電
圧を制御して試験時間の短縮を図ることができる半導体
記憶装置を提供することにある。

【００１５】

【課題を解決するための手段】図１は本発明の原理説明
図である。即ち、外部から入力される制御信号に基づい
て動作モードが設定される半導体記憶装置には、バイア
ス電圧生成回路が備えられる。バイアス電圧生成回路
は、メモリセルが形成されたウェルに接続され、該ウェ
ルに対してウェルバイアス電圧を生成して供給する。更
に、バイアス電圧生成回路には、設定された動作モード
に対応したバイアス電圧制御信号が入力され、該バイア
ス電圧生成回路は、バイアス電圧制御信号に基づいて複
数の電圧値のうちの１つを選択し、その選択した電圧を
有するウェルバイアス電圧を出力する。

【００１６】請求項２に記載の発明は、請求項１に記載
の半導体記憶装置において、外部から入力される制御信
号を入力し、該制御信号に基づいて前記設定される動作
モードに対応したバイアス電圧制御信号を生成する制御
信号生成回路を備え、前記バイアス電圧生成回路は、前
記制御信号生成回路が生成したバイアス電圧制御信号を
入力するようにしたことを要旨とする。

【００１７】請求項３に記載の発明は、請求項１又は２
に記載の半導体記憶装置において、前記バイアス電圧生
成回路は、入力される検出信号に基づいて作動・停止
し、作動時に前記ウェルバイアス電圧を降下させるバイ
アス電圧発生回路と、前記ウェルバイアス電圧と前記バ
イアス電圧制御信号が入力され、それぞれをダイオード
接続し複数段直列接続した第１のトランジスタを備え、
前記バイアス電圧制御信号に対応して前記第１のトラン
ジスタの段数を変更して検出電位を変更し、該変更した
検出電位と前記バイアス電圧とを比較し、その比較結果
を出力するバイアス電圧検出回路とから構成され、前記
バイアス電圧発生回路は、前記バイアス電圧検出回路の
出力する比較結果を前記検出信号として入力するように
したことを要旨とする。

【００１８】請求項４に記載の発明は、請求項１又は２
に記載の半導体記憶装置において、前記バイアス電圧生
成回路は、駆動電源の供給に基づいて作動して前記ウェ
ルバイアス電圧を下降させるバイアス電圧発生回路と、
前記ウェルバイアス電圧と前記バイアス電圧制御信号が
入力され、それぞれをダイオード接続して複数段直列接
続した第１のトランジスタを備え、前記バイアス電圧制
御信号に対応して前記第１のトランジスタの段数を変更
して検出電位を設定し、前記ウェルバイアス電圧が設定
した検出電位に達したときに前記変更された段数の第１
のトランジスタを介して低電位電源からウェルに電荷を
供給して前記ウェルバイアス電圧が検出電位以下となら
ないようにクランプするクランプ回路とから構成された
ことを要旨とする。

【００１９】請求項５に記載の発明は、請求項３又は４
に記載の半導体記憶装置において、前記各第１のトラン
ジスタに第２のトランジスタを並列に接続し、該第２の
トランジスタの制御端子には前記バイアス電圧制御信号
がそれぞれ入力され、前記第２のトランジスタを前記バ
イアス電圧制御信号に基づいてそれぞれオンオフ制御し
て前記第１のトランジスタの段数を変更するようにした
ことを要旨とする。

【００２０】請求項６に記載の発明は、請求項２乃至５
のうちのいずれか１項に記載の半導体記憶装置におい
て、前記制御信号生成回路は、前記制御信号として外部
からロウアドレスストローブ信号を入力し、該ロウアド
レスストローブ信号に基づいてその時の動作モードがア
クティブモードかスタンバイモードかを判断し、両モー
ドにそれぞれ対応して、前記スタンバイモードの時には
前記ウェルバイアス電圧を浅く、前記アクティブモード
の時には前記ウェルバイアス電圧を深くするようにバイ
アス電圧制御信号を生成するようにしたことを要旨とす
る。

【００２１】請求項７に記載の発明は、請求項２乃至５
のうちのいずれか１項に記載の半導体記憶装置におい
て、前記制御信号生成回路は、前記制御信号として外部
からロウアドレスストローブ信号及び書き込み制御信号
を入力し、両信号に基づいてその時の動作モードがスタ
ンバイモード、ライトモード、及び、リードモードのい
ずれかを判断し、前記スタンバイモードとライトモード
の時には前記ウェルバイアス電圧が浅く、前記リードモ
ードの時には前記ウェルバイアス電圧が深くなるように
前記バイアス電圧制御信号を生成するようにしたことを
要旨とする。

【００２２】請求項８に記載の発明は、請求項２乃至７
のうちのいずれか１項に記載の半導体記憶装置におい
て、前記制御信号生成回路には前記制御信号として外部
からテストモード信号が入力され、前記制御信号生成回
路は、前記テストモード信号に基づいてその時動作モー
ドがテストモードの場合、前記ウェルバイアス電圧を上
昇させるための前記バイアス電圧制御信号と、前記ウェ
ルバイアス電圧を降下させるための前記バイアス電圧制
御信号とを交互に出力するようにしたことを要旨とす
る。

【００２３】（作用）従って、請求項１に記載の発明に
よれば、バイアス電圧生成回路には、設定される動作モ
ードに対応したバイアス電圧制御信号が入力される。ウ
ェルバイアス電圧は、バイアス電圧制御信号に基づいて
設定された動作モードに対応して選択した複数の電圧値
のうちの１つの電圧を有するウェルバイアス電圧がウェ
ルに供給される。そのため、メモリセルのリフレッシュ
特性は各動作モードに対応した特性となる。

【００２４】請求項２に記載の発明によれば、制御信号
生成回路には外部から制御信号が入力され、その制御信
号に基づいて設定された動作モードに対応したバイアス
電圧制御信号が生成される。そして、バイアス電圧生成
回路は、制御信号生成回路が生成したバイアス電圧制御
信号を入力し、バイアス電圧が各動作モードに対応した
電位に制御される。

【００２５】請求項３に記載の発明によれば、バイアス
電圧生成回路は、バイアス電圧発生回路とバイアス電圧
生成回路とから構成される。バイアス電圧発生回路には
検出信号が入力され、その検出信号に基づいて作動・停
止し、作動時にウェルバイアス電圧を降下させる。バイ
アス電圧検出回路にはウェルバイアス電圧とバイアス電
圧制御信号が入力され、それぞれをダイオード接続し複
数段直列接続した第１のトランジスタを備え、バイアス
電圧制御信号に対応して第１のトランジスタの段数を変
更して検出電位を変更し、変更した検出電位とバイアス
電圧とを比較し、その比較結果が出力される。そして、
バイアス電圧発生回路は、バイアス電圧検出回路の出力
する比較結果を検出信号として入力し、その検出信号に
基づいてウェルバイアス電圧が生成され出力される。

【００２６】請求項４に記載の発明によれば、バイアス
電圧生成回路は、バイアス電圧発生回路とクランプ回路
とから構成される。バイアス電圧発生回路は、駆動電源
の供給に基づいて作動してウェルバイアス電圧を下降さ
せる。クランプ回路にはウェルバイアス電圧とバイアス
電圧制御信号が入力され、それぞれをダイオード接続し
て複数段直列接続した第１のトランジスタを備える。そ
して、クランプ回路は、バイアス電圧制御信号に対応し
て第１のトランジスタの段数を変更して検出電位を設定
し、ウェルバイアス電圧が設定した検出電位に達したと
きに変更された段数の第１のトランジスタを介して低電
位電源からウェルに電荷を供給してウェルバイアス電圧
が検出電位以下とならないようにクランプされる。

【００２７】請求項５に記載の発明によれば、各第１の
トランジスタには第２のトランジスタを並列に接続さ
れ、第２のトランジスタの制御端子にはバイアス電圧制
御信号がそれぞれ入力される。そして、第２のトランジ
スタがバイアス電圧制御信号に基づいてそれぞれオンオ
フ制御されて第１のトランジスタの段数が変更される。

【００２８】請求項６に記載の発明によれば、制御信号
生成回路には制御信号として外部からロウアドレススト
ローブ信号が入力され、ロウアドレスストローブ信号に
基づいてその時の動作モードがアクティブモードかスタ
ンバイモードかが判断される。そして、両モードにそれ
ぞれ対応して、スタンバイモードの時にはウェルバイア
ス電圧が浅く、アクティブモードの時にはウェルバイア
ス電圧が深くなるようにバイアス電圧制御信号が生成さ
れる。

【００２９】請求項７に記載の発明によれば、制御信号
生成回路には制御信号として外部からロウアドレススト
ローブ信号及び書き込み制御信号が入力され、両信号に
基づいてその時の動作モードがスタンバイモード、ライ
トモード、及び、リードモードのいずれかが判断され
る。そして、スタンバイモードとライトモードの時には
ウェルバイアス電圧が浅く、リードモードの時にはウェ
ルバイアス電圧が深くなるようにバイアス電圧制御信号
が生成される。

【００３０】請求項８に記載の発明によれば、制御信号
生成回路には制御信号として外部からテストモード信号
が入力され、制御信号生成回路は、テストモード信号に
基づいてその時動作モードがテストモードの場合、ウェ
ルバイアス電圧を上昇させるためのバイアス電圧制御信
号と、ウェルバイアス電圧を降下させるためのバイアス
電圧制御信号とが交互に出力される。従って、テストモ
ード時にはウェルのウェルバイアス電圧が所定間隔で上
昇・降下される。

【００３１】

【発明の実施の形態】以下、本発明を具体化した一実施
形態を図２及び図３に従って説明する。図２は、ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Ru
ndom Access Memory）２１の概略ブロック回路図であ
る。ＤＲＡＭ２１は、メモリセルアレイ２２、ロウデコ
ーダ２３、コラムデコーダ２４、制御回路２５、及びバ
イアス電圧生成回路２６を備える。メモリセルアレイ２
２は、複数のメモリセルＣにより構成され、各メモリセ
ルＣは、複数のワード線ＷＬ及びビット線ＢＬの交点に
それぞれ接続されている。尚、図２においては、１本の
ワード線ＷＬ及びビット線ＢＬの交点に接続された１つ
のメモリセルＣのみが示されている。

【００３２】各ワード線ＷＬはロウデコーダ２３に接続
され、各ビット線ＢＬはコラムデコーダ２４に接続され
ている。ロウデコーダ２３は外部より入力されるロウア
ドレス信号ＲＡをデコードして１本のワード線ＷＬを選
択（活性化）する。コラムデコーダ２４は、外部より入
力されるコラムアドレス信号ＣＡをデコードして１本の
ビット線ＢＬを選択（活性化）する。そして、選択され
たワード線ＷＬ及び選択されたビット線ＢＬの交点に接
続されたメモリセルＣが選択され、該選択メモリセルＣ
に対してデータの書き込み又はメモリセルＣのセル情報
が読み出される。読み出されたセル情報は選択されたメ
モリセルＣに対して再書き込みされ、当該メモリセルＣ
のリフレッシュが行われる。

【００３３】制御信号生成回路としての制御回路２５に
は、外部から制御信号としてのロウアドレスストローブ
信号（以下、単にロウ制御信号という）バーＲＡＳ、コ
ラムアドレスストローブ信号（以下、単にコラム制御信
号という）バーＣＡＳ、及び、書き込み制御信号バーＷ
Ｅが入力される。制御回路２５は、制御信号バーＲＡ
Ｓ，バーＣＡＳ，バーＷＥに基づいて、前記ロウデコー
ダ２３，コラムデコーダ２４を制御するための制御信号
を生成し、各デコーダに出力する。各デコーダは、制御
信号に基づいてアドレス信号のラッチ，デコード等を実
行し、ワード線ＷＬ，ビット線ＢＬを活性化させる。

【００３４】また、制御回路２５は、ロウ制御信号バー
ＲＡＳ等の制御信号に基づいて、設定される動作モード
を判断する。例えば、制御回路２５は、ロウ制御信号バ
ーＲＡＳに基づいて、該制御信号バーＲＡＳがＨレベル
の時にはスタンバイモード、制御信号バーＲＡＳがＬレ
ベルの時にはアクティブモードと判断する。アクティブ
モードは、メモリセルＣに対してデータの書き込み・読
み出しが可能なモードである。スタンバイモードは、Ｄ
ＲＡＭ２１が動作電源電圧を低下させてメモリセルＣに
記憶したセル情報を保持するモードであり、動作電源電
圧を低減することにより、ＤＲＡＭ２１の消費電力を少
なくして該ＤＲＡＭ２１が備えられた図示しない携帯機
器のバッテリ消費を低減する。

【００３５】そして、制御回路２５は、判断したその時
々の動作モードに応じた複数のバイアス電圧制御信号Φ
１〜Φｎを生成しバイアス電圧生成回路２６に出力す
る。例えば、制御回路２５は、Ｈレベルのロウ制御信号
バーＲＡＳに基づいてスタンバイモードの時、バイアス
電圧制御信号Φ１をＨレベル，バイアス信号Φ２〜Φｎ
をＬレベルにして出力する。また、制御回路２５は、Ｌ
レベルのロウ制御信号バーＲＡＳに基づいてアクティブ
モードの時、バイアス電圧制御信号Φ１〜Φ３をＨレベ
ル、バイアス電圧制御信号Φ４〜ΦｎをＬレベルにして
出力する。

【００３６】バイアス電圧生成回路２６は、メモリセル
Ｃが形成されたウェル２７（図３参照）に接続され、該
ウェル２７に対して所定の負のウェルバイアス電圧ＶBB
を生成し供給するために設けられている。バイアス電圧
生成回路２６は、制御回路２５から入力される複数のバ
イアス電圧制御信号Φ１〜Φｎに基づいて複数の電圧値
のうちの１つを選択する。そして、バイアス電圧生成回
路２６は、選択した電圧を有するウェルバイアス電圧Ｖ
BBを出力する。複数のバイアス電圧制御信号Φ１〜Φｎ
は、前記制御回路２５によりＤＲＡＭ２１が動作するそ
の時々の動作モードに応じて生成される。従って、バイ
アス電圧生成回路２６は、ＤＲＡＭ２１の動作モードに
応じて複数の電圧値のうちの１つを選択し、その選択し
た電圧に生成するウェルバイアス電圧ＶBBの電位を変化
させ、メモリセルＣが形成されたウェル２７に供給す
る。

【００３７】例えば、ＤＲＡＭ２１の動作モードがアク
ティブモードの場合、前記制御回路２５は、動作モード
に応じてバイアス電圧制御信号Φ１〜Φ３をＨレベル
に、バイアス電圧制御信号Φ４〜ΦｎをＬレベルにして
出力する。バイアス電圧生成回路２６は、入力されるバ
イアス電圧制御信号Φ１〜Φｎに基づいて、ウェルバイ
アス電圧ＶBBを低くしてウェル２７に供給する。

【００３８】また、ＤＲＡＭ２１の動作モードがスタン
バイモードの場合、前記制御回路２５は、動作モードに
応じてバイアス電圧制御信号Φ１をＨレベル、バイアス
電圧制御信号Φ２〜ΦｎをＬレベルにして出力する。バ
イアス電圧生成回路２６は、入力されるバイアス電圧制
御信号Φ１〜Φｎに基づいて、ウェルバイアス電圧ＶBB
をアクティブモードの時のウェルバイアス電圧ＶBBに比
べて電位を高くしてウェル２７に供給する。

【００３９】即ち、ウェル２７の電位は、スタンバイモ
ードの時には浅く、アクティブモードの時には深くな
る。すると、スタンバイモードの時には、ウェル２７の
電位が浅く制御されることで、ウェル２７の電位が常に
一定に制御されていた従来に比べて、周囲の環境に基づ
いてメモリセルＣからのリーク電流が少なくなる、即
ち、リフレッシュの時間間隔を長くすることができ、Ｄ
ＲＡＭ２１のリフレッシュ特性が改善される。そして、
リフレッシュの時間間隔が長くなるので、ＤＲＡＭ２１
のスタンバイモードの時の消費電力が低減する。

【００４０】また、アクティブモードの時には、ウェル
２７の電位が深く制御されることで、周囲環境によって
従来に比べてメモリセルＣからのリーク電流が少なくな
り、リフレッシュ特性が改善される。

【００４１】更に、図２に示すように、制御回路２５に
は外部からテストモード信号ＴＭが入力される。制御回
路２５は、テストモード信号ＴＭに基づいて、その時の
動作モードがセル情報の読み出し／書き込みを行う通常
モードか加速試験を行うためのテストモードかを判断す
る。そして、制御回路２５は、その時の動作モードがテ
ストモードの場合、図示しないカウンタ等の時間計測手
段により計測される所定間隔毎にウェルバイアス電圧Ｖ
BBを繰り返し上昇・下降させるようにバイアス電圧制御
信号Φ１〜Φｎのレベルを変更して出力する。

【００４２】バイアス電圧発生回路は、バイアス電圧制
御信号Φ１〜Φｎが入力され、そのバイアス電圧制御信
号Φ１〜Φｎに基づいて、所定間隔毎に高い検出電位と
低い検出電位とに変更する。そして、バイアス電圧発生
回路は、変更した検出電位に基づいて、ウェルバイアス
電圧ＶBBを繰り返し上昇・下降させる。

【００４３】即ち、ＤＲＡＭ２１のチップに搭載したバ
イアス電圧生成回路２６によりウェルバイアス電圧ＶBB
を繰り返し上昇・下降させることができる。従って、Ｄ
ＲＡＭ２１の外部からウェルバイアス電圧ＶBBを変更す
る必要がなく、パッケージングされたＤＲＡＭ２１の加
速試験を行うことができる。その結果、ＤＲＡＭ２１の
試験時間が短縮すると共に、試験時間の短縮により試験
コストが削減される。

【００４４】次に、バイアス電圧生成回路２６の構成を
説明する。図３に示すように、バイアス電圧生成回路２
６は、バイアス電圧検出回路２７とバイアス電圧発生回
路２８とを備えている。

【００４５】バイアス電圧発生回路２８は、その出力端
子がウェル２７に接続されている。ウェル２７には、メ
モリセルＣが形成されている。詳しくは、メモリセルＣ
はＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトラ
ンジスタという）３０とキャパシタ３１とから構成さ
れ、ウェル２７にはＮＭＯＳトランジスタ３０が形成さ
れている。ＮＭＯＳトランジスタ３０のソースはキャパ
シタ３１の第１の電極に接続され、キャパシタ３１の第
２の電極には所定の電位（本実施形態では高電位電源Ｖ
ccの１／２）が供給されている。ＮＭＯＳトランジスタ
３０のドレインはビット線ＢＬに接続され、ゲートはワ
ード線ＷＬに接続されている。

【００４６】バイアス電圧発生回路２８は、例えば、公
知の発振回路及びチャージポンプ回路により構成され
る。バイアス電圧発生回路２８には、バイアス電圧検出
回路２７から検出信号Ｓ１が入力され、その検出信号Ｓ
１に基づいて発振回路を動作又は停止させる。発振回路
はその動作時に所定の周波数の矩形波信号を出力する。
チャージポンプ回路は、発振回路から出力される矩形波
信号に基づいて、チャージポンピングの原理に基づいて
ウェル２７に電荷を供給する。即ち、バイアス電圧発生
回路２８は、検出信号に基づいて作動又は停止し、その
作動時に出力端子に接続されたウェル２７の電位（ウェ
ルバイアス電圧ＶBB）を負電圧に降下させる。

【００４７】バイアス電圧検出回路２７には、制御回路
２５から出力される複数のバイアス電圧制御信号Φ１〜
Φｎが入力される。また、バイアス電圧検出回路２７に
は、ウェル２７の電位、即ちウェルバイアス電圧ＶBBが
入力される。

【００４８】バイアス電圧検出回路２７は、ウェルバイ
アス電圧ＶBBの電位を検出し、その検出結果をインバー
タ回路を介して検出信号として出力し、バイアス電圧発
生回路２８は、その検出信号に基づいて作動又は停止す
る。その結果、ウェルバイアス電圧ＶBBは、検出した電
圧に保持される。

【００４９】また、バイアス電圧検出回路２７は、入力
されるバイアス電圧制御信号Φ１〜Φｎに基づいて検出
するウェルバイアス電圧ＶBBの検出電位を変更し、変更
した検出電位に基づいて検出したウェルバイアス電圧Ｖ
BBの検出結果を検出信号としてインバータ回路を介して
バイアス電圧発生回路２８に出力する。そして、バイア
ス電圧発生回路２８は、入力される検出信号に基づいて
作動又は停止する。従って、ウェルバイアス電圧ＶBB
は、バイアス電圧制御信号Φ１〜Φｎに基づいて変更さ
れる検出電圧に保持される。

【００５０】バイアス電圧検出回路２７には、Ｐチャネ
ルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと
いう）ＴＰ１とＮＭＯＳトランジスタＴＮ１とが備えら
れている。両トランジスタＴＰ１，ＴＮ１のドレインが
接続されたノードＮ１はインバータ回路２９の入力端子
に接続され、そのインバータ回路２９の出力端子はバイ
アス電圧発生回路２８の入力端子に接続されている。ま
た、両トランジスタＴＰ１，ＴＮ１のゲートが接続され
て低電位電源Ｖssが供給される。ＰＭＯＳトランジスタ
ＴＰ１のソースには高電位電源Ｖccが供給され、ＮＭＯ
ＳトランジスタＴＮ１のソースには複数段のＮＭＯＳト
ランジスタＴＮa1〜ＴＮan（ｎは自然数）を介してウェ
ルバイアス電圧ＶBBが供給される。

【００５１】ＮＭＯＳトランジスタＴＮa1〜ＴＮanは直
列に接続されている。即ち、ＮＭＯＳトランジスタＴＮ
a1〜ＴＮan-1のソースはＮＭＯＳトランジスタＴＮa2〜
ＴＮanのドレインに接続されている。また、ＮＭＯＳト
ランジスタＴＮa1〜ＴＮanはゲートとドレインがそれぞ
れ接続された、所謂ダイオード接続されている。そし
て、最上段のＮＭＯＳトランジスタＴＮa1のドレインが
ＮＭＯＳトランジスタＴＮ１のソースに接続されてい
る。再下段のＮＭＯＳトランジスタＴＮanのソースに
は、ウェルバイアス電圧ＶBBが供給される。

【００５２】各ＮＭＯＳトランジスタＴＮa1〜ＴＮanに
はそれぞれＰＭＯＳトランジスタＴＰa1〜ＴＰanが並列
に接続されている。各ＰＭＯＳトランジスタＴＰa1〜Ｔ
Ｐanのゲートには、バイアス電圧制御信号Φ１〜Φｎが
入力される。

【００５３】各ＰＭＯＳトランジスタＴＰa1〜ＴＰan
は、それぞれ制御信号Φ１〜Φｎのレベルに応じてオン
オフ制御される。すると、オンに制御されたＰＭＯＳト
ランジスタＴＰa1〜ＴＰanは、並列に接続されたＮＭＯ
ＳトランジスタＴＮa1〜ＴＮanのソース・ドレイン間を
短絡（ショート）させる。

【００５４】従って、ＮＭＯＳトランジスタＴＮ１に
は、バイアス電圧制御信号Φ１〜Φｎに応じてオフに制
御されたＰＭＯＳトランジスタＴＰa1〜ＴＰanの数（段
数）のＮＭＯＳトランジスタＴＮa1〜ＴＮanが直列接続
されることになる。即ち、ＮＭＯＳトランジスタＴＮa1
〜ＴＮanは、バイアス電圧制御信号Φ１〜ΦｎによりＮ
ＭＯＳトランジスタＴＮ１に接続される段数が変更され
る。

【００５５】ここで、ＮＭＯＳトランジスタＴＮ１に
は、バイアス制御信号Φ１〜Φｎに基づいて、最上段か
らｋ個（０≦ｋ≦ｎ）のＮＭＯＳトランジスタＴＮa1〜
ＴＮakが直列接続されるとする。即ち、ノードＮ１に
は、直列接続されたｋ＋１個のＮＭＯＳトランジスタＴ
Ｎ１，ＴＮa1〜ＴＮakを介してウェルバイアス電圧ＶBB
が供給される。

【００５６】そのウェルバイアス電圧ＶBBは、バイアス
電圧発生回路２８の動作により低電位電源Ｖssから降下
する。そして、ウェルバイアス電圧ＶBBが直列接続され
たＮＭＯＳトランジスタＴＮ１，ＴＮa1〜ＴＮakの個数
（段数，ｋ＋１段）で決定される検出電位まで降下する
と、ノードＮ１の電位はＬレベルとなる。ノードＮ１の
電位は、インバータ回路２９により反転されてＨレベル
の信号がバイアス電圧発生回路２８に入力され、そのバ
イアス電圧発生回路２８は、Ｈレベルの信号に基づいて
動作を停止する。従って、ウェルバイアス電圧ＶBBは、
直列接続されたＮＭＯＳトランジスタＴＮ１，ＴＮa1〜
ＴＮakの個数（段数、この場合ｋ＋１段）で決定される
検出電位で落ち着き、一定となる。

【００５７】そして、ＮＭＯＳトランジスタＴＮ１はバ
イアス電圧制御信号Φ１〜Φｎに関わらない、即ち、Ｎ
ＭＯＳトランジスタＴＮ１は必ず含まれる。従って、ウ
ェルバイアス電圧ＶBBは、バイアス電圧制御信号Φ１〜
Φｎに基づいて変更されるＮＭＯＳトランジスタＴＮa1
〜ＴＮanの段数に応じた電位で一定となる。

【００５８】上記したように、バイアス電圧制御信号Φ
１〜Φｎは、制御回路２５によりそのときのＤＲＡＭ２
１の動作モードに応じたバイアス電圧制御信号Φ１〜Φ
ｎを生成し出力する。例えば、制御回路２５は、スタン
バイモードの時にバイアス電圧制御信号Φ１のみをＨレ
ベル、他のバイアス電圧制御信号Φ２〜ΦｎをＬレベル
にする。すると、Ｈレベルのバイアス電圧制御信号Φ１
に基づいてＰＭＯＳトランジスタＴＰa1がオフし、Ｌレ
ベルのバイアス電圧制御信号Φ２〜Φｎに基づいてＰＭ
ＯＳトランジスタＴＰa2〜ＴＰanがオンする。

【００５９】その結果、バイアス電圧検出回路２７の検
出電位は、ＮＭＯＳトランジスタＴＮ１，ＴＮa1で決定
される電位に変更される。そして、ウェルバイアス電圧
が決定された検出電位に達するとノードＮ１はＬレベル
となり、バイアス電圧発生回路２８は、ノードＮ１の電
位がインバータ回路２９により反転されたＨレベルの検
出信号を入力し動作を停止する。その結果、ウェルバイ
アス電圧ＶBBは、ＮＭＯＳトランジスタＴＮ１，ＴＮa1
で決定される電位に保たれる。

【００６０】一方、、制御回路２５は、アクティブモー
ドの時にバイアス電圧制御信号Φ１〜Φ３をＨレベル、
他のバイアス電圧制御信号Φ４〜ΦｎをＬレベルにす
る。すると、Ｈレベルのバイアス電圧制御信号Φ１〜Φ
３に基づいてＰＭＯＳトランジスタＴＰa1〜ＴＰa3がオ
フし、Ｌレベルのバイアス電圧制御信号Φ４〜Φｎに基
づいてＰＭＯＳトランジスタＴＰa4〜ＴＰanがオンす
る。

【００６１】その結果、バイアス電圧検出回路２７の検
出電位は、ＮＭＯＳトランジスタＴＮ１，ＴＮa1〜ＴＮ
a3で決定される電位に変更される。この変更された検出
電位は、スタンバイモード時に変更された検出電位に比
べてＮＭＯＳトランジスタＴＮa2，ＴＮa3が多い分だけ
低くなる。

【００６２】そして、ウェルバイアス電圧が決定された
検出電位に達するとノードＮ１はＬレベルとなり、バイ
アス電圧発生回路２８は、ノードＮ１の電位がインバー
タ回路２９により反転されたＨレベルの検出信号を入力
し動作を停止する。その結果、ウェルバイアス電圧ＶBB
は、ＮＭＯＳトランジスタＴＮ１，ＴＮa1〜ＴＮa3で決
定される電位に保たれる。そして、一定に保たれるウェ
ルバイアス電圧ＶBBは、スタンバイモード時に比べて低
く（深く）なる。

【００６３】即ち、メモリセルＣが形成されたウェル２
７のウェルバイアス電圧ＶBBは、ＤＲＡＭ２１の動作モ
ードに応じた電位に保たれる。その結果、動作モードに
応じたリフレッシュ特性となり、従来に比べてリフレッ
シュ特性が改善される。

【００６４】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。○ＤＲＡＭ２１に備えられた
制御回路２５は、ロウ制御信号バーＲＡＳに基づいて、
該制御信号バーＲＡＳがＨレベルの時にはスタンバイモ
ード、制御信号バーＲＡＳがＬレベルの時にはアクティ
ブモードと判断する。そして、制御回路２５は、判断し
たその時々の動作モードに応じて、スタンバイモードの
時にバイアス電圧制御信号Φ１をＨレベル，バイアス信
号Φ２〜ΦｎをＬレベルにして出力する。また、制御回
路２５は、アクティブモードの時にバイアス電圧制御信
号Φ１〜Φ３をＨレベル、バイアス電圧制御信号Φ４〜
ΦｎをＬレベルにして出力する。バイアス電圧生成回路
２６は、制御回路２５から入力される複数のバイアス電
圧制御信号Φ１〜Φｎに基づいて、生成するウェルバイ
アス電圧ＶBBの電位を複数変化させる。複数のバイアス
電圧制御信号Φ１〜Φｎは、前記制御回路２５によりＤ
ＲＡＭ２１が動作するその時々の動作モードに応じて生
成される。従って、バイアス電圧生成回路２６は、ＤＲ
ＡＭ２１の動作モードに応じて複数の電圧値のうちの１
つを選択し、その選択した電圧に生成するウェルバイア
ス電圧ＶBBの電位を変化させ、メモリセルＣが形成され
たウェル２７に供給するようにした。その結果、メモリ
セルＣが形成されたウェル２７のウェルバイアス電圧Ｖ
BBは、ＤＲＡＭ２１の動作モードに応じた電位に保たれ
る。従って、動作モードに応じたリフレッシュ特性とな
り、リフレッシュ特性を改善することができる。○制御
回路２５は、外部から入力されるテストモード信号ＴＭ
に基づいて、その時の動作モードが通常モードかテスト
モードかを判断し、その時の動作モードがテストモード
の場合、所定間隔毎にウェルバイアス電圧ＶBBを繰り返
し上昇・下降させるようにバイアス電圧制御信号Φ１〜
Φｎのレベルを変更して出力する。そのバイアス電圧制
御信号Φ１〜Φｎに基づいて、バイアス電圧制御回路２
５は所定間隔毎に検出電位を変更し、ウェルバイアス電
圧ＶBBを繰り返し上昇・下降させるようにした。その結
果、外部からウェルバイアス電圧ＶBBを変更しなくても
ＤＲＡＭ２１の試験時間を短くする加速試験を行うこと
ができるので、パッケージングされたＤＲＡＭ２１の加
速試験を行うことができる。また、試験時間の短縮によ
る試験コストを削減することができる。

【００６５】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。上記実施形態において、スタン
バイモードとアクティブモード以外の動作モードに応じ
たウェルバイアス電圧ＶBBをウェル２７に供給してリフ
レッシュ特性の改善を図るようにしてもよい。

【００６６】例えば、制御回路２５は、入力される書き
込み制御信号バーＷＥに基づいて、その時の動作モード
がメモリセルＣからセル情報の読み出しを行うリードモ
ードかセル情報をメモリセルＣに書き込むライトモード
かを判断する。そして、制御回路２５は、判断した動作
モードに応じてライトモードの時にはウェルバイアス電
圧ＶBBを浅く、リードモードの時にはウェルバイアス電
圧ＶBBを深くするようにバイアス電圧制御信号Φ１〜Φ
ｎのレベルを変更して出力する。そのバイアス電圧制御
信号Φ１〜Φｎに基づいて、バイアス電圧生成回路２６
はその時々の動作モードに応じて検出電位を変更し、ラ
イトモードの時にはウェルバイアス電圧ＶBBが浅い電位
で一定となるように、リードモードの時にはウェルバイ
アス電圧が深い電位で一定となるようにそれぞれ制御す
る。この構成により、その時々の動作モード（リードモ
ード，ライトモード）に応じてウェルバイアス電圧ＶBB
を変更することで、各モードにおけるリフレッシュ特性
を改善することができる。

【００６７】ところで、上記のライトモード及びリード
モードは、ＤＲＡＭ２１のアクティブモードの時に行わ
れる。即ち、ＤＲＡＭ２１は、アクティブモードとスタ
ンバイモードとを備え、更にアクティブモードはライト
モードとリードモードとに区別される。従って、制御回
路２５は、ロウ選択信号バーＲＡＳ及び書き込み制御信
号バーＷＥに基づいてバイアス電圧制御信号Φ１〜Φｎ
を生成する。そして、バイアス電圧生成回路２６は、入
力されるバイアス電圧制御信号Φ１〜Φｎに基づいてウ
ェルバイアス電圧ＶBBを生成し、スタンバイモードとラ
イトモードの時にウェル２７に供給するウェルバイアス
電圧ＶBBが浅く、リードモードの時にウェルバイアス電
圧ＶBBが深くなる。その結果、各モードにおけるリフレ
ッシュ時間が長くなり、リフレッシュ特性を改善するこ
とができる。

【００６８】また、制御回路２５は、その時々のＤＲＡ
Ｍ２１の状態（例えば、ページモード，ＥＤＯ，ＣＢＲ
等）に応じてバイアス電圧制御信号Φ１〜Φｎのレベル
を変更して出力する。そのバイアス電圧制御信号Φ１〜
Φｎに基づいてバイアス電圧生成回路２６はウェルバイ
アス電圧ＶBBをウェル２７に供給し、リフレッシュ特性
の改善を図るようにしてもよい。

【００６９】上記実施形態において、バイアス電圧生成
回路２６の回路構成を適宜変更して実施してもよい。例
えば、図４に示すように構成されたバイアス電圧生成回
路５１をＤＲＡＭ２１のチップ上に搭載する。バイアス
電圧生成回路５１は、バイアス電圧発生回路５２及びク
ランプ回路５３を備えている。バイアス電圧発生回路５
２は、駆動電源の供給により常時動作してウェルバイア
ス電圧ＶBBを降下させる。

【００７０】クランプ回路５３は、ドレインが低電位電
源Ｖssに接続されたＮＭＯＳトランジスタＴＮ２、該ト
ランジスタＴＮ２に直列接続された複数（ｎ個）のＮＭ
ＯＳトランジスタＴＮb1〜ＴＮbn、及び、複数（ｎ個）
のＰＭＯＳトランジスタＴＰb1〜ＴＰbnを備える。ＮＭ
ＯＳトランジスタＴＮb1〜ＴＮbnはゲートとドレインと
が接続されたダイオード接続され、各ＮＭＯＳトランジ
スタＴＮb1〜ＴＮbnにはそれぞれＰＭＯＳトランジスタ
ＴＰb1〜ＴＰbnが並列接続される。各ＰＭＯＳトランジ
スタＴＰb1〜ＴＰbnのゲートにはそれぞれバイアス電圧
制御信号Φ１〜Φｎが入力される。各バイアス電圧制御
信号Φ１〜Φｎのレベルは、制御回路２５によりその時
々の動作モード（例えばアクティブモードとスタンバイ
モード）に応じて変更される。従って、各ＰＭＯＳトラ
ンジスタＴＰb1〜ＴＰbnは、動作モードに応じてオン又
はオフする。そして、ＮＭＯＳトランジスタＴＮ２に
は、その時々の動作モードに応じた段数のＮＭＯＳトラ
ンジスタＴＮb1〜ＴＮbnが直列接続される。そして、ウ
ェルバイアス電圧ＶBBが動作モードに応じたＮＭＯＳト
ランジスタＴＮb1〜ＴＮbnの段数により決定される検出
電位まで降下すると、クランプ回路５３はウェルバイア
ス電圧ＶBBを検出電位にクランプする、即ち、低電位電
源ＶssからＮＭＯＳトランジスタＴＮ２，ＴＮb1〜ＴＮ
bnを介して電荷を供給し、ウェルバイアス電圧ＶBBが動
作モードに応じた電位で保たれる。この構成により、上
記実施形態と同じく、リフレッシュ特性を改善すること
ができる。

【００７１】

【発明の効果】以上詳述したように、請求項１乃至７に
記載の発明によれば、動作モードに応じてウェルバイア
ス電圧を制御してリフレッシュ特性の改善を図ることが
できる半導体記憶装置を提供することができる。

【００７２】また、請求項８に記載の発明によれば、テ
ストモード時にウェルバイアス電圧を制御して試験時間
の短縮を図ることができる半導体記憶装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図。

【図２】 一実施形態のＤＲＡＭのブロック回路図。

【図３】 一実施形態のウェルバイアス電圧生成回路の
回路図。

【図４】 別のウェルバイアス電圧生成回路の回路図。

【図５】 従来のウェルバイアス電圧生成回路の回路
図。

【図６】 従来のウェルバイアス電圧生成回路の回路
図。

【符号の説明】

１１ バイアス電圧生成回路 １２ ウェル Φ１〜Φｎ 制御信号 ＶBB ウェルバイアス電圧

Claims (8)

【特許請求の範囲】
1. 【請求項１】 メモリセルが形成されたウェルに接続さ
   れ、該ウェルに対してウェルバイアス電圧を生成するバ
   イアス電圧生成回路を備え、外部から入力される制御信
   号に基づいて設定される動作モードに応答して動作する
   半導体記憶装置において、 前記バイアス電圧生成回路には、前記設定された動作モ
   ードに対応したバイアス電圧制御信号が入力され、該バ
   イアス電圧生成回路は、前記バイアス電圧制御信号に基
   づいて複数の電圧値のうちの１つを選択し、その選択し
   た電圧を有する前記ウェルバイアス電圧を出力するよう
   にした半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、 外部から入力される制御信号を入力し、該制御信号に基
   づいて前記設定された動作モードに対応したバイアス電
   圧制御信号を生成する制御信号生成回路を備え、 前記バイアス電圧生成回路は、前記制御信号生成回路が
   生成したバイアス電圧制御信号を入力して前記複数の電
   圧値のうちの１つを選択するようにした半導体記憶装
   置。
3. 【請求項３】 請求項１又は２に記載の半導体記憶装置
   において、 前記バイアス電圧生成回路は、 入力される検出信号に基づいて作動・停止し、作動時に
   前記ウェルバイアス電圧を降下させるバイアス電圧発生
   回路と、 前記ウェルバイアス電圧と前記バイアス電圧制御信号が
   入力され、それぞれをダイオード接続し複数段直列接続
   した第１のトランジスタを備え、前記バイアス電圧制御
   信号に対応して前記第１のトランジスタの段数を変更し
   て検出電位を変更し、該変更した検出電位と前記バイア
   ス電圧とを比較し、その比較結果を出力するバイアス電
   圧検出回路とから構成され、 前記バイアス電圧発生回路は、前記バイアス電圧検出回
   路の出力する比較結果を前記検出信号として入力するよ
   うにした半導体記憶装置。
4. 【請求項４】 請求項１又は２に記載の半導体記憶装置
   において、 前記バイアス電圧生成回路は、 駆動電源の供給に基づいて作動して前記ウェルバイアス
   電圧を下降させるバイアス電圧発生回路と、 前記ウェルバイアス電圧と前記バイアス電圧制御信号が
   入力され、それぞれをダイオード接続して複数段直列接
   続した第１のトランジスタを備え、前記バイアス電圧制
   御信号に対応して前記第１のトランジスタの段数を変更
   して検出電位を設定し、前記ウェルバイアス電圧が設定
   した検出電位に達したときに前記変更された段数の第１
   のトランジスタを介して低電位電源からウェルに電荷を
   供給して前記ウェルバイアス電圧が検出電位以下となら
   ないようにクランプするクランプ回路とから構成された
   半導体記憶装置。
5. 【請求項５】 請求項３又は４に記載の半導体記憶装置
   において、 前記各第１のトランジスタに第２のトランジスタを並列
   に接続し、該第２のトランジスタの制御端子には前記バ
   イアス電圧制御信号がそれぞれ入力され、前記第２のト
   ランジスタを前記バイアス電圧制御信号に基づいてそれ
   ぞれオンオフ制御して前記第１のトランジスタの段数を
   変更するようにした半導体記憶装置。
6. 【請求項６】 請求項２乃至５のうちのいずれか１項に
   記載の半導体記憶装置において、 前記制御信号生成回路は、前記制御信号として外部から
   ロウアドレスストローブ信号を入力し、該ロウアドレス
   ストローブ信号に基づいてその時の動作モードがアクテ
   ィブモードかスタンバイモードかを判断し、両モードに
   それぞれ対応して、前記スタンバイモードの時には前記
   ウェルバイアス電圧を浅く、前記アクティブモードの時
   には前記ウェルバイアス電圧を深くするようにバイアス
   電圧制御信号を生成するようにした半導体記憶装置。
7. 【請求項７】 請求項２乃至５のうちのいずれか１項に
   記載の半導体記憶装置において、 前記制御信号生成回路は、前記制御信号として外部から
   ロウアドレスストローブ信号及び書き込み制御信号を入
   力し、両信号に基づいてその時の動作モードがスタンバ
   イモード、ライトモード、及び、リードモードのいずれ
   かを判断し、前記スタンバイモードとライトモードの時
   には前記ウェルバイアス電圧が浅く、前記リードモード
   の時には前記ウェルバイアス電圧が深くなるように前記
   バイアス電圧制御信号を生成するようにした半導体記憶
   装置。
8. 【請求項８】 請求項２乃至７のうちのいずれか１項に
   記載の半導体記憶装置において、 前記制御信号生成回路には前記制御信号として外部から
   テストモード信号が入力され、前記制御信号生成回路
   は、前記テストモード信号に基づいてその時動作モード
   がテストモードの場合、前記ウェルバイアス電圧を上昇
   させるための前記バイアス電圧制御信号と、前記ウェル
   バイアス電圧を降下させるための前記バイアス電圧制御
   信号とを交互に出力するようにした半導体記憶装置。