JPH10289578A - Semiconductor storage device - Google Patents
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- JPH10289578A JPH10289578A JP9099230A JP9923097A JPH10289578A JP H10289578 A JPH10289578 A JP H10289578A JP 9099230 A JP9099230 A JP 9099230A JP 9923097 A JP9923097 A JP 9923097A JP H10289578 A JPH10289578 A JP H10289578A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はメモリセルのウェル
にバイアス電圧を供給するバイアス電圧生成回路を備え
た半導体記憶装置に関する。The present invention relates to a semiconductor memory device having a bias voltage generating circuit for supplying a bias voltage to a well of a memory cell.
【０００２】近年、ノート型パーソナルコンピュータ等
の携帯機器には大容量のメモリが搭載され、その大容量
メモリには集積度が高いダイナミックランダムアクセス
メモリ（DRAM:Dynamic Random Access Memory ）が用い
られる。2. Description of the Related Art In recent years, portable devices such as notebook personal computers and the like are equipped with a large-capacity memory, and a dynamic random access memory (DRAM) having a high degree of integration is used as the large-capacity memory.
【０００３】ＤＲＡＭは、記憶保持のためにメモリセル
のリフレッシュを必ず行う必要があり、そのリフレッシ
ュ電流は携帯機器に備えられたバッテリの使用時間、即
ち、携帯機器の使用時間に関わることから、ＤＲＡＭの
リフレッシュ特性の改善が要求されている。In a DRAM, it is necessary to always refresh a memory cell in order to retain data, and the refresh current is related to a use time of a battery provided in a portable device, that is, a use time of the portable device. There is a demand for improved refresh characteristics.
【０００４】[0004]
【従来の技術】一般に、ＤＲＡＭには、半導体チップ上
に図５に示すようなバイアス電圧生成回路１が搭載され
ている。バイアス電圧生成回路１は、ウェルに対して所
定の負電圧のウェルバイアス電圧を供給し、そのウェル
に形成されたメモリセルのセル情報を保持するために設
けられている。2. Description of the Related Art Generally, a DRAM is provided with a bias voltage generating circuit 1 as shown in FIG. 5 on a semiconductor chip. The bias voltage generation circuit 1 is provided for supplying a well bias voltage of a predetermined negative voltage to a well and holding cell information of a memory cell formed in the well.
【０００５】バイアス電圧生成回路１は、バイアス電圧
検出回路２及びバイアス電圧発生回路３を備える。バイ
アス電圧検出回路２は、バイアス電圧発生回路３にて発
生させるウェルバイアス電圧ＶBBを一定に保つ。バイア
ス電圧検出回路２は、直列接続されたＰチャネルＭＯＳ
トランジスタ（以下、ＰＭＯＳトランジスタという）Ｔ
Ｐ１及びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯ
Ｓトランジスタという）ＴＮ１を備える。ＮＭＯＳトラ
ンジスタＴＮ１には、複数（図５において３個）のダイ
オード接続されたＮＭＯＳトランジスタＴＮa1〜ＴＮa3
が直列に接続される。ＮＭＯＳトランジスタＴＮa1〜Ｔ
Ｎa3の個数（段数）は、一定に保つウェルバイアス電圧
ＶBBの電位に対応して設定される。The bias voltage generation circuit 1 includes a bias voltage detection circuit 2 and a bias voltage generation circuit 3. The bias voltage detection circuit 2 keeps the well bias voltage VBB generated by the bias voltage generation circuit 3 constant. The bias voltage detection circuit 2 is a P-channel MOS connected in series.
Transistor (hereinafter referred to as PMOS transistor) T
P1 and N-channel MOS transistors (hereinafter referred to as NMO
TN1 (referred to as an S transistor). A plurality (three in FIG. 5) of diode-connected NMOS transistors TNa1 to TNa3 are connected to the NMOS transistor TN1.
Are connected in series. NMOS transistors TNa1-T
The number (the number of stages) of Na3 is set according to the potential of the well bias voltage VBB kept constant.
【０００６】両トランジスタＴＰ１，ＴＮ１間のノード
Ｎ１のレベルは、インバータ回路を介してバイアス電圧
発生回路３に供給される。バイアス電圧発生回路３は、
例えば公知のチャージポンピング回路よりなり、供給さ
れるノードＮ１のレベルに基づいて動作・停止する。そ
して、バイアス電圧発生回路３は、その動作時にウェル
バイアス電圧ＶBBを低電位電源ＶSSから低下させる。The level of the node N1 between the transistors TP1 and TN1 is supplied to a bias voltage generating circuit 3 via an inverter circuit. The bias voltage generating circuit 3
For example, it comprises a known charge pumping circuit, and operates and stops based on the level of the supplied node N1. Then, the bias voltage generating circuit 3 lowers the well bias voltage VBB from the low potential power supply VSS during the operation.
【０００７】電源投入時、ウェルバイアス電圧ＶBBのレ
ベルは０ボルト（Ｖ）となっていて、ノードＮ１はＨレ
ベルとなっているので、バイアス電圧発生回路３が動作
してウェルバイアス電圧ＶBBをマイナス側に引き始め
る。ウェルバイアス電圧ＶBBがＮＭＯＳトランジスタＴ
Ｎ１，ＴＮa1〜ＴＮa3の段数により決定されるレベルに
達すると、ＮＭＯＳトランジスタＴＮ１，ＴＮa1〜ＴＮ
a3はオンし、ノードＮ１はＬレベルとなり、バイアス電
圧発生回路３が停止する。ウェルバイアス電圧ＶBBが上
昇してＮＭＯＳトランジスタＴＮ１，ＴＮa1〜ＴＮa3が
オフすると、ノードＮ１はＨレベルとなり、バイアス電
圧発生回路３は再び動作する。従って、バイアス電圧生
成回路１は、バイアス電圧検出回路２によりウェルバイ
アス電圧ＶBBを検出してバイアス電圧発生回路３を駆動
制御し、ウェルバイアス電圧ＶBBをＮＭＯＳトランジス
タＴＮ１，ＴＮa1〜ＴＮa3の段数で決定されるレベルに
一定に保つ。When the power is turned on, the level of the well bias voltage VBB is 0 volt (V) and the node N1 is at the H level, so that the bias voltage generating circuit 3 operates to reduce the well bias voltage VBB to minus. Start pulling to the side. The well bias voltage VBB is applied to the NMOS transistor T
When the level reaches the level determined by the number of stages N1, TNa1 to TNa3, the NMOS transistors TN1, TNa1 to TN
a3 turns on, the node N1 goes low, and the bias voltage generation circuit 3 stops. When the well bias voltage VBB rises and the NMOS transistors TN1 and TNa1 to TNa3 turn off, the node N1 goes to the H level, and the bias voltage generation circuit 3 operates again. Accordingly, the bias voltage generation circuit 1 detects the well bias voltage VBB by the bias voltage detection circuit 2 to drive and control the bias voltage generation circuit 3, and the well bias voltage VBB is determined by the number of NMOS transistors TN1, TNa1 to TNa3. To a constant level.
【０００８】また、ＤＲＡＭには、その半導体チップ上
に図６に示すようなバイアス電圧生成回路５が搭載され
たものがある。バイアス電圧生成回路５は、バイアス電
圧発生回路６とクランプ回路７とを備える。バイアス電
圧発生回路６は、例えば公知のチャージポンピング回路
より成り、電源の供給により常時動作してウェルバイア
ス電圧ＶBBを低電位電源ＶSSから低下させる。Some DRAMs have a bias voltage generating circuit 5 as shown in FIG. 6 mounted on a semiconductor chip. The bias voltage generation circuit 5 includes a bias voltage generation circuit 6 and a clamp circuit 7. The bias voltage generation circuit 6 is composed of, for example, a known charge pumping circuit, and operates constantly by supplying power to lower the well bias voltage VBB from the low potential power supply VSS.
【０００９】クランプ回路７は、ドレインが低電位電源
Ｖssに接続されたＮＭＯＳトランジスタＴＮ２を備え、
ＮＭＯＳトランジスタＴＮ２には複数（図６において３
個）のダイオード接続されたＮＭＯＳトランジスタＴＮ
b1〜ＴＮb3が直列接続される。ＮＭＯＳトランジスタＴ
Ｎ２，ＴＮb1〜ＴＮb3の個数（段数）は、一定に保つウ
ェルバイアス電圧ＶBBの電位に対応して設定される。The clamp circuit 7 includes an NMOS transistor TN2 having a drain connected to the low potential power supply Vss.
The NMOS transistor TN2 has a plurality (3 in FIG. 6).
) Diode-connected NMOS transistors TN
b1 to TNb3 are connected in series. NMOS transistor T
The number (the number of stages) of N2, TNb1 to TNb3 is set in accordance with the potential of the well bias voltage VBB kept constant.
【００１０】電源が投入されると、バイアス電圧発生回
路６は動作してウェルバイアス電圧ＶBBをマイナス側に
引き始める。ウェルバイアス電圧ＶBBがＮＭＯＳトラン
ジスタＴＮ２，ＴＮb1〜ＴＮb3の段数により決定される
レベルに達すると、ＮＭＯＳトランジスタＴＮ２，ＴＮ
b1〜ＴＮb3がオンし、低電位電源ＶSSの配線からウェル
バイアス電圧ＶBBの配線に向かって電流を流すため、そ
れ以上ウェルバイアス電圧ＶBBが低下しないようにして
いる。従って、ウェルバイアス電圧ＶBBは、一定に保た
れる。When the power is turned on, the bias voltage generating circuit 6 operates to start pulling the well bias voltage VBB to the negative side. When the well bias voltage VBB reaches a level determined by the number of stages of the NMOS transistors TN2, TNb1 to TNb3, the NMOS transistors TN2, TN
Since b1 to TNb3 are turned on and current flows from the wiring of the low potential power supply VSS to the wiring of the well bias voltage VBB, the well bias voltage VBB is prevented from lowering further. Therefore, the well bias voltage VBB is kept constant.
【００１１】[0011]
【発明が解決しようとする課題】ところで、一般的なＤ
ＲＡＭは、外部から入力される制御信号に基づいて複数
の動作モードに切り替え制御される。動作モードには、
例えば、動作電源電圧を低下させて消費電力を低減する
スタンバイモード、メモリセルに対してセル情報の読み
出し及び書き込み可能なアクティブモード、等がある。
しかしながら、上記のバイアス電圧生成回路１，５は、
ウェルバイアス電圧ＶBBを動作モードに関わらず常時一
定電位に制御する、即ち、各動作モードにおける中間の
電位にウェルバイアス電圧ＶBBを制御している。その
為、動作モードによってはリフレッシュ特性が悪い、即
ちリフレッシュ時間が短い場合があるので、ＤＲＡＭの
消費電力を低減する妨げとなっていた。By the way, a general D
The RAM is controlled to switch to a plurality of operation modes based on a control signal input from the outside. The operation modes include
For example, there are a standby mode in which the operating power supply voltage is reduced to reduce power consumption, an active mode in which cell information can be read from and written to a memory cell, and the like.
However, the above bias voltage generation circuits 1 and 5
The well bias voltage VBB is always controlled to a constant potential regardless of the operation mode, that is, the well bias voltage VBB is controlled to an intermediate potential in each operation mode. Therefore, depending on the operation mode, the refresh characteristics may be poor, that is, the refresh time may be short, which hinders reduction in power consumption of the DRAM.
【００１２】また、ＤＲＡＭに対して行われる試験に
は、ＤＲＡＭの製品寿命を試験する加速試験がある。加
速試験は、パッケージングされたＤＲＡＭの動作電源電
圧や、ウェルバイアス電圧ＶBBを上昇・下降を繰り返す
ことで、故障までの時間を短縮して短時間に試験を行う
ようにしている。しかしながら、上記のバイアス電圧生
成回路１，５は、ＤＲＡＭのチップ上に形成されている
ので、外部からウェルバイアス電圧を変更して供給する
ことが難しい。その為、ウェルバイアス電圧ＶBBを変更
して加速試験を行うことができないので、ＤＲＡＭの試
験時間を短縮及び試験コストの削減を図ることが難しか
った。The tests performed on the DRAM include an accelerated test for testing the product life of the DRAM. In the accelerated test, the operating power supply voltage of the packaged DRAM and the well bias voltage VBB are repeatedly increased and decreased, thereby shortening the time until failure and performing the test in a short time. However, since the bias voltage generation circuits 1 and 5 are formed on a DRAM chip, it is difficult to change and supply the well bias voltage from outside. For this reason, since the accelerated test cannot be performed by changing the well bias voltage VBB, it has been difficult to reduce the test time and the test cost of the DRAM.
【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は動作モードに応じてウェ
ルバイアス電圧を制御してリフレッシュ特性の改善を図
ることができる半導体記憶装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor memory device capable of controlling a well bias voltage in accordance with an operation mode to improve refresh characteristics. Is to do.
【００１４】また、テストモード時にウェルバイアス電
圧を制御して試験時間の短縮を図ることができる半導体
記憶装置を提供することにある。Another object of the present invention is to provide a semiconductor memory device capable of controlling a well bias voltage in a test mode to shorten a test time.
【００１５】[0015]
【課題を解決するための手段】図１は本発明の原理説明
図である。即ち、外部から入力される制御信号に基づい
て動作モードが設定される半導体記憶装置には、バイア
ス電圧生成回路が備えられる。バイアス電圧生成回路
は、メモリセルが形成されたウェルに接続され、該ウェ
ルに対してウェルバイアス電圧を生成して供給する。更
に、バイアス電圧生成回路には、設定された動作モード
に対応したバイアス電圧制御信号が入力され、該バイア
ス電圧生成回路は、バイアス電圧制御信号に基づいて複
数の電圧値のうちの１つを選択し、その選択した電圧を
有するウェルバイアス電圧を出力する。FIG. 1 is a diagram illustrating the principle of the present invention. That is, a semiconductor memory device in which an operation mode is set based on a control signal input from the outside is provided with a bias voltage generation circuit. The bias voltage generation circuit is connected to a well in which a memory cell is formed, and generates and supplies a well bias voltage to the well. Further, a bias voltage control signal corresponding to the set operation mode is input to the bias voltage generation circuit, and the bias voltage generation circuit selects one of a plurality of voltage values based on the bias voltage control signal. Then, a well bias voltage having the selected voltage is output.
【００１６】請求項２に記載の発明は、請求項１に記載
の半導体記憶装置において、外部から入力される制御信
号を入力し、該制御信号に基づいて前記設定される動作
モードに対応したバイアス電圧制御信号を生成する制御
信号生成回路を備え、前記バイアス電圧生成回路は、前
記制御信号生成回路が生成したバイアス電圧制御信号を
入力するようにしたことを要旨とする。According to a second aspect of the present invention, in the semiconductor memory device according to the first aspect, a control signal input from the outside is input, and a bias corresponding to the set operation mode is set based on the control signal. A gist of the present invention is that a control signal generation circuit for generating a voltage control signal is provided, and the bias voltage generation circuit is configured to input a bias voltage control signal generated by the control signal generation circuit.
【００１７】請求項３に記載の発明は、請求項１又は２
に記載の半導体記憶装置において、前記バイアス電圧生
成回路は、入力される検出信号に基づいて作動・停止
し、作動時に前記ウェルバイアス電圧を降下させるバイ
アス電圧発生回路と、前記ウェルバイアス電圧と前記バ
イアス電圧制御信号が入力され、それぞれをダイオード
接続し複数段直列接続した第１のトランジスタを備え、
前記バイアス電圧制御信号に対応して前記第１のトラン
ジスタの段数を変更して検出電位を変更し、該変更した
検出電位と前記バイアス電圧とを比較し、その比較結果
を出力するバイアス電圧検出回路とから構成され、前記
バイアス電圧発生回路は、前記バイアス電圧検出回路の
出力する比較結果を前記検出信号として入力するように
したことを要旨とする。According to a third aspect of the present invention, there is provided the first or second aspect.
5. The semiconductor memory device according to claim 2, wherein the bias voltage generation circuit operates and stops based on an input detection signal, and lowers the well bias voltage during operation. A voltage control signal is input, and a first transistor is connected to each of the plurality of diodes and connected in series in a plurality of stages.
A bias voltage detection circuit for changing the number of stages of the first transistor in response to the bias voltage control signal to change a detection potential, comparing the changed detection potential with the bias voltage, and outputting a comparison result The gist is that the bias voltage generation circuit is configured to input the comparison result output from the bias voltage detection circuit as the detection signal.
【００１８】請求項４に記載の発明は、請求項１又は２
に記載の半導体記憶装置において、前記バイアス電圧生
成回路は、駆動電源の供給に基づいて作動して前記ウェ
ルバイアス電圧を下降させるバイアス電圧発生回路と、
前記ウェルバイアス電圧と前記バイアス電圧制御信号が
入力され、それぞれをダイオード接続して複数段直列接
続した第１のトランジスタを備え、前記バイアス電圧制
御信号に対応して前記第１のトランジスタの段数を変更
して検出電位を設定し、前記ウェルバイアス電圧が設定
した検出電位に達したときに前記変更された段数の第１
のトランジスタを介して低電位電源からウェルに電荷を
供給して前記ウェルバイアス電圧が検出電位以下となら
ないようにクランプするクランプ回路とから構成された
ことを要旨とする。The invention described in claim 4 is the first or second invention.
In the semiconductor memory device described in the above, the bias voltage generation circuit, a bias voltage generation circuit that operates based on the supply of drive power supply to lower the well bias voltage,
A first transistor to which the well bias voltage and the bias voltage control signal are input and which are diode-connected to each other and connected in series in a plurality of stages; and wherein the number of the first transistors is changed according to the bias voltage control signal To set the detection potential, and when the well bias voltage reaches the set detection potential, the first of the changed number of stages is set.
And a clamp circuit for supplying a charge from the low potential power supply to the well through the transistor to clamp the well bias voltage so as not to be lower than the detection potential.
【００１９】請求項５に記載の発明は、請求項３又は４
に記載の半導体記憶装置において、前記各第１のトラン
ジスタに第２のトランジスタを並列に接続し、該第２の
トランジスタの制御端子には前記バイアス電圧制御信号
がそれぞれ入力され、前記第２のトランジスタを前記バ
イアス電圧制御信号に基づいてそれぞれオンオフ制御し
て前記第１のトランジスタの段数を変更するようにした
ことを要旨とする。The invention described in claim 5 is the invention according to claim 3 or 4
2. The semiconductor memory device according to claim 1, wherein a second transistor is connected in parallel to each of the first transistors, and a control terminal of the second transistor is supplied with the bias voltage control signal. Is turned on and off based on the bias voltage control signal to change the number of stages of the first transistor.
【００２０】請求項６に記載の発明は、請求項２乃至５
のうちのいずれか１項に記載の半導体記憶装置におい
て、前記制御信号生成回路は、前記制御信号として外部
からロウアドレスストローブ信号を入力し、該ロウアド
レスストローブ信号に基づいてその時の動作モードがア
クティブモードかスタンバイモードかを判断し、両モー
ドにそれぞれ対応して、前記スタンバイモードの時には
前記ウェルバイアス電圧を浅く、前記アクティブモード
の時には前記ウェルバイアス電圧を深くするようにバイ
アス電圧制御信号を生成するようにしたことを要旨とす
る。The invention according to claim 6 is the invention according to claims 2 to 5
In the semiconductor memory device according to any one of the above, the control signal generation circuit inputs a row address strobe signal from the outside as the control signal, and the operation mode at that time is active based on the row address strobe signal. A standby mode, and a bias voltage control signal is generated corresponding to both modes so that the well bias voltage is shallow in the standby mode and deep in the active mode. The gist is that they have done so.
【００２１】請求項７に記載の発明は、請求項２乃至５
のうちのいずれか１項に記載の半導体記憶装置におい
て、前記制御信号生成回路は、前記制御信号として外部
からロウアドレスストローブ信号及び書き込み制御信号
を入力し、両信号に基づいてその時の動作モードがスタ
ンバイモード、ライトモード、及び、リードモードのい
ずれかを判断し、前記スタンバイモードとライトモード
の時には前記ウェルバイアス電圧が浅く、前記リードモ
ードの時には前記ウェルバイアス電圧が深くなるように
前記バイアス電圧制御信号を生成するようにしたことを
要旨とする。The invention according to claim 7 is the invention according to claims 2 to 5
In the semiconductor memory device according to any one of the above, the control signal generation circuit inputs a row address strobe signal and a write control signal from the outside as the control signal, and the operation mode at that time is based on both signals. A standby mode, a write mode, or a read mode is determined, and the bias voltage control is performed so that the well bias voltage is shallow during the standby mode and the write mode, and is deep during the read mode. The gist is to generate a signal.
【００２２】請求項８に記載の発明は、請求項２乃至７
のうちのいずれか１項に記載の半導体記憶装置におい
て、前記制御信号生成回路には前記制御信号として外部
からテストモード信号が入力され、前記制御信号生成回
路は、前記テストモード信号に基づいてその時動作モー
ドがテストモードの場合、前記ウェルバイアス電圧を上
昇させるための前記バイアス電圧制御信号と、前記ウェ
ルバイアス電圧を降下させるための前記バイアス電圧制
御信号とを交互に出力するようにしたことを要旨とす
る。The invention described in claim 8 is the invention according to claims 2 to 7
In the semiconductor memory device according to any one of the above, a test mode signal is externally input to the control signal generation circuit as the control signal, and the control signal generation circuit is configured to perform a current operation based on the test mode signal. When the operation mode is the test mode, the bias voltage control signal for increasing the well bias voltage and the bias voltage control signal for decreasing the well bias voltage are alternately output. And
【００２３】（作用）従って、請求項１に記載の発明に
よれば、バイアス電圧生成回路には、設定される動作モ
ードに対応したバイアス電圧制御信号が入力される。ウ
ェルバイアス電圧は、バイアス電圧制御信号に基づいて
設定された動作モードに対応して選択した複数の電圧値
のうちの１つの電圧を有するウェルバイアス電圧がウェ
ルに供給される。そのため、メモリセルのリフレッシュ
特性は各動作モードに対応した特性となる。(Operation) Therefore, according to the first aspect of the present invention, a bias voltage control signal corresponding to the set operation mode is input to the bias voltage generation circuit. As the well bias voltage, a well bias voltage having one of a plurality of voltage values selected according to the operation mode set based on the bias voltage control signal is supplied to the well. Therefore, the refresh characteristic of the memory cell is a characteristic corresponding to each operation mode.
【００２４】請求項２に記載の発明によれば、制御信号
生成回路には外部から制御信号が入力され、その制御信
号に基づいて設定された動作モードに対応したバイアス
電圧制御信号が生成される。そして、バイアス電圧生成
回路は、制御信号生成回路が生成したバイアス電圧制御
信号を入力し、バイアス電圧が各動作モードに対応した
電位に制御される。According to the second aspect of the present invention, a control signal is externally input to the control signal generation circuit, and a bias voltage control signal corresponding to an operation mode set based on the control signal is generated. . Then, the bias voltage generation circuit inputs the bias voltage control signal generated by the control signal generation circuit, and the bias voltage is controlled to a potential corresponding to each operation mode.
【００２５】請求項３に記載の発明によれば、バイアス
電圧生成回路は、バイアス電圧発生回路とバイアス電圧
生成回路とから構成される。バイアス電圧発生回路には
検出信号が入力され、その検出信号に基づいて作動・停
止し、作動時にウェルバイアス電圧を降下させる。バイ
アス電圧検出回路にはウェルバイアス電圧とバイアス電
圧制御信号が入力され、それぞれをダイオード接続し複
数段直列接続した第１のトランジスタを備え、バイアス
電圧制御信号に対応して第１のトランジスタの段数を変
更して検出電位を変更し、変更した検出電位とバイアス
電圧とを比較し、その比較結果が出力される。そして、
バイアス電圧発生回路は、バイアス電圧検出回路の出力
する比較結果を検出信号として入力し、その検出信号に
基づいてウェルバイアス電圧が生成され出力される。According to the third aspect of the present invention, the bias voltage generation circuit includes a bias voltage generation circuit and a bias voltage generation circuit. A detection signal is input to the bias voltage generation circuit, and operation and stop are performed based on the detection signal, and the well bias voltage is reduced during operation. The bias voltage detection circuit is supplied with a well bias voltage and a bias voltage control signal, and includes a first transistor in which a plurality of diodes are connected in series and a plurality of stages are connected in series. The changed detection potential is changed, the changed detection potential is compared with the bias voltage, and the comparison result is output. And
The bias voltage generation circuit receives the comparison result output from the bias voltage detection circuit as a detection signal, and generates and outputs a well bias voltage based on the detection signal.
【００２６】請求項４に記載の発明によれば、バイアス
電圧生成回路は、バイアス電圧発生回路とクランプ回路
とから構成される。バイアス電圧発生回路は、駆動電源
の供給に基づいて作動してウェルバイアス電圧を下降さ
せる。クランプ回路にはウェルバイアス電圧とバイアス
電圧制御信号が入力され、それぞれをダイオード接続し
て複数段直列接続した第１のトランジスタを備える。そ
して、クランプ回路は、バイアス電圧制御信号に対応し
て第１のトランジスタの段数を変更して検出電位を設定
し、ウェルバイアス電圧が設定した検出電位に達したと
きに変更された段数の第１のトランジスタを介して低電
位電源からウェルに電荷を供給してウェルバイアス電圧
が検出電位以下とならないようにクランプされる。According to the fourth aspect of the present invention, the bias voltage generation circuit includes a bias voltage generation circuit and a clamp circuit. The bias voltage generation circuit operates based on the supply of the driving power to lower the well bias voltage. The clamp circuit is provided with a first transistor to which a well bias voltage and a bias voltage control signal are input and which is connected in series with a plurality of diodes by diode connection. The clamp circuit sets the detection potential by changing the number of stages of the first transistor in response to the bias voltage control signal, and sets the first number of the changed number of stages when the well bias voltage reaches the set detection potential. Is supplied from a low-potential power supply to the well through the transistor, and the well bias voltage is clamped so as not to be lower than the detection potential.
【００２７】請求項５に記載の発明によれば、各第１の
トランジスタには第２のトランジスタを並列に接続さ
れ、第２のトランジスタの制御端子にはバイアス電圧制
御信号がそれぞれ入力される。そして、第２のトランジ
スタがバイアス電圧制御信号に基づいてそれぞれオンオ
フ制御されて第１のトランジスタの段数が変更される。According to the fifth aspect of the present invention, a second transistor is connected in parallel to each of the first transistors, and a bias voltage control signal is input to a control terminal of the second transistor. Then, each of the second transistors is turned on / off based on the bias voltage control signal, and the number of stages of the first transistor is changed.
【００２８】請求項６に記載の発明によれば、制御信号
生成回路には制御信号として外部からロウアドレススト
ローブ信号が入力され、ロウアドレスストローブ信号に
基づいてその時の動作モードがアクティブモードかスタ
ンバイモードかが判断される。そして、両モードにそれ
ぞれ対応して、スタンバイモードの時にはウェルバイア
ス電圧が浅く、アクティブモードの時にはウェルバイア
ス電圧が深くなるようにバイアス電圧制御信号が生成さ
れる。According to the invention described in claim 6, a row address strobe signal is externally input to the control signal generation circuit as a control signal, and the operation mode at that time is an active mode or a standby mode based on the row address strobe signal. Is determined. A bias voltage control signal is generated corresponding to both modes so that the well bias voltage is shallow in the standby mode and deep in the active mode.
【００２９】請求項７に記載の発明によれば、制御信号
生成回路には制御信号として外部からロウアドレススト
ローブ信号及び書き込み制御信号が入力され、両信号に
基づいてその時の動作モードがスタンバイモード、ライ
トモード、及び、リードモードのいずれかが判断され
る。そして、スタンバイモードとライトモードの時には
ウェルバイアス電圧が浅く、リードモードの時にはウェ
ルバイアス電圧が深くなるようにバイアス電圧制御信号
が生成される。According to the seventh aspect of the present invention, a row address strobe signal and a write control signal are externally input to the control signal generation circuit as control signals, and the operation mode at that time is a standby mode, One of the write mode and the read mode is determined. Then, the bias voltage control signal is generated so that the well bias voltage is shallow in the standby mode and the write mode, and is deep in the read mode.
【００３０】請求項８に記載の発明によれば、制御信号
生成回路には制御信号として外部からテストモード信号
が入力され、制御信号生成回路は、テストモード信号に
基づいてその時動作モードがテストモードの場合、ウェ
ルバイアス電圧を上昇させるためのバイアス電圧制御信
号と、ウェルバイアス電圧を降下させるためのバイアス
電圧制御信号とが交互に出力される。従って、テストモ
ード時にはウェルのウェルバイアス電圧が所定間隔で上
昇・降下される。According to the eighth aspect of the present invention, a test mode signal is externally input to the control signal generation circuit as a control signal, and the control signal generation circuit changes the operation mode at that time to the test mode based on the test mode signal. In this case, a bias voltage control signal for increasing the well bias voltage and a bias voltage control signal for decreasing the well bias voltage are output alternately. Therefore, in the test mode, the well bias voltage of the well is raised and lowered at predetermined intervals.
【００３１】[0031]
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図２及び図３に従って説明する。図２は、ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Ru
ndom Access Memory）２１の概略ブロック回路図であ
る。ＤＲＡＭ２１は、メモリセルアレイ２２、ロウデコ
ーダ２３、コラムデコーダ２４、制御回路２５、及びバ
イアス電圧生成回路２６を備える。メモリセルアレイ２
２は、複数のメモリセルＣにより構成され、各メモリセ
ルＣは、複数のワード線ＷＬ及びビット線ＢＬの交点に
それぞれ接続されている。尚、図２においては、１本の
ワード線ＷＬ及びビット線ＢＬの交点に接続された１つ
のメモリセルＣのみが示されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS. FIG. 2 shows a dynamic random access memory (DRAM: Dynamic Ru
3 is a schematic block circuit diagram of an ndom access memory (21). FIG. The DRAM 21 includes a memory cell array 22, a row decoder 23, a column decoder 24, a control circuit 25, and a bias voltage generation circuit 26. Memory cell array 2
2 comprises a plurality of memory cells C, each of which is connected to an intersection of a plurality of word lines WL and bit lines BL. FIG. 2 shows only one memory cell C connected to the intersection of one word line WL and one bit line BL.
【００３２】各ワード線ＷＬはロウデコーダ２３に接続
され、各ビット線ＢＬはコラムデコーダ２４に接続され
ている。ロウデコーダ２３は外部より入力されるロウア
ドレス信号ＲＡをデコードして１本のワード線ＷＬを選
択（活性化）する。コラムデコーダ２４は、外部より入
力されるコラムアドレス信号ＣＡをデコードして１本の
ビット線ＢＬを選択（活性化）する。そして、選択され
たワード線ＷＬ及び選択されたビット線ＢＬの交点に接
続されたメモリセルＣが選択され、該選択メモリセルＣ
に対してデータの書き込み又はメモリセルＣのセル情報
が読み出される。読み出されたセル情報は選択されたメ
モリセルＣに対して再書き込みされ、当該メモリセルＣ
のリフレッシュが行われる。Each word line WL is connected to a row decoder 23, and each bit line BL is connected to a column decoder 24. The row decoder 23 decodes an externally input row address signal RA to select (activate) one word line WL. The column decoder 24 selects (activates) one bit line BL by decoding a column address signal CA input from the outside. Then, the memory cell C connected to the intersection of the selected word line WL and the selected bit line BL is selected, and the selected memory cell C
, Data is written or cell information of the memory cell C is read. The read cell information is rewritten to the selected memory cell C, and the memory cell C
Is refreshed.
【００３３】制御信号生成回路としての制御回路２５に
は、外部から制御信号としてのロウアドレスストローブ
信号（以下、単にロウ制御信号という）バーＲＡＳ、コ
ラムアドレスストローブ信号（以下、単にコラム制御信
号という）バーＣＡＳ、及び、書き込み制御信号バーＷ
Ｅが入力される。制御回路２５は、制御信号バーＲＡ
Ｓ，バーＣＡＳ，バーＷＥに基づいて、前記ロウデコー
ダ２３，コラムデコーダ２４を制御するための制御信号
を生成し、各デコーダに出力する。各デコーダは、制御
信号に基づいてアドレス信号のラッチ，デコード等を実
行し、ワード線ＷＬ，ビット線ＢＬを活性化させる。A control circuit 25 as a control signal generating circuit has a row address strobe signal (hereinafter simply referred to as a row control signal) RAS and a column address strobe signal (hereinafter simply referred to as a column control signal) as control signals from outside. Bar CAS and write control signal bar W
E is input. The control circuit 25 controls the control signal bar RA
Based on S, CAS, and WE, a control signal for controlling the row decoder 23 and the column decoder 24 is generated and output to each decoder. Each decoder latches and decodes an address signal based on the control signal, and activates the word line WL and the bit line BL.
【００３４】また、制御回路２５は、ロウ制御信号バー
ＲＡＳ等の制御信号に基づいて、設定される動作モード
を判断する。例えば、制御回路２５は、ロウ制御信号バ
ーＲＡＳに基づいて、該制御信号バーＲＡＳがＨレベル
の時にはスタンバイモード、制御信号バーＲＡＳがＬレ
ベルの時にはアクティブモードと判断する。アクティブ
モードは、メモリセルＣに対してデータの書き込み・読
み出しが可能なモードである。スタンバイモードは、Ｄ
ＲＡＭ２１が動作電源電圧を低下させてメモリセルＣに
記憶したセル情報を保持するモードであり、動作電源電
圧を低減することにより、ＤＲＡＭ２１の消費電力を少
なくして該ＤＲＡＭ２１が備えられた図示しない携帯機
器のバッテリ消費を低減する。The control circuit 25 determines an operation mode to be set based on a control signal such as a row control signal / RAS. For example, the control circuit 25 determines a standby mode when the control signal RAS is at an H level and an active mode when the control signal RAS is at an L level based on the row control signal RAS. The active mode is a mode in which data can be written to and read from the memory cell C. Standby mode is D
This is a mode in which the RAM 21 holds the cell information stored in the memory cell C by lowering the operating power supply voltage. By reducing the operating power supply voltage, the power consumption of the DRAM 21 is reduced, so that a mobile phone (not shown) having the DRAM 21 is provided. Reduce equipment battery consumption.
【００３５】そして、制御回路２５は、判断したその時
々の動作モードに応じた複数のバイアス電圧制御信号Φ
１〜Φｎを生成しバイアス電圧生成回路２６に出力す
る。例えば、制御回路２５は、Ｈレベルのロウ制御信号
バーＲＡＳに基づいてスタンバイモードの時、バイアス
電圧制御信号Φ１をＨレベル，バイアス信号Φ２〜Φｎ
をＬレベルにして出力する。また、制御回路２５は、Ｌ
レベルのロウ制御信号バーＲＡＳに基づいてアクティブ
モードの時、バイアス電圧制御信号Φ１〜Φ３をＨレベ
ル、バイアス電圧制御信号Φ４〜ΦｎをＬレベルにして
出力する。The control circuit 25 generates a plurality of bias voltage control signals Φ according to the determined operation mode at that time.
1 to Φn are generated and output to the bias voltage generation circuit 26. For example, the control circuit 25 sets the bias voltage control signal Φ1 to the H level and the bias signals Φ2 to Φn in the standby mode based on the H level row control signal RAS.
Is set to L level and output. Further, the control circuit 25
In the active mode based on the row control signal / RAS of the level, the bias voltage control signals Φ1 to Φ3 are set to H level, and the bias voltage control signals Φ4 to Φn are set to L level and output.
【００３６】バイアス電圧生成回路２６は、メモリセル
Ｃが形成されたウェル２７（図３参照）に接続され、該
ウェル２７に対して所定の負のウェルバイアス電圧ＶBB
を生成し供給するために設けられている。バイアス電圧
生成回路２６は、制御回路２５から入力される複数のバ
イアス電圧制御信号Φ１〜Φｎに基づいて複数の電圧値
のうちの１つを選択する。そして、バイアス電圧生成回
路２６は、選択した電圧を有するウェルバイアス電圧Ｖ
BBを出力する。複数のバイアス電圧制御信号Φ１〜Φｎ
は、前記制御回路２５によりＤＲＡＭ２１が動作するそ
の時々の動作モードに応じて生成される。従って、バイ
アス電圧生成回路２６は、ＤＲＡＭ２１の動作モードに
応じて複数の電圧値のうちの１つを選択し、その選択し
た電圧に生成するウェルバイアス電圧ＶBBの電位を変化
させ、メモリセルＣが形成されたウェル２７に供給す
る。The bias voltage generation circuit 26 is connected to a well 27 (see FIG. 3) in which the memory cell C is formed, and a predetermined negative well bias voltage VBB is applied to the well 27.
To generate and supply The bias voltage generation circuit 26 selects one of the plurality of voltage values based on the plurality of bias voltage control signals Φ1 to Φn input from the control circuit 25. Then, the bias voltage generation circuit 26 outputs the well bias voltage V having the selected voltage.
Outputs BB. A plurality of bias voltage control signals Φ1 to Φn
Are generated by the control circuit 25 in accordance with the current operation mode in which the DRAM 21 operates. Therefore, the bias voltage generation circuit 26 selects one of the plurality of voltage values according to the operation mode of the DRAM 21, changes the potential of the well bias voltage VBB generated to the selected voltage, and resets the memory cell C. It is supplied to the formed well 27.
【００３７】例えば、ＤＲＡＭ２１の動作モードがアク
ティブモードの場合、前記制御回路２５は、動作モード
に応じてバイアス電圧制御信号Φ１〜Φ３をＨレベル
に、バイアス電圧制御信号Φ４〜ΦｎをＬレベルにして
出力する。バイアス電圧生成回路２６は、入力されるバ
イアス電圧制御信号Φ１〜Φｎに基づいて、ウェルバイ
アス電圧ＶBBを低くしてウェル２７に供給する。For example, when the operation mode of the DRAM 21 is the active mode, the control circuit 25 sets the bias voltage control signals Φ1 to Φ3 to H level and the bias voltage control signals Φ4 to Φn to L level according to the operation mode. Output. The bias voltage generation circuit 26 lowers the well bias voltage VBB based on the input bias voltage control signals Φ1 to Φn and supplies the lower voltage to the well 27.
【００３８】また、ＤＲＡＭ２１の動作モードがスタン
バイモードの場合、前記制御回路２５は、動作モードに
応じてバイアス電圧制御信号Φ１をＨレベル、バイアス
電圧制御信号Φ２〜ΦｎをＬレベルにして出力する。バ
イアス電圧生成回路２６は、入力されるバイアス電圧制
御信号Φ１〜Φｎに基づいて、ウェルバイアス電圧ＶBB
をアクティブモードの時のウェルバイアス電圧ＶBBに比
べて電位を高くしてウェル２７に供給する。When the operation mode of the DRAM 21 is the standby mode, the control circuit 25 outputs the bias voltage control signal Φ1 at H level and the bias voltage control signals Φ2 to Φn at L level according to the operation mode. The bias voltage generation circuit 26 generates a well bias voltage VBB based on the input bias voltage control signals Φ1 to Φn.
Is supplied to the well 27 at a higher potential than the well bias voltage VBB in the active mode.
【００３９】即ち、ウェル２７の電位は、スタンバイモ
ードの時には浅く、アクティブモードの時には深くな
る。すると、スタンバイモードの時には、ウェル２７の
電位が浅く制御されることで、ウェル２７の電位が常に
一定に制御されていた従来に比べて、周囲の環境に基づ
いてメモリセルＣからのリーク電流が少なくなる、即
ち、リフレッシュの時間間隔を長くすることができ、Ｄ
ＲＡＭ２１のリフレッシュ特性が改善される。そして、
リフレッシュの時間間隔が長くなるので、ＤＲＡＭ２１
のスタンバイモードの時の消費電力が低減する。That is, the potential of the well 27 is shallow in the standby mode and deep in the active mode. Then, in the standby mode, since the potential of the well 27 is controlled to be shallow, the leak current from the memory cell C is reduced based on the surrounding environment, as compared with the conventional case where the potential of the well 27 is constantly controlled. That is, the refresh time interval can be lengthened and D
The refresh characteristics of the RAM 21 are improved. And
Since the refresh time interval becomes longer, the DRAM 21
Power consumption in the standby mode is reduced.
【００４０】また、アクティブモードの時には、ウェル
２７の電位が深く制御されることで、周囲環境によって
従来に比べてメモリセルＣからのリーク電流が少なくな
り、リフレッシュ特性が改善される。In the active mode, since the potential of the well 27 is controlled deeply, the leak current from the memory cell C is reduced depending on the surrounding environment as compared with the conventional case, and the refresh characteristics are improved.
【００４１】更に、図２に示すように、制御回路２５に
は外部からテストモード信号ＴＭが入力される。制御回
路２５は、テストモード信号ＴＭに基づいて、その時の
動作モードがセル情報の読み出し／書き込みを行う通常
モードか加速試験を行うためのテストモードかを判断す
る。そして、制御回路２５は、その時の動作モードがテ
ストモードの場合、図示しないカウンタ等の時間計測手
段により計測される所定間隔毎にウェルバイアス電圧Ｖ
BBを繰り返し上昇・下降させるようにバイアス電圧制御
信号Φ１〜Φｎのレベルを変更して出力する。Further, as shown in FIG. 2, a test mode signal TM is externally input to the control circuit 25. The control circuit 25 determines, based on the test mode signal TM, whether the operation mode at that time is a normal mode for reading / writing cell information or a test mode for performing an acceleration test. When the operation mode at that time is the test mode, the control circuit 25 sets the well bias voltage V at every predetermined interval measured by time measuring means such as a counter (not shown).
The levels of the bias voltage control signals Φ1 to Φn are changed and output so as to repeatedly raise and lower BB.
【００４２】バイアス電圧発生回路は、バイアス電圧制
御信号Φ１〜Φｎが入力され、そのバイアス電圧制御信
号Φ１〜Φｎに基づいて、所定間隔毎に高い検出電位と
低い検出電位とに変更する。そして、バイアス電圧発生
回路は、変更した検出電位に基づいて、ウェルバイアス
電圧ＶBBを繰り返し上昇・下降させる。The bias voltage generation circuit receives the bias voltage control signals Φ1 to Φn, and changes between a high detection potential and a low detection potential at predetermined intervals based on the bias voltage control signals Φ1 to Φn. Then, the bias voltage generation circuit repeatedly raises and lowers the well bias voltage VBB based on the changed detection potential.
【００４３】即ち、ＤＲＡＭ２１のチップに搭載したバ
イアス電圧生成回路２６によりウェルバイアス電圧ＶBB
を繰り返し上昇・下降させることができる。従って、Ｄ
ＲＡＭ２１の外部からウェルバイアス電圧ＶBBを変更す
る必要がなく、パッケージングされたＤＲＡＭ２１の加
速試験を行うことができる。その結果、ＤＲＡＭ２１の
試験時間が短縮すると共に、試験時間の短縮により試験
コストが削減される。That is, the well bias voltage VBB is applied by the bias voltage generation circuit 26 mounted on the chip of the DRAM 21.
Can be repeatedly raised and lowered. Therefore, D
There is no need to change the well bias voltage VBB from outside the RAM 21, and the accelerated test of the packaged DRAM 21 can be performed. As a result, the test time of the DRAM 21 is shortened, and the test cost is reduced by shortening the test time.
【００４４】次に、バイアス電圧生成回路２６の構成を
説明する。図３に示すように、バイアス電圧生成回路２
６は、バイアス電圧検出回路２７とバイアス電圧発生回
路２８とを備えている。Next, the configuration of the bias voltage generation circuit 26 will be described. As shown in FIG. 3, the bias voltage generation circuit 2
6 includes a bias voltage detection circuit 27 and a bias voltage generation circuit 28.
【００４５】バイアス電圧発生回路２８は、その出力端
子がウェル２７に接続されている。ウェル２７には、メ
モリセルＣが形成されている。詳しくは、メモリセルＣ
はＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトラ
ンジスタという）３０とキャパシタ３１とから構成さ
れ、ウェル２７にはＮＭＯＳトランジスタ３０が形成さ
れている。ＮＭＯＳトランジスタ３０のソースはキャパ
シタ３１の第１の電極に接続され、キャパシタ３１の第
２の電極には所定の電位（本実施形態では高電位電源Ｖ
ccの１／２）が供給されている。ＮＭＯＳトランジスタ
３０のドレインはビット線ＢＬに接続され、ゲートはワ
ード線ＷＬに接続されている。The output terminal of the bias voltage generation circuit 28 is connected to the well 27. In the well 27, a memory cell C is formed. Specifically, the memory cell C
Is composed of an N-channel MOS transistor (hereinafter, referred to as an NMOS transistor) 30 and a capacitor 31, and an NMOS transistor 30 is formed in the well 27. The source of the NMOS transistor 30 is connected to the first electrode of the capacitor 31, and the second electrode of the capacitor 31 has a predetermined potential (in this embodiment, the high potential power supply V
cc). The drain of the NMOS transistor 30 is connected to the bit line BL, and the gate is connected to the word line WL.
【００４６】バイアス電圧発生回路２８は、例えば、公
知の発振回路及びチャージポンプ回路により構成され
る。バイアス電圧発生回路２８には、バイアス電圧検出
回路２７から検出信号Ｓ１が入力され、その検出信号Ｓ
１に基づいて発振回路を動作又は停止させる。発振回路
はその動作時に所定の周波数の矩形波信号を出力する。
チャージポンプ回路は、発振回路から出力される矩形波
信号に基づいて、チャージポンピングの原理に基づいて
ウェル２７に電荷を供給する。即ち、バイアス電圧発生
回路２８は、検出信号に基づいて作動又は停止し、その
作動時に出力端子に接続されたウェル２７の電位（ウェ
ルバイアス電圧ＶBB）を負電圧に降下させる。The bias voltage generating circuit 28 includes, for example, a known oscillation circuit and a charge pump circuit. The detection signal S1 is input from the bias voltage detection circuit 27 to the bias voltage generation circuit 28, and the detection signal S1
1 to operate or stop the oscillation circuit. The oscillating circuit outputs a rectangular wave signal of a predetermined frequency during its operation.
The charge pump circuit supplies charges to the well 27 based on the charge pumping principle based on the rectangular wave signal output from the oscillation circuit. That is, the bias voltage generation circuit 28 operates or stops based on the detection signal, and at the time of the operation, drops the potential (well bias voltage VBB) of the well 27 connected to the output terminal to a negative voltage.
【００４７】バイアス電圧検出回路２７には、制御回路
２５から出力される複数のバイアス電圧制御信号Φ１〜
Φｎが入力される。また、バイアス電圧検出回路２７に
は、ウェル２７の電位、即ちウェルバイアス電圧ＶBBが
入力される。The bias voltage detection circuit 27 has a plurality of bias voltage control signals Φ1 to Φ1 output from the control circuit 25.
Φn is input. The potential of the well 27, that is, the well bias voltage VBB is input to the bias voltage detection circuit 27.
【００４８】バイアス電圧検出回路２７は、ウェルバイ
アス電圧ＶBBの電位を検出し、その検出結果をインバー
タ回路を介して検出信号として出力し、バイアス電圧発
生回路２８は、その検出信号に基づいて作動又は停止す
る。その結果、ウェルバイアス電圧ＶBBは、検出した電
圧に保持される。The bias voltage detection circuit 27 detects the potential of the well bias voltage VBB, and outputs the detection result as a detection signal via an inverter circuit. The bias voltage generation circuit 28 operates or operates based on the detection signal. Stop. As a result, the well bias voltage VBB is maintained at the detected voltage.
【００４９】また、バイアス電圧検出回路２７は、入力
されるバイアス電圧制御信号Φ１〜Φｎに基づいて検出
するウェルバイアス電圧ＶBBの検出電位を変更し、変更
した検出電位に基づいて検出したウェルバイアス電圧Ｖ
BBの検出結果を検出信号としてインバータ回路を介して
バイアス電圧発生回路２８に出力する。そして、バイア
ス電圧発生回路２８は、入力される検出信号に基づいて
作動又は停止する。従って、ウェルバイアス電圧ＶBB
は、バイアス電圧制御信号Φ１〜Φｎに基づいて変更さ
れる検出電圧に保持される。The bias voltage detection circuit 27 changes the detection potential of the well bias voltage VBB detected based on the input bias voltage control signals Φ1 to Φn, and detects the well bias voltage detected based on the changed detection potential. V
The detection result of BB is output as a detection signal to the bias voltage generation circuit 28 via the inverter circuit. Then, the bias voltage generation circuit 28 operates or stops based on the input detection signal. Therefore, the well bias voltage VBB
Is held at a detection voltage changed based on the bias voltage control signals Φ1 to Φn.
【００５０】バイアス電圧検出回路２７には、Ｐチャネ
ルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと
いう）ＴＰ１とＮＭＯＳトランジスタＴＮ１とが備えら
れている。両トランジスタＴＰ１，ＴＮ１のドレインが
接続されたノードＮ１はインバータ回路２９の入力端子
に接続され、そのインバータ回路２９の出力端子はバイ
アス電圧発生回路２８の入力端子に接続されている。ま
た、両トランジスタＴＰ１，ＴＮ１のゲートが接続され
て低電位電源Ｖssが供給される。ＰＭＯＳトランジスタ
ＴＰ１のソースには高電位電源Ｖccが供給され、ＮＭＯ
ＳトランジスタＴＮ１のソースには複数段のＮＭＯＳト
ランジスタＴＮa1〜ＴＮan（ｎは自然数）を介してウェ
ルバイアス電圧ＶBBが供給される。The bias voltage detection circuit 27 includes a P-channel MOS transistor (hereinafter, referred to as a PMOS transistor) TP1 and an NMOS transistor TN1. The node N1 to which the drains of the transistors TP1 and TN1 are connected is connected to the input terminal of the inverter circuit 29, and the output terminal of the inverter circuit 29 is connected to the input terminal of the bias voltage generation circuit. Further, the gates of both transistors TP1 and TN1 are connected to supply a low potential power supply Vss. The high potential power supply Vcc is supplied to the source of the PMOS transistor TP1.
The well bias voltage VBB is supplied to the source of the S transistor TN1 via a plurality of stages of NMOS transistors TNa1 to TNan (n is a natural number).
【００５１】ＮＭＯＳトランジスタＴＮa1〜ＴＮanは直
列に接続されている。即ち、ＮＭＯＳトランジスタＴＮ
a1〜ＴＮan-1のソースはＮＭＯＳトランジスタＴＮa2〜
ＴＮanのドレインに接続されている。また、ＮＭＯＳト
ランジスタＴＮa1〜ＴＮanはゲートとドレインがそれぞ
れ接続された、所謂ダイオード接続されている。そし
て、最上段のＮＭＯＳトランジスタＴＮa1のドレインが
ＮＭＯＳトランジスタＴＮ１のソースに接続されてい
る。再下段のＮＭＯＳトランジスタＴＮanのソースに
は、ウェルバイアス電圧ＶBBが供給される。The NMOS transistors TNa1 to TNan are connected in series. That is, the NMOS transistor TN
The sources of a1 to TNa-1 are NMOS transistors TNa2 to
It is connected to the drain of TNan. In addition, the NMOS transistors TNa1 to TNan are so-called diode-connected, each having its gate and drain connected. The drain of the uppermost NMOS transistor TNa1 is connected to the source of the NMOS transistor TN1. The well bias voltage VBB is supplied to the source of the lower NMOS transistor TNan.
【００５２】各ＮＭＯＳトランジスタＴＮa1〜ＴＮanに
はそれぞれＰＭＯＳトランジスタＴＰa1〜ＴＰanが並列
に接続されている。各ＰＭＯＳトランジスタＴＰa1〜Ｔ
Ｐanのゲートには、バイアス電圧制御信号Φ１〜Φｎが
入力される。PMOS transistors TPa1 to TPan are connected in parallel to the NMOS transistors TNa1 to TNan, respectively. Each PMOS transistor TPa1-T
Bias voltage control signals Φ1 to Φn are input to the gate of Pan.
【００５３】各ＰＭＯＳトランジスタＴＰa1〜ＴＰan
は、それぞれ制御信号Φ１〜Φｎのレベルに応じてオン
オフ制御される。すると、オンに制御されたＰＭＯＳト
ランジスタＴＰa1〜ＴＰanは、並列に接続されたＮＭＯ
ＳトランジスタＴＮa1〜ＴＮanのソース・ドレイン間を
短絡（ショート）させる。Each of the PMOS transistors TPa1-TPan
Are controlled on and off in accordance with the levels of the control signals Φ1 to Φn, respectively. Then, the PMOS transistors TPa1 to TPan that are turned on are connected to the NMOs connected in parallel.
The source and drain of the S transistors TNa1 to TNan are short-circuited (short-circuited).
【００５４】従って、ＮＭＯＳトランジスタＴＮ１に
は、バイアス電圧制御信号Φ１〜Φｎに応じてオフに制
御されたＰＭＯＳトランジスタＴＰa1〜ＴＰanの数（段
数）のＮＭＯＳトランジスタＴＮa1〜ＴＮanが直列接続
されることになる。即ち、ＮＭＯＳトランジスタＴＮa1
〜ＴＮanは、バイアス電圧制御信号Φ１〜ΦｎによりＮ
ＭＯＳトランジスタＴＮ１に接続される段数が変更され
る。Therefore, the number (the number of stages) of the PMOS transistors TPa1 to TPan turned off in accordance with the bias voltage control signals Φ1 to Φn is connected in series to the NMOS transistor TN1. . That is, the NMOS transistor TNa1
To TNan are N by bias voltage control signals Φ1 to Φn.
The number of stages connected to MOS transistor TN1 is changed.
【００５５】ここで、ＮＭＯＳトランジスタＴＮ１に
は、バイアス制御信号Φ１〜Φｎに基づいて、最上段か
らｋ個（０≦ｋ≦ｎ）のＮＭＯＳトランジスタＴＮa1〜
ＴＮakが直列接続されるとする。即ち、ノードＮ１に
は、直列接続されたｋ＋１個のＮＭＯＳトランジスタＴ
Ｎ１，ＴＮa1〜ＴＮakを介してウェルバイアス電圧ＶBB
が供給される。Here, based on the bias control signals Φ1 to Φn, the NMOS transistors TN1 have k (0 ≦ k ≦ n) NMOS transistors TNa1 to TNa1 to TN1.
It is assumed that TNak is connected in series. That is, k + 1 NMOS transistors T connected in series are connected to the node N1.
Well bias voltage VBB via N1, TNa1 to TNak
Is supplied.
【００５６】そのウェルバイアス電圧ＶBBは、バイアス
電圧発生回路２８の動作により低電位電源Ｖssから降下
する。そして、ウェルバイアス電圧ＶBBが直列接続され
たＮＭＯＳトランジスタＴＮ１，ＴＮa1〜ＴＮakの個数
（段数，ｋ＋１段）で決定される検出電位まで降下する
と、ノードＮ１の電位はＬレベルとなる。ノードＮ１の
電位は、インバータ回路２９により反転されてＨレベル
の信号がバイアス電圧発生回路２８に入力され、そのバ
イアス電圧発生回路２８は、Ｈレベルの信号に基づいて
動作を停止する。従って、ウェルバイアス電圧ＶBBは、
直列接続されたＮＭＯＳトランジスタＴＮ１，ＴＮa1〜
ＴＮakの個数（段数、この場合ｋ＋１段）で決定される
検出電位で落ち着き、一定となる。The well bias voltage VBB drops from the low potential power supply Vss by the operation of the bias voltage generation circuit 28. When the well bias voltage VBB drops to the detection potential determined by the number (the number of stages, k + 1) of the NMOS transistors TN1 and TNa1 to TNak connected in series, the potential of the node N1 becomes L level. The potential of the node N1 is inverted by the inverter circuit 29 and an H level signal is input to the bias voltage generation circuit 28, and the bias voltage generation circuit 28 stops operating based on the H level signal. Therefore, the well bias voltage VBB is
NMOS transistors TN1 and TNa1 to
It calms down and becomes constant at the detection potential determined by the number of TNaks (the number of stages, in this case, k + 1 stages).
【００５７】そして、ＮＭＯＳトランジスタＴＮ１はバ
イアス電圧制御信号Φ１〜Φｎに関わらない、即ち、Ｎ
ＭＯＳトランジスタＴＮ１は必ず含まれる。従って、ウ
ェルバイアス電圧ＶBBは、バイアス電圧制御信号Φ１〜
Φｎに基づいて変更されるＮＭＯＳトランジスタＴＮa1
〜ＴＮanの段数に応じた電位で一定となる。The NMOS transistor TN1 has no relation to the bias voltage control signals Φ1 to Φn, ie, N
MOS transistor TN1 is always included. Therefore, the well bias voltage VBB is equal to the bias voltage control signals Φ1 to Φ1.
NMOS transistor TNa1 changed based on Φn
It becomes constant at a potential corresponding to the number of stages of ＴTNan.
【００５８】上記したように、バイアス電圧制御信号Φ
１〜Φｎは、制御回路２５によりそのときのＤＲＡＭ２
１の動作モードに応じたバイアス電圧制御信号Φ１〜Φ
ｎを生成し出力する。例えば、制御回路２５は、スタン
バイモードの時にバイアス電圧制御信号Φ１のみをＨレ
ベル、他のバイアス電圧制御信号Φ２〜ΦｎをＬレベル
にする。すると、Ｈレベルのバイアス電圧制御信号Φ１
に基づいてＰＭＯＳトランジスタＴＰa1がオフし、Ｌレ
ベルのバイアス電圧制御信号Φ２〜Φｎに基づいてＰＭ
ＯＳトランジスタＴＰa2〜ＴＰanがオンする。As described above, the bias voltage control signal Φ
1 to φn are stored in the DRAM 2 at that time by the control circuit 25.
1 bias voltage control signals Φ1 to Φ in accordance with the operation mode
Generate and output n. For example, the control circuit 25 sets only the bias voltage control signal Φ1 to the H level and sets the other bias voltage control signals Φ2 to Φn to the L level in the standby mode. Then, the H-level bias voltage control signal Φ1
, The PMOS transistor TPa1 is turned off, and the PM transistor TPa1 is turned off based on the L-level bias voltage control signals.
The OS transistors TPa2-TPan are turned on.
【００５９】その結果、バイアス電圧検出回路２７の検
出電位は、ＮＭＯＳトランジスタＴＮ１，ＴＮa1で決定
される電位に変更される。そして、ウェルバイアス電圧
が決定された検出電位に達するとノードＮ１はＬレベル
となり、バイアス電圧発生回路２８は、ノードＮ１の電
位がインバータ回路２９により反転されたＨレベルの検
出信号を入力し動作を停止する。その結果、ウェルバイ
アス電圧ＶBBは、ＮＭＯＳトランジスタＴＮ１，ＴＮa1
で決定される電位に保たれる。As a result, the detection potential of the bias voltage detection circuit 27 is changed to a potential determined by the NMOS transistors TN1 and TNa1. When the well bias voltage reaches the determined detection potential, the node N1 becomes L level, and the bias voltage generation circuit 28 receives the H level detection signal in which the potential of the node N1 is inverted by the inverter circuit 29, and performs an operation. Stop. As a result, the well bias voltage VBB becomes the NMOS transistors TN1 and TNa1.
Is maintained at the potential determined by
【００６０】一方、、制御回路２５は、アクティブモー
ドの時にバイアス電圧制御信号Φ１〜Φ３をＨレベル、
他のバイアス電圧制御信号Φ４〜ΦｎをＬレベルにす
る。すると、Ｈレベルのバイアス電圧制御信号Φ１〜Φ
３に基づいてＰＭＯＳトランジスタＴＰa1〜ＴＰa3がオ
フし、Ｌレベルのバイアス電圧制御信号Φ４〜Φｎに基
づいてＰＭＯＳトランジスタＴＰa4〜ＴＰanがオンす
る。On the other hand, the control circuit 25 sets the bias voltage control signals Φ1 to Φ3 to H level in the active mode,
The other bias voltage control signals Φ4 to Φn are set to L level. Then, the H-level bias voltage control signals Φ1 to Φ
3, the PMOS transistors TPa1 to TPa3 are turned off, and the PMOS transistors TPa4 to TPan are turned on based on the L-level bias voltage control signals Φ4 to Φn.
【００６１】その結果、バイアス電圧検出回路２７の検
出電位は、ＮＭＯＳトランジスタＴＮ１，ＴＮa1〜ＴＮ
a3で決定される電位に変更される。この変更された検出
電位は、スタンバイモード時に変更された検出電位に比
べてＮＭＯＳトランジスタＴＮa2，ＴＮa3が多い分だけ
低くなる。As a result, the detection potential of the bias voltage detection circuit 27 becomes the NMOS transistors TN1, TNa1 to TN
The potential is changed to the potential determined by a3. The changed detection potential is lower than the detection potential changed in the standby mode by the amount of the NMOS transistors TNa2 and TNa3.
【００６２】そして、ウェルバイアス電圧が決定された
検出電位に達するとノードＮ１はＬレベルとなり、バイ
アス電圧発生回路２８は、ノードＮ１の電位がインバー
タ回路２９により反転されたＨレベルの検出信号を入力
し動作を停止する。その結果、ウェルバイアス電圧ＶBB
は、ＮＭＯＳトランジスタＴＮ１，ＴＮa1〜ＴＮa3で決
定される電位に保たれる。そして、一定に保たれるウェ
ルバイアス電圧ＶBBは、スタンバイモード時に比べて低
く（深く）なる。When the well bias voltage reaches the determined detection potential, the node N 1 goes to L level, and the bias voltage generation circuit 28 receives the H level detection signal obtained by inverting the potential of the node N 1 by the inverter circuit 29. And stop the operation. As a result, the well bias voltage VBB
Is maintained at a potential determined by the NMOS transistors TN1, TNa1 to TNa3. Then, the well bias voltage VBB kept constant becomes lower (deeper) than in the standby mode.
【００６３】即ち、メモリセルＣが形成されたウェル２
７のウェルバイアス電圧ＶBBは、ＤＲＡＭ２１の動作モ
ードに応じた電位に保たれる。その結果、動作モードに
応じたリフレッシュ特性となり、従来に比べてリフレッ
シュ特性が改善される。That is, the well 2 in which the memory cell C is formed
The well bias voltage VBB of 7 is maintained at a potential corresponding to the operation mode of the DRAM 21. As a result, the refresh characteristics correspond to the operation mode, and the refresh characteristics are improved as compared with the conventional case.
【００６４】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。○ＤＲＡＭ２１に備えられた
制御回路２５は、ロウ制御信号バーＲＡＳに基づいて、
該制御信号バーＲＡＳがＨレベルの時にはスタンバイモ
ード、制御信号バーＲＡＳがＬレベルの時にはアクティ
ブモードと判断する。そして、制御回路２５は、判断し
たその時々の動作モードに応じて、スタンバイモードの
時にバイアス電圧制御信号Φ１をＨレベル，バイアス信
号Φ２〜ΦｎをＬレベルにして出力する。また、制御回
路２５は、アクティブモードの時にバイアス電圧制御信
号Φ１〜Φ３をＨレベル、バイアス電圧制御信号Φ４〜
ΦｎをＬレベルにして出力する。バイアス電圧生成回路
２６は、制御回路２５から入力される複数のバイアス電
圧制御信号Φ１〜Φｎに基づいて、生成するウェルバイ
アス電圧ＶBBの電位を複数変化させる。複数のバイアス
電圧制御信号Φ１〜Φｎは、前記制御回路２５によりＤ
ＲＡＭ２１が動作するその時々の動作モードに応じて生
成される。従って、バイアス電圧生成回路２６は、ＤＲ
ＡＭ２１の動作モードに応じて複数の電圧値のうちの１
つを選択し、その選択した電圧に生成するウェルバイア
ス電圧ＶBBの電位を変化させ、メモリセルＣが形成され
たウェル２７に供給するようにした。その結果、メモリ
セルＣが形成されたウェル２７のウェルバイアス電圧Ｖ
BBは、ＤＲＡＭ２１の動作モードに応じた電位に保たれ
る。従って、動作モードに応じたリフレッシュ特性とな
り、リフレッシュ特性を改善することができる。○制御
回路２５は、外部から入力されるテストモード信号ＴＭ
に基づいて、その時の動作モードが通常モードかテスト
モードかを判断し、その時の動作モードがテストモード
の場合、所定間隔毎にウェルバイアス電圧ＶBBを繰り返
し上昇・下降させるようにバイアス電圧制御信号Φ１〜
Φｎのレベルを変更して出力する。そのバイアス電圧制
御信号Φ１〜Φｎに基づいて、バイアス電圧制御回路２
５は所定間隔毎に検出電位を変更し、ウェルバイアス電
圧ＶBBを繰り返し上昇・下降させるようにした。その結
果、外部からウェルバイアス電圧ＶBBを変更しなくても
ＤＲＡＭ２１の試験時間を短くする加速試験を行うこと
ができるので、パッケージングされたＤＲＡＭ２１の加
速試験を行うことができる。また、試験時間の短縮によ
る試験コストを削減することができる。As described above, the present embodiment has the following advantages. The control circuit 25 provided in the DRAM 21 performs the following based on the row control signal / RAS.
When the control signal RAS is at the H level, it is determined to be in the standby mode, and when the control signal RAS is at the L level, it is determined to be the active mode. Then, the control circuit 25 outputs the bias voltage control signal Φ1 at the H level and the bias signals Φ2 to Φn at the L level in the standby mode according to the determined operation mode at each time, and outputs the same. In the active mode, the control circuit 25 sets the bias voltage control signals Φ1 to Φ3 to H level, and sets the bias voltage control signals Φ4 to
Φn is set to L level and output. The bias voltage generation circuit 26 changes a plurality of potentials of the well bias voltage VBB to be generated based on the plurality of bias voltage control signals Φ1 to Φn input from the control circuit 25. The plurality of bias voltage control signals Φ1 to Φn are
It is generated according to the current operation mode in which the RAM 21 operates. Therefore, the bias voltage generation circuit 26
One of a plurality of voltage values according to the operation mode of AM21.
One of them is selected, the potential of the well bias voltage VBB generated at the selected voltage is changed, and the voltage is supplied to the well 27 in which the memory cell C is formed. As a result, the well bias voltage V of the well 27 in which the memory cell C is formed
BB is maintained at a potential corresponding to the operation mode of the DRAM 21. Therefore, the refresh characteristics are determined according to the operation mode, and the refresh characteristics can be improved. The control circuit 25 outputs the test mode signal TM input from the outside.
, It is determined whether the operation mode at that time is the normal mode or the test mode. If the operation mode at that time is the test mode, the bias voltage control signal Φ1 is set so that the well bias voltage VBB is repeatedly raised and lowered at predetermined intervals. ~
The level of Φn is changed and output. Based on the bias voltage control signals Φ1 to Φn, the bias voltage control circuit 2
Reference numeral 5 changes the detection potential at predetermined intervals to repeatedly raise and lower the well bias voltage VBB. As a result, the acceleration test for shortening the test time of the DRAM 21 can be performed without changing the well bias voltage VBB from the outside, so that the acceleration test of the packaged DRAM 21 can be performed. Further, the test cost can be reduced by shortening the test time.
【００６５】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。上記実施形態において、スタン
バイモードとアクティブモード以外の動作モードに応じ
たウェルバイアス電圧ＶBBをウェル２７に供給してリフ
レッシュ特性の改善を図るようにしてもよい。The present invention may be carried out in the following modes in addition to the above embodiment. In the above embodiment, the refresh characteristics may be improved by supplying the well 27 with the well bias voltage VBB according to an operation mode other than the standby mode and the active mode.
【００６６】例えば、制御回路２５は、入力される書き
込み制御信号バーＷＥに基づいて、その時の動作モード
がメモリセルＣからセル情報の読み出しを行うリードモ
ードかセル情報をメモリセルＣに書き込むライトモード
かを判断する。そして、制御回路２５は、判断した動作
モードに応じてライトモードの時にはウェルバイアス電
圧ＶBBを浅く、リードモードの時にはウェルバイアス電
圧ＶBBを深くするようにバイアス電圧制御信号Φ１〜Φ
ｎのレベルを変更して出力する。そのバイアス電圧制御
信号Φ１〜Φｎに基づいて、バイアス電圧生成回路２６
はその時々の動作モードに応じて検出電位を変更し、ラ
イトモードの時にはウェルバイアス電圧ＶBBが浅い電位
で一定となるように、リードモードの時にはウェルバイ
アス電圧が深い電位で一定となるようにそれぞれ制御す
る。この構成により、その時々の動作モード（リードモ
ード，ライトモード）に応じてウェルバイアス電圧ＶBB
を変更することで、各モードにおけるリフレッシュ特性
を改善することができる。For example, based on the input write control signal / WE, the control circuit 25 operates in a read mode for reading cell information from the memory cell C or a write mode for writing cell information to the memory cell C. Judge. The control circuit 25 adjusts the bias voltage control signals Φ1 to Φ1 so that the well bias voltage VBB is shallow in the write mode and deep in the read mode in accordance with the determined operation mode.
Change the level of n and output. Based on the bias voltage control signals Φ1 to Φn, the bias voltage generation circuit 26
Changes the detection potential according to the operation mode at that time, so that the well bias voltage VBB is constant at a shallow potential in the write mode, and is constant at the deep potential in the read mode. Control. With this configuration, the well bias voltage VBB is set in accordance with the current operation mode (read mode, write mode).
, The refresh characteristic in each mode can be improved.
【００６７】ところで、上記のライトモード及びリード
モードは、ＤＲＡＭ２１のアクティブモードの時に行わ
れる。即ち、ＤＲＡＭ２１は、アクティブモードとスタ
ンバイモードとを備え、更にアクティブモードはライト
モードとリードモードとに区別される。従って、制御回
路２５は、ロウ選択信号バーＲＡＳ及び書き込み制御信
号バーＷＥに基づいてバイアス電圧制御信号Φ１〜Φｎ
を生成する。そして、バイアス電圧生成回路２６は、入
力されるバイアス電圧制御信号Φ１〜Φｎに基づいてウ
ェルバイアス電圧ＶBBを生成し、スタンバイモードとラ
イトモードの時にウェル２７に供給するウェルバイアス
電圧ＶBBが浅く、リードモードの時にウェルバイアス電
圧ＶBBが深くなる。その結果、各モードにおけるリフレ
ッシュ時間が長くなり、リフレッシュ特性を改善するこ
とができる。The write mode and the read mode are performed when the DRAM 21 is in the active mode. That is, the DRAM 21 has an active mode and a standby mode, and the active mode is further classified into a write mode and a read mode. Therefore, the control circuit 25 controls the bias voltage control signals Φ1 to Φn based on the row selection signal RAS and the write control signal WE.
Generate Then, the bias voltage generation circuit 26 generates the well bias voltage VBB based on the input bias voltage control signals Φ1 to Φn. The well bias voltage VBB supplied to the well 27 in the standby mode and the write mode is shallow, and the read voltage is low. In the mode, the well bias voltage VBB becomes deep. As a result, the refresh time in each mode becomes longer, and the refresh characteristics can be improved.
【００６８】また、制御回路２５は、その時々のＤＲＡ
Ｍ２１の状態（例えば、ページモード，ＥＤＯ，ＣＢＲ
等）に応じてバイアス電圧制御信号Φ１〜Φｎのレベル
を変更して出力する。そのバイアス電圧制御信号Φ１〜
Φｎに基づいてバイアス電圧生成回路２６はウェルバイ
アス電圧ＶBBをウェル２７に供給し、リフレッシュ特性
の改善を図るようにしてもよい。The control circuit 25 sets the DRA at that time.
M21 state (for example, page mode, EDO, CBR)
And the like, the levels of the bias voltage control signals Φ1 to Φn are changed and output. The bias voltage control signals Φ1-
The bias voltage generation circuit 26 may supply the well bias voltage VBB to the well 27 based on Φn to improve the refresh characteristics.
【００６９】上記実施形態において、バイアス電圧生成
回路２６の回路構成を適宜変更して実施してもよい。例
えば、図４に示すように構成されたバイアス電圧生成回
路５１をＤＲＡＭ２１のチップ上に搭載する。バイアス
電圧生成回路５１は、バイアス電圧発生回路５２及びク
ランプ回路５３を備えている。バイアス電圧発生回路５
２は、駆動電源の供給により常時動作してウェルバイア
ス電圧ＶBBを降下させる。In the above embodiment, the circuit configuration of the bias voltage generation circuit 26 may be changed as appropriate. For example, the bias voltage generation circuit 51 configured as shown in FIG. The bias voltage generation circuit 51 includes a bias voltage generation circuit 52 and a clamp circuit 53. Bias voltage generation circuit 5
2 operates at all times by the supply of drive power to lower the well bias voltage VBB.
【００７０】クランプ回路５３は、ドレインが低電位電
源Ｖssに接続されたＮＭＯＳトランジスタＴＮ２、該ト
ランジスタＴＮ２に直列接続された複数（ｎ個）のＮＭ
ＯＳトランジスタＴＮb1〜ＴＮbn、及び、複数（ｎ個）
のＰＭＯＳトランジスタＴＰb1〜ＴＰbnを備える。ＮＭ
ＯＳトランジスタＴＮb1〜ＴＮbnはゲートとドレインと
が接続されたダイオード接続され、各ＮＭＯＳトランジ
スタＴＮb1〜ＴＮbnにはそれぞれＰＭＯＳトランジスタ
ＴＰb1〜ＴＰbnが並列接続される。各ＰＭＯＳトランジ
スタＴＰb1〜ＴＰbnのゲートにはそれぞれバイアス電圧
制御信号Φ１〜Φｎが入力される。各バイアス電圧制御
信号Φ１〜Φｎのレベルは、制御回路２５によりその時
々の動作モード（例えばアクティブモードとスタンバイ
モード）に応じて変更される。従って、各ＰＭＯＳトラ
ンジスタＴＰb1〜ＴＰbnは、動作モードに応じてオン又
はオフする。そして、ＮＭＯＳトランジスタＴＮ２に
は、その時々の動作モードに応じた段数のＮＭＯＳトラ
ンジスタＴＮb1〜ＴＮbnが直列接続される。そして、ウ
ェルバイアス電圧ＶBBが動作モードに応じたＮＭＯＳト
ランジスタＴＮb1〜ＴＮbnの段数により決定される検出
電位まで降下すると、クランプ回路５３はウェルバイア
ス電圧ＶBBを検出電位にクランプする、即ち、低電位電
源ＶssからＮＭＯＳトランジスタＴＮ２，ＴＮb1〜ＴＮ
bnを介して電荷を供給し、ウェルバイアス電圧ＶBBが動
作モードに応じた電位で保たれる。この構成により、上
記実施形態と同じく、リフレッシュ特性を改善すること
ができる。The clamp circuit 53 includes an NMOS transistor TN2 having a drain connected to the low potential power supply Vss, and a plurality (n) of NMs connected in series to the transistor TN2.
OS transistors TNb1 to TNbn and a plurality (n)
PMOS transistors TPb1 to TPbn. NM
The OS transistors TNb1 to TNbn are diode-connected with their gates and drains connected. PMOS transistors TPb1 to TPbn are connected in parallel to the NMOS transistors TNb1 to TNbn, respectively. The bias voltage control signals Φ1 to Φn are input to the gates of the PMOS transistors TPb1 to TPbn, respectively. The level of each of the bias voltage control signals Φ1 to Φn is changed by the control circuit 25 in accordance with the respective operation mode (for example, active mode and standby mode). Therefore, each of the PMOS transistors TPb1 to TPbn is turned on or off according to the operation mode. The NMOS transistor TN2 is connected in series with NMOS transistors TNb1 to TNbn of a number corresponding to the operation mode at each time. When the well bias voltage VBB drops to the detection potential determined by the number of stages of the NMOS transistors TNb1 to TNbn according to the operation mode, the clamp circuit 53 clamps the well bias voltage VBB to the detection potential, that is, the low potential power supply Vss. From the NMOS transistors TN2, TNb1 to TN
A charge is supplied via bn, and the well bias voltage VBB is maintained at a potential according to the operation mode. With this configuration, the refresh characteristics can be improved as in the above embodiment.
【００７１】[0071]
【発明の効果】以上詳述したように、請求項１乃至７に
記載の発明によれば、動作モードに応じてウェルバイア
ス電圧を制御してリフレッシュ特性の改善を図ることが
できる半導体記憶装置を提供することができる。As described in detail above, according to the first to seventh aspects of the present invention, there is provided a semiconductor memory device capable of controlling a well bias voltage in accordance with an operation mode to improve refresh characteristics. Can be provided.
【００７２】また、請求項８に記載の発明によれば、テ
ストモード時にウェルバイアス電圧を制御して試験時間
の短縮を図ることができる半導体記憶装置を提供するこ
とができる。According to the invention described in claim 8, a semiconductor memory device capable of controlling a well bias voltage in a test mode to shorten a test time can be provided.
【図１】 本発明の原理説明図。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】 一実施形態のＤＲＡＭのブロック回路図。FIG. 2 is a block circuit diagram of a DRAM of one embodiment.
【図３】 一実施形態のウェルバイアス電圧生成回路の
回路図。FIG. 3 is a circuit diagram of a well bias voltage generation circuit according to one embodiment;
【図４】 別のウェルバイアス電圧生成回路の回路図。FIG. 4 is a circuit diagram of another well bias voltage generation circuit.
【図５】 従来のウェルバイアス電圧生成回路の回路
図。FIG. 5 is a circuit diagram of a conventional well bias voltage generation circuit.
【図６】 従来のウェルバイアス電圧生成回路の回路
図。FIG. 6 is a circuit diagram of a conventional well bias voltage generation circuit.
１１ バイアス電圧生成回路 １２ ウェル Φ１〜Φｎ 制御信号 ＶBB ウェルバイアス電圧 11 Bias voltage generation circuit 12 Well Φ1-Φn Control signal VBB Well bias voltage
Claims (8)
れ、該ウェルに対してウェルバイアス電圧を生成するバ
イアス電圧生成回路を備え、外部から入力される制御信
号に基づいて設定される動作モードに応答して動作する
半導体記憶装置において、 前記バイアス電圧生成回路には、前記設定された動作モ
ードに対応したバイアス電圧制御信号が入力され、該バ
イアス電圧生成回路は、前記バイアス電圧制御信号に基
づいて複数の電圧値のうちの１つを選択し、その選択し
た電圧を有する前記ウェルバイアス電圧を出力するよう
にした半導体記憶装置。A bias voltage generation circuit connected to a well in which a memory cell is formed and configured to generate a well bias voltage for the well; and an operation mode set based on a control signal input from the outside. In the semiconductor memory device that operates in response, a bias voltage control signal corresponding to the set operation mode is input to the bias voltage generation circuit, and the bias voltage generation circuit receives a bias voltage control signal based on the bias voltage control signal. A semiconductor memory device which selects one of a plurality of voltage values and outputs the well bias voltage having the selected voltage.
て、 外部から入力される制御信号を入力し、該制御信号に基
づいて前記設定された動作モードに対応したバイアス電
圧制御信号を生成する制御信号生成回路を備え、 前記バイアス電圧生成回路は、前記制御信号生成回路が
生成したバイアス電圧制御信号を入力して前記複数の電
圧値のうちの１つを選択するようにした半導体記憶装
置。2. The semiconductor memory device according to claim 1, wherein a control signal input from the outside is input, and a bias voltage control signal corresponding to said set operation mode is generated based on said control signal. A semiconductor memory device comprising: a signal generation circuit; wherein the bias voltage generation circuit receives a bias voltage control signal generated by the control signal generation circuit and selects one of the plurality of voltage values.
において、 前記バイアス電圧生成回路は、 入力される検出信号に基づいて作動・停止し、作動時に
前記ウェルバイアス電圧を降下させるバイアス電圧発生
回路と、 前記ウェルバイアス電圧と前記バイアス電圧制御信号が
入力され、それぞれをダイオード接続し複数段直列接続
した第１のトランジスタを備え、前記バイアス電圧制御
信号に対応して前記第１のトランジスタの段数を変更し
て検出電位を変更し、該変更した検出電位と前記バイア
ス電圧とを比較し、その比較結果を出力するバイアス電
圧検出回路とから構成され、 前記バイアス電圧発生回路は、前記バイアス電圧検出回
路の出力する比較結果を前記検出信号として入力するよ
うにした半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein said bias voltage generation circuit operates and stops based on an input detection signal, and lowers said well bias voltage during operation. A circuit, a first transistor to which the well bias voltage and the bias voltage control signal are input, each of which is diode-connected and a plurality of stages are connected in series, and the number of stages of the first transistor corresponding to the bias voltage control signal And a bias voltage detection circuit for comparing the changed detection potential with the bias voltage and outputting a result of the comparison. The bias voltage generation circuit includes a bias voltage detection circuit. A semiconductor memory device wherein a comparison result output from a circuit is input as the detection signal.
において、 前記バイアス電圧生成回路は、 駆動電源の供給に基づいて作動して前記ウェルバイアス
電圧を下降させるバイアス電圧発生回路と、 前記ウェルバイアス電圧と前記バイアス電圧制御信号が
入力され、それぞれをダイオード接続して複数段直列接
続した第１のトランジスタを備え、前記バイアス電圧制
御信号に対応して前記第１のトランジスタの段数を変更
して検出電位を設定し、前記ウェルバイアス電圧が設定
した検出電位に達したときに前記変更された段数の第１
のトランジスタを介して低電位電源からウェルに電荷を
供給して前記ウェルバイアス電圧が検出電位以下となら
ないようにクランプするクランプ回路とから構成された
半導体記憶装置。4. The semiconductor memory device according to claim 1, wherein said bias voltage generation circuit operates based on a supply of a drive power supply to lower said well bias voltage; A bias voltage and the bias voltage control signal are input, a plurality of first transistors are diode-connected to each other and connected in series, and the number of stages of the first transistor is changed according to the bias voltage control signal. A detection potential is set, and when the well bias voltage reaches the set detection potential, the first number of the changed stages is set.
And a clamp circuit for supplying a charge from a low-potential power supply to the well through the transistor to clamp the well bias voltage so as not to be lower than a detection potential.
において、 前記各第１のトランジスタに第２のトランジスタを並列
に接続し、該第２のトランジスタの制御端子には前記バ
イアス電圧制御信号がそれぞれ入力され、前記第２のト
ランジスタを前記バイアス電圧制御信号に基づいてそれ
ぞれオンオフ制御して前記第１のトランジスタの段数を
変更するようにした半導体記憶装置。5. The semiconductor memory device according to claim 3, wherein a second transistor is connected in parallel with each of the first transistors, and a control terminal of the second transistor has a bias voltage control signal. Are respectively input, and the second transistors are respectively turned on and off based on the bias voltage control signal to change the number of stages of the first transistor.
記載の半導体記憶装置において、 前記制御信号生成回路は、前記制御信号として外部から
ロウアドレスストローブ信号を入力し、該ロウアドレス
ストローブ信号に基づいてその時の動作モードがアクテ
ィブモードかスタンバイモードかを判断し、両モードに
それぞれ対応して、前記スタンバイモードの時には前記
ウェルバイアス電圧を浅く、前記アクティブモードの時
には前記ウェルバイアス電圧を深くするようにバイアス
電圧制御信号を生成するようにした半導体記憶装置。6. The semiconductor memory device according to claim 2, wherein said control signal generation circuit inputs a row address strobe signal from outside as said control signal, and Based on the signal, it is determined whether the operation mode at that time is the active mode or the standby mode, and the well bias voltage is shallow in the standby mode and deep in the active mode corresponding to both modes. A semiconductor memory device that generates a bias voltage control signal.
記載の半導体記憶装置において、 前記制御信号生成回路は、前記制御信号として外部から
ロウアドレスストローブ信号及び書き込み制御信号を入
力し、両信号に基づいてその時の動作モードがスタンバ
イモード、ライトモード、及び、リードモードのいずれ
かを判断し、前記スタンバイモードとライトモードの時
には前記ウェルバイアス電圧が浅く、前記リードモード
の時には前記ウェルバイアス電圧が深くなるように前記
バイアス電圧制御信号を生成するようにした半導体記憶
装置。7. The semiconductor memory device according to claim 2, wherein the control signal generation circuit inputs a row address strobe signal and a write control signal from outside as the control signal, Based on both signals, the operation mode at that time is determined to be any one of a standby mode, a write mode, and a read mode. In the standby mode and the write mode, the well bias voltage is shallow, and in the read mode, the well bias voltage is low. A semiconductor memory device that generates the bias voltage control signal so that the voltage is increased.
記載の半導体記憶装置において、 前記制御信号生成回路には前記制御信号として外部から
テストモード信号が入力され、前記制御信号生成回路
は、前記テストモード信号に基づいてその時動作モード
がテストモードの場合、前記ウェルバイアス電圧を上昇
させるための前記バイアス電圧制御信号と、前記ウェル
バイアス電圧を降下させるための前記バイアス電圧制御
信号とを交互に出力するようにした半導体記憶装置。8. The semiconductor memory device according to claim 2, wherein an external test mode signal is input to said control signal generation circuit as said control signal, and said control signal generation circuit When the operation mode is the test mode based on the test mode signal, the bias voltage control signal for increasing the well bias voltage and the bias voltage control signal for decreasing the well bias voltage A semiconductor memory device that outputs data alternately.
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ID=14241884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9099230A Pending JPH10289578A (en) | 1997-04-16 | 1997-04-16 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10289578A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010066984A (en) * | 2008-09-10 | 2010-03-25 | Ricoh Co Ltd | Current restriction circuit and method for driving the same |
| US8174866B2 (en) | 2009-09-08 | 2012-05-08 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
-
1997
- 1997-04-16 JP JP9099230A patent/JPH10289578A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010066984A (en) * | 2008-09-10 | 2010-03-25 | Ricoh Co Ltd | Current restriction circuit and method for driving the same |
| US8174866B2 (en) | 2009-09-08 | 2012-05-08 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020924 |