JP2006215854A - 半導体メモリシステム - Google Patents
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Abstract
【課題】MCP製品等の半導体メモリシステムにおいて、複数個存在するRAMのコントローラによる制御を容易にする。
【解決手段】第1のRAM2と、第1のRAM2に隣接して配置された第2のRAM2と、第1及び第2のRAMに接続されたセレクトアドレス(SA)ピン及びチップセレクト(/CS)ピンを備えるコントローラ4とを備え、第1及び第2のRAMは、セレクトアドレス(SA)ピンによって、コマンドの選択/非選択を制御され、コントローラ4は、セレクトアドレス(SA)ピンを用いることによって、第1及び第2のRAM2の選択/非選択を制御する半導体メモリシステム。
【選択図】図1
【解決手段】第1のRAM2と、第1のRAM2に隣接して配置された第2のRAM2と、第1及び第2のRAMに接続されたセレクトアドレス(SA)ピン及びチップセレクト(/CS)ピンを備えるコントローラ4とを備え、第1及び第2のRAMは、セレクトアドレス(SA)ピンによって、コマンドの選択/非選択を制御され、コントローラ4は、セレクトアドレス(SA)ピンを用いることによって、第1及び第2のRAM2の選択/非選択を制御する半導体メモリシステム。
【選択図】図1
Description
本発明は、半導体メモリシステムに関し、特にマルチ・チップ・パッケージ(MCP)製品におけるランダム・アクセス・メモリ(RAM)の制御を容易にした半導体メモリシステムに関する。
近年、半導体メモリの大容量化および縮小化に伴い、MCP製品の要求が高まっている。MCPは、特に、低消費電力用シンクロナス・ダイナミックRAM(LPSDRAM)、スタティックRAM(SRAM)、擬似SRAM(PSRAM)、ファースト・サイクルRAM(FCRAM)などのRAMとNAND型フラッシュメモリ、NOR型フラッシュメモリ等の不揮発性メモリとの組合せが主流であり、小さなスペースでRAMの大容量化が実現できることから、携帯機器やスーパーコンピュータ等で幅広く用いられている。
通常のRAMにおいてコマンドの入力を行う場合には、必ずチップセレクト信号(/CS)としてチップセレクトピン(/CSピン)に“L”が入力されることから、LPSDRAMが複数個搭載されたMCP製品おいて、RAMの個数分だけコントローラのチップセレクトピンからチップセレクト信号(/CS信号)を出力することにより、各々の半導体メモリを独立に制御できる。
しかしながら、現状の半導体メモリシステムにおける複数本の/CSピンを使用した制御においては、RAMの個数だけ、/CSピンが必要となる。すなわち、RAMが4個あれば/CSピンも4本、RAMが8個あれば/CSピンも8本必要となり、搭載されるRAMの個数が増えれば増えるほど/CSピンの本数も増加するという問題点がある。
又、RAMの大容量化に伴い、複数個のRAMを2倍あるいは4倍のセル容量を有する大容量のRAM1個に置き換えた場合に、/CSピンは1本でよくなるが、逆にアドレスピンはRAMの大容量化に伴い本数を増加する必要が生じる。しかしながら、従来のMCP構成において大容量化を行った場合に、/CSピンは複数本存在するために不必要な/CSピンが残るのに対し、逆にアドレスピンが大容量化に対応されていないために、RAMの置き換え毎にコントローラの再設計が必要となり、結果としてコストの増加を引き起こすという問題点がある。
特性の異なる少なくとも2個のメモリユニットを搭載し、メモリ使用環境設定時、或いはジョブ実行途中、メモリユニットを切り替えて使用する構成のメモリシステムについては、既に開示されている(例えば、特許文献1参照。)。或いは又、デコーダを用いずに、各メモリ回路を選択状態又は非選択状態に設定する構成のメモリシステムについても既に開示されている(例えば、特許文献2参照。)。
しかしながら、特許文献1のメモリシステムにおいては、搭載されるメモリの特性が異なり、高速アクセス可能なメモリと低速大容量のメモリを切り替えて使用する構成を想定している。又、特許文献2のメモリシステムにおいては、メモリデバイスに論理制御素子を設けて、各メモリ回路を選択状態又は非選択状態に設定している。
特開平10−240607号公報
特開平8−180668号公報
本発明は、MCP製品等の半導体メモリシステムにおいて、複数個存在するRAMのコントローラによる制御を容易にする。
本発明の一態様は、(イ)第1のRAMと、(ロ)第1のRAMに隣接して配置された第2のRAMと、(ハ)第1及び第2のRAMの選択/非選択を制御するセレクトアドレスピン,チップセレクトピンを備え、セレクトアドレスピンを用いることによって、第1及び第2のRAMの選択/非選択を制御するコントローラとを備える半導体メモリシステムであることを要旨とする。
本発明の半導体メモリシステムによれば、複数個存在するRAMのコントローラによる制御を容易にすることができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロックの平面寸法、各回路構成の平面寸法、各波形のタイミングチャート等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための半導体メモリシステムや方法を例示するものであって、この発明の技術的思想は、各ブロックの構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
本発明の実施の形態に係る半導体メモリシステムでは、複数のRAMのコマンド入力の有無をSAピンにて制御することにより活性させるRAMを選択し、また/CSピンは1本で共有して制御することにより、RAMを大容量化した場合においても、SAピンを通常のアドレスピンに転用することでコントローラを再設計することなくRAMの置換えが可能となる。
本発明の実施の形態に係る半導体メモリシステムによれば、同一RAMが複数個存在するMCP製品等において、SAピンによるRAMの選択/非選択の制御が可能となり、RAMを更に大容量のRAMに置き換える場合においても、SAピンを通常のアドレスピンに転用することにより、コントローラを共有することが可能となる。従って、本発明の実施の形態に係る半導体メモリシステムは、コスト削減に大変有効である。
本発明は、MCP製品において、複数個存在するRAMのうちコマンド入力を行うRAMの選択を、チップセレクトピン/CSでなくセレクトアドレスピンSAを用いることにより、コントローラにおけるRAMの制御を容易にした半導体メモリシステムに関するものである。
[検討例]
まず、本発明の実施の形態の基礎として検討した検討例に係る半導体メモリシステムは、図11に示すように、裏面に半田ボール6を接続した基板5と、基板5の表面上に搭載されたコントローラ4と、コントローラ4上に搭載されたRAM2と、それぞれRAM2およびコントローラ4と基板5間を接続するボンディングワイヤ8と、全体を実装するモールド樹脂9を備える。図11は、MCP製品等に適用される半導体メモリシステムの模式的断面構成であり、コントローラ4とRAM2が積層構造になっており、ボンディングワイヤ8により入出力ピンの接続が行われている。
まず、本発明の実施の形態の基礎として検討した検討例に係る半導体メモリシステムは、図11に示すように、裏面に半田ボール6を接続した基板5と、基板5の表面上に搭載されたコントローラ4と、コントローラ4上に搭載されたRAM2と、それぞれRAM2およびコントローラ4と基板5間を接続するボンディングワイヤ8と、全体を実装するモールド樹脂9を備える。図11は、MCP製品等に適用される半導体メモリシステムの模式的断面構成であり、コントローラ4とRAM2が積層構造になっており、ボンディングワイヤ8により入出力ピンの接続が行われている。
図12は図11におけるMCP製品等に適用される半導体メモリシステムの全体配置図を示しているが、一例としてコントローラ4が1個、RAM2が2個の構成を示している。通常のMCP製品等に適用される半導体メモリシステムにおいては、RAM2の個数分だけコントローラ4からチップセレクト信号(/CS1,/CS2)を出力しており、この/CS1信号,/CS2信号を用いてRAM2を制御している。
また、図13は、検討例に係る半導体メモリシステムにおける、コマンドデコードを行う回路のシステムブロック構成図の一例である。このコマンドデコードを行う回路はコマンド入力&制御回路24(図3)内に含まれている。
コマンドデコードを行う回路は、図13に示すように、CLK、/CS、/RAS、/CAS、/WEの入力ピンの情報をそれぞれチップ内部に取り込むインプットレシーバ261,262,263,264,265と、チップ内部に取り込んだ入力ピンの内部ノードCSIN,RASIN,CASIN,WEINをそれぞれ半クロックサイクルラッチするインプットラッチ回路281,282,283,284と、インプットラッチ回路281,282,283,284の出力信号を受けてコマンドを決定するコマンドデコーダ30とを備える。
次に図14のタイミング波形図を用いて、図13の動作を説明する。ここでは、一例としてバンクアクティブおよびプリチャージの動作を説明する。
/CSが“L”、/RASが“L”、/CASが“H”、/WEが“H”の組合せによりバンクアクティブ動作が受け付けられることから、チップ内部の信号CSLTCに“H”、RASLTCに“H”、CASLTCに“L”、WELTCに“L”が伝播され、半クロックサイクル期間中CLK、/CS、/RAS、/CAS、/WEの入力ピンの情報を保持する。これによりACTV信号が“H”になり、このACTV信号を受けてコア回路(図3)内の任意のワード線(WL)が活性される。
また、/CSが“L”、/RASが“L”、/CASが“H”、/WEが“L”の組合せによりプリチャージ動作が受け付けられることから、チップ内部の信号CSLTCに“H”、RASLTCに“H”、CASLTCに“L”、WELTCに“H”が伝播され、半クロックサイクル期間中、チップ内部に取り込んだ入力ピンの内部ノードCSIN,RASIN,CASIN,WEINの情報を保持する。これによりPREC信号が“H”になり、この信号を受けてWLがプリチャージされる。
[第1の実施の形態]
本発明の第1の実施の形態に係る半導体メモリシステムは、図1に示すように、第1のRAM2と、第1のRAM2に隣接して配置された第2のRAM2と、第1及び第2のRAM2に接続されたSAピン及び/CSピンを備えるコントローラ4とを備え、第1及び第2のRAM2は、SAピンによって、コマンドの選択/非選択を制御され、コントローラ4は、SAピンを用いることによって、第1及び第2のRAM2の選択/非選択を制御する。第1及び第2のRAM2は、図4に示すように、それぞれコマンドのデコードを行う回路を備える。コマンドのデコードを行う回路は、図6に示すように、任意のボンディングパッドにおけるボンディングの有無により、SAピンによるコマンドの選択/非選択を制御するボンディング回路を備える。又、コマンドのデコードを行う回路は、図7に示すように、任意のヒューズの切断の有無により、SAピンによるコマンドの選択/非選択を制御するヒューズ回路を備える。また、図1(b)に示すように、SAピンを通常のアドレスピンに転用しても良い。
本発明の第1の実施の形態に係る半導体メモリシステムは、図1に示すように、第1のRAM2と、第1のRAM2に隣接して配置された第2のRAM2と、第1及び第2のRAM2に接続されたSAピン及び/CSピンを備えるコントローラ4とを備え、第1及び第2のRAM2は、SAピンによって、コマンドの選択/非選択を制御され、コントローラ4は、SAピンを用いることによって、第1及び第2のRAM2の選択/非選択を制御する。第1及び第2のRAM2は、図4に示すように、それぞれコマンドのデコードを行う回路を備える。コマンドのデコードを行う回路は、図6に示すように、任意のボンディングパッドにおけるボンディングの有無により、SAピンによるコマンドの選択/非選択を制御するボンディング回路を備える。又、コマンドのデコードを行う回路は、図7に示すように、任意のヒューズの切断の有無により、SAピンによるコマンドの選択/非選択を制御するヒューズ回路を備える。また、図1(b)に示すように、SAピンを通常のアドレスピンに転用しても良い。
本発明の第1の実施の形態に係る半導体メモリシステムにおけるMCPの全体配置は、一例として、図1(a)に示すように、1個のコントローラ4と、2個のRAM2とを備える。/CSピンは2個のRAM2で共有し、セレクトアドレスSAの“L”/“H”により2個のRAM2のどちらを選択するかを決定している。また、図1(b)は、2個のRAM2を容量が2倍の1個のRAM3に置き換えた場合を想定した図を示しており、セレクトアドレスSAを通常のアドレス(Address)に転用することにより、共通のコントローラ4を用いて容量の異なるRAMを制御することが可能となることがわかる。
図2は、本発明の第1の実施の形態に係る半導体メモリシステムにおいて、MCP構成に配置されるRAMのひとつであるLPSDRAMにおける、主要コマンドに対応したピン入力を示した表である。LPSDRAMにおいては、/CSピンのロウ(L)およびコマンドピン(LPSDRAMにおいては/RAS,/CAS,/WE)のハイ(H)或いはロウ(L)を受けてコマンドが決定され、RAMの制御が行われている。
図3は、本発明の第1の実施の形態に係る半導体メモリシステムにおいて適用されるLPSDRAMのチップ構成を示している。LPSDRAMはチップ構成上、バンク0〜3を構成するそれぞれのコア回路100,101,102,103およびコア回路100,101,102,103の制御を行う周辺回路12により構成される。
周辺回路12は、図3に示すように、パッド群14を含み,コマンドの入力および制御を行うコマンド入力&制御回路24と、パッド群14を含み,データの入出力および制御を行うデータ入出力&制御回路22と、コアのロウ系回路を制御するロウ回路18と、コアのカラム系回路を制御するカラム回路20と、DCレギュレータを制御するDC回路16とから構成される。
図4は、本発明の第1の実施の形態に係る半導体メモリシステムにおいて適用されるアドレスデコーダ回路34を用いたコマンドのデコードを行う回路を実現したシステム図である。このコマンドデコードを行う回路は図3におけるコマンド入力&制御回路24内に含まれている。又、図1(a),(b)におけるコントローラ4は、半導体メモリシステム上、MCP構成のRAM2の外部に実装されているものである。この外部のコントローラ4からSA信号が周辺回路12内のコマンドのデコードを行う回路に入力されて、アドレスデコーダ回路34の動作を制御する。
図13のコマンドデコードを行う回路のシステムブロック構成図と異なる箇所は、セレクトアドレスSAのインプットレシーバ266、インプットラッチ285、アドレスデコーダ回路34およびボンディング回路またはヒューズ回路32が追加されている点である。
アドレスデコーダ回路34は、例えば、図5(a)に示すように、2入力のエクスクルーシブオア回路36から構成されている。各々の入力には、CLKINTを用いてSAINが半クロック期間中ラッチされた信号SALTCと、BDG(ボンディング信号)またはFUSE(ヒューズ信号)が入力され、SADEC信号が出力される。
このアドレスデコーダ回路34は、図5(b)の真理値表より、BDGまたはFUSEが“H”であれば、SALTC“L”の入力によりSADECは“H”が出力される。また、BDGまたはFUSEが“L”であれば、SALTC“H”の入力によりSADECは“H”が出力される。
よって、BDGまたはFUSE信号を“L”または“H”に切替えることにより、コマンドが受け付けられるセレクトアドレスSAの条件をチップ毎に変更することが可能である。
図6は、図4におけるBDG信号を制御するボンディング回路の具体的な構成例である。
ボンディング回路は一例として、1つのボンディングパッド42と、接地電位VSSが供給されるVSSパッド40と、常時オンだが電源供給能力が極めて低いpチャネルトランジスタ46と、2個のインバータ44,45から構成される。
ここで、ボンディングパッド42にボンディングワイヤとリードフレーム38を介してVSSパッド40に供給されるVSSが供給される場合には、最初のインバータ44の入力が“L”になることから、2つ目のインバータ45の出力BDGも“L”になる。これに対し、ボンディングパッド42にVSS が供給されない場合は、常時オンのpチャネルトランジスタ46により、最初のインバータ44の入力が“H”になることから、2つ目のインバータ45の出力BDGも“H”になる。
図6に示すボンディング回路を用いることにより、ボンディングパッド42におけるVSS ボンディングの有無により、BDG信号の“L”/“H”を切替えることが可能である。
図7(a)は、図4におけるFUSE信号を制御するヒューズ回路の具体的な構成例である。ヒューズ回路は、例えば1個のpチャネルトランジスタ51と、1個のnチャネルトランジスタ52と、1個のヒューズ53と、3個のインバータ48,49,50とから構成される。
また、図7(b)には、パワーアップ時のbFPUP、FPUN、FUSE信号を記載しているが、パワーアップシーケンスにおいてまずbPFUPが“L”から“H”に切替り、その後にFPUNが“L”から“H”に切替る。その後にFPUNが“H”から“L”に切替り、パワーアップシーケンスが終了する。
ここで、図7(a)中のヒューズ53が切られていない場合は、bFPUP、FPUN信号が共に“H”になることにより、最初のインバータ49の入力が“L”に切替り、最後のインバータ50の出力FUSEも“L”に切替る。
これに対し、ヒューズ53が切られている場合には,bFPUP、FPUNが共に“H”になった場合においても、最初のインバータ49の入力はVSS 電源へのパスがなくなることから“H”を保持し、これにより最後のインバータ50の出力FUSEも“H”を保持する。
図7(a)に示すFUSE信号を制御するヒューズ回路を用いれば、ヒューズ53が切られているか否かにより、FUSE信号の“L”/“H”を切替えることが可能である。
次に図8のタイミング波形図を用いて、図4の動作を説明する。ここでは、一例としてバンクアクティブおよびプリチャージの動作を説明する。
図8のタイミング波形図が図14のタイミング波形図と異なる箇所は、SAピンが追加され、SA信号の“H”/“L”によりコマンドを受け付けるか否かを決定している点である。
着目のRAMにおけるBDGまたはFUSE信号が仮に“H”だった場合に、バンクアクティブコマンドと同時に実線のセレクトアドレスSAが入力されることによりバンクアクティブ制御信号ACTVは“H”に切替り、WLを活性化する。これと同様に、プリチャージコマンドと同様に実線のセレクトアドレスSAが入力されることによりプリチャージ制御信号PRECは“H”に切替り、WLをプリチャージする。
これに対し、逆データである点線のセレクトアドレスSAが入力されることによりコマンドは非選択となり、バンクアクティブコマンドあるいはバンクプリチャージコマンドが入力された場合においても、WLは活性化されず、またプリチャージも受け付けない。
本発明の第1の実施の形態に係る半導体メモリシステムを用いれば、同一RAMにおいてボンディングパッドへのワイヤボンディング有無あるいはヒューズの切断の有無により、セレクトアドレスSAの“L”/“H”のどちらでコマンドを受け付けるかの選択が可能であり、この制御を有するRAMを用いることにより、/CSは共有のピンを使用しSAピンの情報で2個の同一RAMの片方のみを動作させることが可能なMCP構造を実現できる。
本発明の第1の実施の形態に係る半導体メモリシステムによれば、複数個存在するRAMのうちコマンド入力を行うRAMの選択を、/CSピンでなくSAピンを用いることにより、コントローラにおけるRAMの制御を容易にすることができる。
本発明の第1の実施の形態に係る半導体メモリシステムによれば、複数のRAMのコマンド入力の有無をSAピンにて制御することにより活性させるRAMを選択し、また/CSピンは1本で共有して制御することにより、RAMを大容量化した場合においても、SAピンを通常のアドレスピンに転用することでコントローラを再設計することなくRAMの置換えが可能となり、この結果コスト低減を実現することができる。また、RAMを制御するピン数の削減にも有効である。
[第2の実施の形態]
本発明の第2の実施の形態に係る半導体メモリシステムは、図1に示すように、第1のRAM2と、第1のRAM2に隣接して配置された第2のRAM2と、第1及び第2のRAM2に接続されたSAピン及び/CSピンを備えるコントローラ4とを備え、第1及び第2のRAM2は、SAピンによって、コマンドの選択/非選択を制御され、コントローラ4は、SAピンを用いることによって、第1及び第2のRAM2の選択/非選択を制御する。第1及び第2のRAM2は、図9に示すように、それぞれコマンドのデコードを行う回路を備える。コマンドのデコードを行う回路は、図6に示すように、任意のボンディングパッドにおけるボンディングの有無により、SAピンによるコマンドの選択/非選択を制御するボンディング回路を備える。又、コマンドのデコードを行う回路は、図7に示すように、任意のヒューズの切断の有無により、SAピンによるコマンドの選択/非選択を制御するヒューズ回路を備える。また、図1(b)に示すように、SAピンを通常のアドレスピンに転用しても良い。
本発明の第2の実施の形態に係る半導体メモリシステムは、図1に示すように、第1のRAM2と、第1のRAM2に隣接して配置された第2のRAM2と、第1及び第2のRAM2に接続されたSAピン及び/CSピンを備えるコントローラ4とを備え、第1及び第2のRAM2は、SAピンによって、コマンドの選択/非選択を制御され、コントローラ4は、SAピンを用いることによって、第1及び第2のRAM2の選択/非選択を制御する。第1及び第2のRAM2は、図9に示すように、それぞれコマンドのデコードを行う回路を備える。コマンドのデコードを行う回路は、図6に示すように、任意のボンディングパッドにおけるボンディングの有無により、SAピンによるコマンドの選択/非選択を制御するボンディング回路を備える。又、コマンドのデコードを行う回路は、図7に示すように、任意のヒューズの切断の有無により、SAピンによるコマンドの選択/非選択を制御するヒューズ回路を備える。また、図1(b)に示すように、SAピンを通常のアドレスピンに転用しても良い。
本発明の第2の実施の形態に係る半導体メモリシステムにおけるMCPの全体配置は、一例として、図1(a)に示すように、1個のコントローラ4と、2個のRAM2とを備える。/CSピンは2個のRAM2で共有し、セレクトアドレスSAの“L”/“H”により2個のRAM2のどちらを選択するかを決定している。また、図1(b)は、2個のRAM2を容量が2倍の1個のRAM3に置き換えた場合を想定した図を示しており、セレクトアドレスSAを通常のアドレス(Address)に転用することにより、共通のコントローラ4を用いて容量の異なるRAMを制御することが可能となる。
図9は、本発明の第2の実施の形態に係る半導体メモリシステムにおいて適用される,アドレスデコーダ回路34を用いたコマンドのデコードを行う回路を実現したシステム図である。第1の実施の形態の図4と異なる点は、複数のセレクトアドレス(SA1,SA2)によるコマンドの選択を実現し、セレクトアドレスSAが2本に増えている点である。
このコマンドデコードを行う回路は図3におけるコマンド入力&制御回路24内に含まれている。又、図1(a),(b)におけるコントローラ4は、半導体メモリシステム上、MCP構成のRAM2の外部に実装されているものである。この外部のコントローラ4からSA信号が周辺回路12内のコマンドのデコードを行う回路に入力されて、アドレスデコーダ回路34の動作を制御する。
図9におけるアドレスデコーダ回路34の具体的な回路構成は、図10(a)に示すように、2つのエクスクルーシブオア回路54,56と、1つの2入力NAND回路58と、1つのインバータ60とから構成される。
図9(a)のアドレスデコーダ回路34において、図9(b)の真理値表に示すように、BDG1またはFUSE1、BGD2またはFUSE2の入力を“L”または“H”に切替えることにより、SA1、SA2の4通りの組合せのうち任意の1つの組合せでコマンドを受け付けることが可能となる。
本発明の第2の実施の形態に係る半導体メモリシステムを用いることにより、SA1、SA2の2本のセレクトアドレスを用いることにより4個のRAMを独立に制御することが可能となり、更にセレクトアドレスとボンディング信号BDGまたはヒューズ信号FUSEを各々N本(任意の値)に増やすことにより、2のN乗個分のRAMを独立に制御することが可能である。
本発明の第2の実施の形態に係る半導体メモリシステムによれば、複数個存在するRAMのうちコマンド入力を行うRAMの選択を、/CSピンでなくSAピンを用いることにより、コントローラにおけるRAMの制御を容易にすることができる。
本発明の第2の実施の形態に係る半導体メモリシステムによれば、複数のRAMのコマンド入力の有無をSAピンにて制御することにより活性させるRAMを選択し、また/CSピンは1本で共有して制御することにより、RAMを大容量化した場合においても、SAピンを通常のアドレスピンに転用することでコントローラを再設計することなくRAMの置換えが可能となり、この結果コスト低減を実現することができる。また、RAMを制御するピン数の削減にも有効である。
[その他の実施の形態]
上記のように、本発明は第1乃至第2の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第1乃至第2の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
2…RAM
3…RAM(容量2倍)
4…コントローラ
6…半田ボール
8…ボンディングワイヤ
9…モールド樹脂
100〜103・・・コア回路(バンク0〜3)
12・・・周辺回路
14・・・パッド群
16・・・DC回路
18・・・ロウ回路
20・・・カラム回路
22・・・データ入出力&制御回路
24・・・コマンド入力&制御回路
261〜267・・・インプットレシーバ
281〜286・・・インプットラッチ
30・・・コマンドデコーダ
32・・・ボンディング回路またはヒューズ回路
34・・・アドレスデコーダ
36,54,56・・・エクスクルーシブオア回路
38・・・リードフレーム
40・・・Vssパッド
42・・・ボンディングパッド
44,45,48,49,50,60・・・インバータ
46,51・・・pチャネルトランジスタ
52・・・npチャネルトランジスタ
58・・・NAND回路
3…RAM(容量2倍)
4…コントローラ
6…半田ボール
8…ボンディングワイヤ
9…モールド樹脂
100〜103・・・コア回路(バンク0〜3)
12・・・周辺回路
14・・・パッド群
16・・・DC回路
18・・・ロウ回路
20・・・カラム回路
22・・・データ入出力&制御回路
24・・・コマンド入力&制御回路
261〜267・・・インプットレシーバ
281〜286・・・インプットラッチ
30・・・コマンドデコーダ
32・・・ボンディング回路またはヒューズ回路
34・・・アドレスデコーダ
36,54,56・・・エクスクルーシブオア回路
38・・・リードフレーム
40・・・Vssパッド
42・・・ボンディングパッド
44,45,48,49,50,60・・・インバータ
46,51・・・pチャネルトランジスタ
52・・・npチャネルトランジスタ
58・・・NAND回路
Claims (5)
- 第1のRAMと、
前記第1のRAMに隣接して配置された第2のRAMと、
前記第1及び第2のRAMの選択/非選択を制御するセレクトアドレスピン,チップセレクトピンを備え、前記セレクトアドレスピンを用いることによって、前記第1及び第2のRAMの選択/非選択を制御するコントローラ
とを備えることを特徴とする半導体メモリシステム。 - 前記第1及び第2のRAMは、それぞれコマンドのデコードを行う回路を備えることを特徴とする請求項1記載の半導体メモリシステム。
- 前記コマンドのデコードを行う回路は、ボンディングパッドにおけるボンディングの有無により、前記コマンドの選択/非選択を制御するボンディング回路を備えることを特徴とする請求項1記載の半導体メモリシステム。
- 前記コマンドのデコードを行う回路は、ヒューズの切断の有無により、前記コマンドの選択/非選択を制御するヒューズ回路を備えることを特徴とする請求項1記載の半導体メモリシステム。
- 前記セレクトアドレスピンをアドレスピンに転用することを特徴とする請求項1記載の半導体メモリシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005028611A JP2006215854A (ja) | 2005-02-04 | 2005-02-04 | 半導体メモリシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005028611A JP2006215854A (ja) | 2005-02-04 | 2005-02-04 | 半導体メモリシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006215854A true JP2006215854A (ja) | 2006-08-17 |
Family
ID=36979042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005028611A Withdrawn JP2006215854A (ja) | 2005-02-04 | 2005-02-04 | 半導体メモリシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006215854A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009193658A (ja) * | 2008-02-14 | 2009-08-27 | Hynix Semiconductor Inc | 半導体メモリ装置の入力回路及びその制御方法 |
US7821851B2 (en) | 2007-06-19 | 2010-10-26 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of operating in a plurality of operating modes and method for controlling thereof |
-
2005
- 2005-02-04 JP JP2005028611A patent/JP2006215854A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7821851B2 (en) | 2007-06-19 | 2010-10-26 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of operating in a plurality of operating modes and method for controlling thereof |
JP2009193658A (ja) * | 2008-02-14 | 2009-08-27 | Hynix Semiconductor Inc | 半導体メモリ装置の入力回路及びその制御方法 |
US8477557B2 (en) | 2008-02-14 | 2013-07-02 | SK Hynix Inc. | Input circuit of semiconductor memory apparatus and controlling method thereof |
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Legal Events
Date | Code | Title | Description |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080513 |