JPH1027905A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH1027905A JPH1027905A JP8183216A JP18321696A JPH1027905A JP H1027905 A JPH1027905 A JP H1027905A JP 8183216 A JP8183216 A JP 8183216A JP 18321696 A JP18321696 A JP 18321696A JP H1027905 A JPH1027905 A JP H1027905A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type semiconductor
- conductivity type
- type
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 425
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000012535 impurity Substances 0.000 claims abstract description 126
- 238000009826 distribution Methods 0.000 claims abstract description 44
- 230000007423 decrease Effects 0.000 claims abstract description 24
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 21
- 238000010438 heat treatment Methods 0.000 claims description 18
- 230000005669 field effect Effects 0.000 abstract 2
- 239000012212 insulator Substances 0.000 abstract 2
- 239000002184 metal Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 193
- 230000015556 catabolic process Effects 0.000 description 27
- 239000011229 interlayer Substances 0.000 description 15
- 230000005684 electric field Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
圧を確保したままオン抵抗を低減する。 【解決手段】 p-型エピタキシャル層1Bをドレイン領
域とし、前記p-型エピタキシャル層1Bの主面に形成さ
れたn型半導体領域6をチャネル形成領域とし、前記n
型半導体領域6の主面に形成されたp+型半導体領域をソ
ース領域とする縦型MISFETQを有する半導体装置
であって、前記p-型エピタキシャル層1Bの底面から前
記n型半導体領域6の底面までの高さに相当する領域2
Aの不純物濃度分布を、前記p-型エピタキシャル層1B
の底面からその主面に向って徐々に不純物の濃度が低く
なる濃度勾配で構成する。
Description
し、特に、縦型トランジスタを有する半導体装置に適用
して有効な技術に関するものである。
れる半導体装置として、例えば、縦型MISFET(M
etal Insulator Semicodutor Field Effect Trans
istor)を複数個塔載した半導体装置がある。この種の半
導体装置は、複数個の縦型MISFETの夫々を電気的
に並列に接続している。
ル導電型で構成されている。このpチャネル導電型の縦
型MISFETは、主に、チャネル形成領域、ゲート絶
縁膜、ゲート電極、ソース領域及びドレイン領域で構成
されている。ドレイン領域は、p+型半導体基板及びこの
p+型半導体基板の主面上に形成されたp-型エピタキシャ
ル層で構成されている。このp-型エピタキシャル層はp+
型半導体基板の不純物濃度に比べて低い不純物濃度で構
成されている。チャネル形成領域は、p-型エピタキシャ
ル層の主面に形成されたn型半導体領域で構成されてい
る。このn型半導体領域は、p-型エピタキシャル層の不
純物濃度に比べて高く、p+型半導体基板の不純物濃度に
比べて低い不純物濃度で構成されている。ソース領域
は、n型半導体領域の主面に形成されたp+型半導体領域
で構成されている。このp+型半導体領域はn型半導体領
域の不純物濃度に比べて高い不純物濃度で構成されてい
る。
用される半導体装置として、例えば、縦型バイポーラト
ランジスタを複数個塔載した半導体装置がある。この種
の半導体装置は、複数個の縦型バイポーラトランジスタ
の夫々を電気的に並列に接続している。
ばpnp型で構成されている。このpnp型の縦型バイ
ポーラトランジスタは、主に、p型エミッタ領域、n型
ベース領域及びp型コレクタ領域で構成されている。p
型コレクタ領域は、n型半導体基板の主面上に形成され
たp-型エピタキシャル層及びn型半導体基板とp-型エピ
タキシャル層との間に設けられた埋込み型のp+型半導体
領域で構成されている。この埋込み型のp+型半導体領域
はp-型エピタキシャル層の不純物濃度に比べて高い不純
物濃度で構成されている。n型ベース領域は、p-型エピ
タキシャル層の主面に形成されたn型半導体領域で構成
されている。このn型半導体領域は、p-型エピタキシャ
ル層の不純物濃度に比べて高く、埋込み型のp+型半導体
領域の不純物濃度に比べて低い不純物濃度で構成されて
いる。p型エミッタ領域はn型半導体領域の主面に形成
されたp+型半導体領域で構成されている。このp+型半導
体領域はn型半導体領域の不純物濃度に比べて高い不純
物濃度で構成されている。
装置については、例えば特開平1−291468号公報
に記載されている。
する半導体装置において、基本的な性能である耐圧は、
縦型MISFETのドレイン領域であるp-型エピタキシ
ャル層とチャネル形成領域であるn型半導体領域とのp
n接合耐圧で決定される。このpn接合耐圧は、ゲート
電極及びソース領域を接地した状態で、ドレイン領域に
負の電圧を印加した時に、アバランシェ降伏電流が流れ
るまでの電圧で表される。n型半導体領域の不純物濃度
はp-型エピタキシャル層の不純物濃度に比べて高いの
で、pn接合耐圧を評価するバイアス印加時の空乏層
は、n型半導体領域側よりもp-型エピタキシャル層側に
伸びる。この空乏層は、p型不純物の濃度が高く成れば
なるほど伸びづらくなり、電界が強くなる。p型不純物
の濃度が急激に高くなると、空乏層内の電界も急激に強
くなりアバランシェ降伏し易くなる。最終的には空乏層
がp+型半導体基板にぶつかるとそれ以上伸びることが出
来ないので、ついにアバランシェ降伏電流が流れる。即
ち、p-型エピタキシャル層の膜厚を厚くすることによっ
てpn接合耐圧を高めることができる。また、p-型エピ
タキシャル層の抵抗率を高くすることによってpn接合
耐圧を高めることができる。
厚を厚くした場合、半導体装置のもう一つの基本的な性
能であるオン抵抗が増加してしまう。また、p-型エピタ
キシャル層の抵抗率を高くした場合においても、同様に
オン抵抗が増加してしまう。オン抵抗は、ソース領域を
接地し、ドレイン領域に負の電圧を印加した状態で、ゲ
ート電極に負の電圧を印加した時に、p+型半導体領域
(ソース領域)からn型半導体領域(チャネル形成領域)に
形成されたチャネルを通り、p-型エピタキシャル層(ド
レイン領域)を経由してp+型半導体基板(ドレイン領域)
にドレイン電流が流れるときの抵抗であり、p-型エピタ
キシャル層の抵抗によって支配されるため、p-型エピタ
キシャル層の膜厚を厚くした場合や抵抗率を高めた場
合、オン抵抗は増加する。
ンジスタを塔載する半導体装置において、基本的な性能
である耐圧は、縦型バイポーラトランジスタのコレクタ
領域であるp-型エピタキシャル層とベース領域であるn
型半導体領域とのpn接合耐圧で決定される。このpn
接合耐圧は、前述の縦型MISFETの場合と同様に、
p-型エピタキシャル層の膜厚を厚くしたり、p-型エピタ
キシャル層の抵抗率を高くすることによって高めること
ができる。
厚を厚くした場合、半導体装置のもう一つの基本的な性
能であるオン抵抗が増加してしまう。また、p-型エピタ
キシャル層の抵抗率を高くした場合においても、同様に
オン抵抗が増加してしまう。オン抵抗は、p型エミッタ
領域を接地し、p型コレクタ領域に負の電圧を印加した
状態で、n型ベース領域に負の電圧を印加した時に、p+
型半導体領域(p型エミッタ領域)からn型半導体領域
(n型ベース領域)を通り、p-型エピタキシャル層(p型
コレクタ領域)を経由して埋込み型のp+型半導体領域(p
型コレクタ領域)にコレクタ電流が流れるときの抵抗で
あり、p-型エピタキシャル層の抵抗によって支配される
ため、p-型エピタキシャル層の膜厚を厚くした場合や抵
抗率を高めた場合、オン抵抗は増加する。
る半導体装置の耐圧を確保したままオン抵抗を低減する
ことが可能な技術を提供することにある。
ンジスタを有する半導体装置の耐圧を確保したままオン
抵抗を低減することが可能な技術を提供することにあ
る。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
とし、前記第1導電型半導体層の主面に形成された第2
導電型半導体領域をチャネル形成領域とし、前記第2導
電型半導体領域の主面に形成された第1導電型半導体領
域をソース領域とする縦型MISFETを有する半導体
装置であって、前記第1導電型半導体層の底面から前記
第2導電型半導体領域の底面までの高さに相当する領域
の不純物濃度分布を、前記第1導電型半導体層の底面か
らその主面に向って徐々に不純物の濃度が低くなる濃度
勾配で構成する。前記第1導電型半導体層の底面から前
記第2導電型半導体領域の底面までの高さに相当する領
域において、前記第2導電型半導体領域の底面の近傍に
おける不純物濃度は、前記第2導電型半導体領域の不純
物濃度分布のピーク値に比べて低く構成され、前記第1
導電型半導体層の底面の近傍における不純物濃度は、前
記第2導電型半導体領域の不純物濃度分布のピーク値に
比べて高く構成されている。
とし、前記第1導電型半導体層の主面に形成された第2
導電型半導体領域をベース領域とし、前記第2導電型半
導体領域の主面に形成された第1導電型半導体領域をエ
ミッタ領域とする縦型バイポーラトランジスタを有する
半導体装置であって、前記第1導電型半導体層の底面か
ら前記第2導電型半導体領域の底面までの高さに相当す
る領域の不純物濃度分布を、前記第1導電型半導体領域
の底面からその主面に向って不純物の濃度が徐々に低く
なる濃度勾配で構成する。前記第1導電型半導体層の底
面から前記第2導電型半導体領域の底面までの高さに相
当する領域において、前記第2導電型半導体領域の底面
の近傍における不純物濃度は、前記第2導電型半導体領
域の不純物濃度分布のピーク値に比べて低く構成され、
前記第1導電型半導体層の底面の近傍における不純物濃
度は、前記第2導電型半導体領域の不純物濃度分布のピ
ーク値に比べて高く構成されている。
半導体層と第2導電型半導体領域とのpn接合部から第
1導電型半導体層側に伸びる空乏層内の電界は、空乏層
が伸びるにつれて徐々に強くなるので、第1導電型半導
体層と第2導電型半導体領域とのpn接合耐圧が安定す
る。また、第1導電型半導体層の底面から前記第2導電
型半導体領域の底面までの高さに相当する領域での抵抗
は、深さ方向に向って徐々に低くなるので、オン抵抗を
支配する第1導電型半導体層のトータル的な抵抗率を低
減できる。従って、縦型MISFETを有する半導体装
置の耐圧を確保したままオン抵抗を低減することができ
る。
半導体層と第2導電型半導体領域とのpn接合部から第
1導電型半導体層側に伸びる空乏層内の電界は、空乏層
が伸びるにつれて徐々に強くなるので、第1導電型半導
体層と第2導電型半導体領域とのpn接合耐圧が安定す
る。また、第1導電型半導体層の底面から前記第2導電
型半導体領域の底面までの高さに相当する領域での抵抗
は、深さ方向に向って徐々に低くなるので、オン抵抗を
支配する第1導電型半導体層のトータル的な抵抗率を低
減できる。従って、縦型バイポーラトランジスタを有す
る半導体装置の耐圧を確保したままオン抵抗を低減する
ことができる。
施の形態を詳細に説明する。
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
1である半導体装置のチップレイアウト図であり、図2
は、図1の要部平面図であり、図3は、図2に示すA−
A線の位置で切った断面図である。なお、図2におい
て、図を見易くするため、後述するソース配線11A、
最終保護膜12等は図示を省略している。
うに、例えば平面が方形状で形成された半導体チップ2
0を主体に構成されている。この半導体装置は、基本的
に単層配線構造で構成されている。
大半の領域にソース配線11Aが配置され、その一部の
領域にゲート配線11Bが配置されている。ソース配線
11Aの一部の領域11A1 は、外部端子(ボンディン
グパッド)として構成され、外部との電気的な導通の仲
介を行うボンディングワイヤ等が電気的に接続される。
ゲート配線11Bの一部の領域11B1 は、外部端子
(ボンディングパッド)として構成され、外部との電気的
な導通の仲介を行うボンディングワイヤ等が電気的に接
続される。ソース配線11A、ゲート配線11Bの夫々
は、例えばアルミニウム(Al)膜又は珪素(Si)が添
加されたアルミニウム合金膜で形成されている。
すように、複数個の縦型MISFETQが塔載されてい
る。この複数個の縦型MISFETQの夫々は電気的に
並列に接続されている。
に、例えば、単結晶珪素からなるp+型半導体基板1Aの
主面上にp-型エピタキシャル層1Bが形成された半導体
基体1を主体に構成されている。この半導体基体1の主
面には複数個の縦型MISFETQが構成され、その裏
面上にはドレイン電極13が構成されている。ドレイン
電極13は例えば金(Au)膜で形成されている。
[mΩcm]程度の抵抗率で構成されている。このp+型
半導体基板1Aには、抵抗値を低減する不純物として例
えばボロン(B)が導入されている。前記p-型エピタキシ
ャル層1Bは、例えば10[μm]程度の膜厚で構成さ
れている。この場合、半導体装置としては60[V]の
耐圧を有する。
ル形成領域、ゲート絶縁膜4、ゲート電極5、ソース領
域及びドレイン領域で構成されている。チャネル形成領
域はp-型エピタキシャル層1Bの主面に形成されたn型
半導体領域6で構成されている。ゲート絶縁膜4はp-型
エピタキシャル層1Bの主面上に形成されている。この
ゲート絶縁膜4は例えば熱酸化珪素膜で形成されてい
る。ゲート電極5はゲート絶縁膜4の主面上に形成され
ている。このゲート電極5は例えば抵抗値を低減する不
純物が導入された多結晶珪素膜で形成されている。ソー
ス領域はn型半導体領域6の主面に形成されたp+型半導
体領域7で構成されている。ドレイン領域は、p+型半導
体基板1A及びこのp+型半導体基板1Aの主面上に形成
されたp-型エピタキシャル層1Bで構成されている。即
ち、本実施形態の縦型MISFETQはpチャネル導電
型で構成されている。
域6は、ゲート電極5に対して自己整合で導入されたn
型不純物で構成されている。このn型半導体領域6の平
面形状は、図2に示すように、例えば円形状で形成され
ている。前記ソース領域であるp+型半導体領域7は、ゲ
ート電極5に対して自己整合で導入されたp型不純物で
構成されている。このp+型半導体領域7の平面形状は、
図2に示していないが、例えばリング形状で形成されて
いる。
域6の主面には、図3に示すように、コンタクト領域で
あるn+型半導体領域10が形成されている。このn+型半
導体領域10は、n型半導体領域6の不純物濃度に比べ
て高い不純物濃度で構成されている。
7の夫々には、層間絶縁膜8に形成された接続孔9を通
してソース配線11Aが電気的に接続されている。ま
た、前記ゲート電極5には、層間絶縁膜8に形成された
接続孔(図示せず)を通してゲート配線(11B)が電気的
に接続されている。層間絶縁膜8は、例えばPSG(P
hospho Silicate Glass)膜で形成されている。
(11B)上を含む半導体基体1の主面上の全面には最終
保護膜12が形成されている。この最終保護膜12は例
えばポリイミド系樹脂膜で形成されている。
p-型エピタキシャル層1Bとp+型半導体基板1Aとの界
面であるp-型エピタキシャル層1Bの底面からp-型エピ
タキシャル層1Bとn型半導体領域6との界面の最下部
であるn型半導体領域6の底面までの高さに相当する領
域2Aの不純物濃度分布は、図4(図3に示すB−B線
における不純物濃度分布図)に示すように、p-型エピタ
キシャル層1Bの底面からその主面に向って徐々にp型
不純物の濃度が低くなる濃度勾配で構成されている。な
お、図4において、横軸はp-型エピタキシャル層1Bの
主面からのデバイス深さ[μm]を示し、縦軸は不純物
濃度[atoms/cm3]を示す。
n型半導体領域6の底面までの高さに相当する領域2A
において、n型半導体領域6の底面の近傍における不純
物濃度は、n型半導体領域6の不純物濃度分布のピーク
値に比べて低く構成され、p-型エピタキシャル層1Bの
底面の近傍における不純物濃度は、n型半導体領域6の
不純物濃度分布のピーク値に比べて高く構成されてい
る。
ピタキシャル層1Bの底面下に設けられたp+型半導体基
板1Aからのp型不純物の導入によって形成される。こ
のp型不純物の導入は、n型半導体領域6を形成する工
程の前において、半導体基体1に熱処理を施すことによ
って行なわれる。熱処理温度を1200[℃]に固定し
た場合の熱処理時間と半導体装置の基本的な性能である
耐圧との関係を図5に示し、熱処理温度を1200
[℃]に固定した場合の熱処理時間と半導体装置の基本
的な性能であるオン抵抗との関係を図6に示す。半導体
装置の耐圧は、縦型MISFETQのドレイン領域であ
るp-型エピタキシャル層1Bとチャネル形成領域である
n型半導体領域6とのpn接合耐圧で決定される。この
pn接合耐圧は、ゲート電極5及びソース領域を接地し
た状態で、ドレイン領域に負の電圧を印加した時に、ア
バランシェ降伏電流が流れるまでの電圧で表される。ま
た、半導体装置のオン抵抗は、縦型MISFETQのソ
ース領域を接地し、ドレイン領域に負の電圧を印加した
状態で、ゲート電極5に負の電圧を印加した時に、p+型
半導体領域(ソース領域)7からn型半導体領域(チャネ
ル形成領域)6に形成されたチャネルを通り、p-型エピ
タキシャル層(ドレイン領域)1Bを経由してp+型半導体
基板(ドレイン領域)1Aにドレイン電流が流れるときの
抵抗である。
まで変化せず、点Bを境にして点Cのように低下する。
これは、点Bの熱処理時間でp+型半導体基板1Aからの
p型不純物がn型半導体領域6の底面の位置まで拡散し
たためである。点Aではp+型半導体基板1Aから拡散し
たp型不純物がn型半導体領域6の底面まで到達してい
ない。点Cで耐圧の低下を招いている原因としては2つ
ある。1つはp+型半導体基板1Aから拡散したp型不純
物がn型半導体領域6の底面を越え、結果的にpn接合
部におけるp-型エピタキシャル層1Bの不純物濃度が高
くなってしまったためである。もう1つはp-型エピタキ
シャル層1Bの底面の近傍において、非常に不純物濃度
の高い領域が増加し、結果的にp-型エピタキシャル層1
Bの実効的な膜厚が薄くなったことによる。
処理時間を長くすればするほど単調に低下する。これ
は、長時間の熱処理ほどオン抵抗に最も支配的なp-型エ
ピタキシャル層1Bの抵抗を低くできるためである。即
ち、p-型エピタキシャル層1Bの底面からn型半導体領
域6の底面までの高さに相当する領域2Aの不純物濃度
分布を、p-型エピタキシャル層1Bの底面からその主面
に向って徐々にp型不純物の濃度が低くなる濃度勾配で
構成することにより、p-型エピタキシャル層1Bとn型
半導体領域6とのpn接合部からp-型エピタキシャル層
1B側に伸びる空乏層内の電界は、空乏層が伸びるにつ
れて徐々に強くなるので、p-型エピタキシャル層1Bと
n型半導体領域6とのpn接合耐圧が安定する。また、
p-型エピタキシャル層1Bの底面からn型半導体領域6
の底面までの高さに相当する領域2Aでの抵抗は、深さ
方向に向って徐々に低くなるので、オン抵抗を支配する
p-型エピタキシャル層1Bのトータル的な抵抗率を低減
できる。従って、縦型MISFETQを塔載する半導体
装置の耐圧を確保したままオン抵抗を低減することがで
きる。
半導体装置の製造方法について、図7乃至図13(製造
方法を説明するための要部断面図)を用いて説明する。
1Aを用意する。
エピタキシャル成長法でp-型エピタキシャル層1Bを形
成する。この工程により、p+型半導体基板1A及びp-型
エピタキシャル層1Bからなる半導体基体1が形成され
る。エピタキシャル成長法で形成されたp-型エピタキシ
ャル層1Bは、抵抗率が安定し、しかも膜厚の厚さ精度
が高い。
キシャル層1Bの底面からその主面に向って所定の位置
までの高さに相当する領域2Aの不純物濃度分布を、p-
型エピタキシャル層1Bの底面からその主面に向って不
純物の濃度が徐々に低くなる濃度勾配にする。この領域
2Aの不純物濃度分布は、p-型エピタキシャル層1Bの
底面下に設けられたp+型半導体基板1Aから熱処理によ
って導入されたp型不純物で形成される。即ち、半導体
基体1に熱処理を施すことにより、領域2Aの不純物濃
度分布は、p-型エピタキシャル層1Bの底面からその主
面に向ってp型不純物の濃度が徐々に低くなる。なお、
この工程において、p-型エピタキシャル層1Bの主面上
に熱酸化珪素膜3が形成される。
面上に形成された熱酸化珪素膜3を除去する。
面上にゲート絶縁膜4を形成する。このゲート絶縁膜4
は例えば熱酸化珪素膜で形成される。
膜4の主面上の全面に導電膜5Aを形成する。導電膜5
Aは例えばCVD法で堆積された多結晶珪素膜で形成さ
れる。この多結晶珪素膜には抵抗値を低減する不純物が
その堆積中又は堆積後に導入される。
施し、ゲート絶縁膜4の主面上にゲート電極5を形成す
る。
スクとして使用し、p-型エピタキシャル層1Bの主面に
イオン打込み法でn型不純物を導入して、図10に示す
ように、チャネル形成領域であるn型半導体領域6を形
成する。
6のn型不純物を拡散させ、図11に示すように、p-型
エピタキシャル層1Bの領域2Aの主面にn型半導体領
域6の底面を接触させる。
スクMを形成する。このマスクMは、例えばフォトリソ
グラフィ技術を用いて形成されたフォトレジスト膜で形
成される。
純物導入用マスクとして使用し、n型半導体領域6の主
面にイオン打込み法でp型不純物を導入して、図12に
示すように、ソース領域であるp+型半導体領域7を形成
する。この工程により、p+型半導体基板1A及びp-型エ
ピタキシャル層1Bをドレイン領域とし、p-型エピタキ
シャル層1Bの主面に形成されたn型半導体領域6をチ
ャネル形成領域とし、n型半導体領域6の主面に形成さ
れたp+型半導体領域7をソース領域とする縦型MISF
ETQが形成される。
記ゲート電極5上を含む半導体基体1の主面上の全面に
層間絶縁膜8を形成する。この層間絶縁膜8は例えばP
SG膜で形成される。
域6の一部の領域の表面及びp+型半導体領域7の一部の
領域の表面を露出する接続孔9を形成すると共に、ゲー
ト電極5の一部の領域の表面を露出する接続孔(図示せ
ず)を形成する。
孔9を通してイオン打込み法でn型不純物を導入し、図
13に示すように、n型半導体領域6の主面にコンタク
ト領域であるn+型半導体領域10を形成する。
体1の主面上の全面に導電膜を形成し、その後、この導
電膜にパターンニングを施して、p+型半導体領域7、n+
型半導体領域10の夫々に電気的に接続されるソース配
線11Aを形成すると共に、ゲート電極5に電気的に接
続されるゲート配線(11B)を形成する。
配線(11B)上を含む半導体基体1の主面上の全面に例
えばポリイミド系樹脂からなる最終保護膜11を形成
し、その後、半導体基体1の裏面にドレイン電極13を
形成することにより、縦型MISFETQを塔載する半
導体装置がほぼ完成する。
状態において製造され、製造工程が施された後、半導体
ウエーハを複数個のチップサイズに分割することによ
り、図1に示す半導体装置が形成される。
用のスイッチング素子として、図14(等価回路図)に示
すように、例えば、自動車電装などのハイサイドスイッ
チ回路に塔載される。
30に、pチャネル導電型の縦型MISFETを塔載す
る半導体装置を使用した場合、ソース領域が電源と接続
されるため、ソース領域に対するゲート電極の電圧が安
定し、簡単に駆動させることができる。一方、ハイサイ
ドスイッチ回路のスイッチング部30に、nチャネル導
電型の縦型MISFETを塔載する半導体装置を使用し
た場合、ソース領域が内部負荷回路部31と接続される
ため、ソース領域に対するゲート電極の電圧が不安定に
なる。また、チャージポンプ回路が必要であり、回路全
体が複雑になる。即ち、ハイサイドスイッチ回路では、
pチャネル導電型の縦型MISFETを塔載する半導体
装置を使用することが、回路を簡素化する上で非常に有
効である。しかし、pチャネル導電型の縦型MISFE
Tを塔載する半導体装置は、nチャネル導電型の縦型M
ISFETを塔載する半導体装置に比べて約3倍程度の
オン抵抗を有するので、アプリケーションが限られてい
るが、pチャネル導電型の縦型MISFETを塔載する
半導体装置に本発明を適用すれば、耐圧を確保したまま
オン抵抗を低減することができるので、アプリケーショ
ンを広げることができる。
用効果が得られる。
半導体層)1Bをドレイン領域とし、前記p-型エピタキ
シャル層1Bの主面に形成されたn型半導体領域(第2
導電型半導体領域)6をチャネル形成領域とし、前記n
型半導体領域6の主面に形成されたp+型半導体領域(第
1導電型半導体領域)7をソース領域とする縦型MIS
FETQを有する半導体装置であって、前記p-型エピタ
キシャル層1Bの底面から前記n型半導体領域6の底面
までの高さに相当する領域2Aの不純物濃度分布を、前
記p-型エピタキシャル層1Bの底面からその主面に向っ
て徐々にp型不純物の濃度が低くなる濃度勾配で構成す
る。
Bとn型半導体領域6とのpn接合部からp-型エピタキ
シャル層1B側に伸びる空乏層内の電界は、空乏層が伸
びるにつれて徐々に強くなるので、p-型エピタキシャル
層1Bとn型半導体領域6とのpn接合耐圧が安定す
る。また、p-型エピタキシャル層1Bの底面からn型半
導体領域6の底面までの高さに相当する領域6の抵抗
は、深さ方向に向って徐々に低くなるので、オン抵抗を
支配するp-型エピタキシャル層1Bのトータル的な抵抗
率を低減できる。従って、縦型MISFETQを有する
半導体装置の耐圧を確保したままオン抵抗を低減するこ
とができる。
ン抵抗を低減することができるので、アプリケーション
の幅を広くすることができる。特に、ハイサイドスイッ
チ回路においては有効である。
ン抵抗を低減することができるので、携帯電話やノート
型パソコン等のバッテリー制御に使用した場合、携帯電
話やノート型パソコンの使用時間を長くすることができ
る。
半導体層)1Bをドレイン領域とし、前記p-型エピタキ
シャル層1Bの主面に形成されたn型半導体領域(第2
導電型半導体領域)6をチャネル形成領域とし、前記n
型半導体領域6の主面に形成されたp+型半導体領域(第
1導電型半導体領域)7をソース領域とする縦型MIS
FETQを有する半導体装置の製造方法であって、前記
チャネル形成領域であるn型半導体領域6を形成する工
程の前に、前記p-型エピタキシャル層1Bの底面からそ
の主面に向って所定の位置までの高さに相当する領域2
Aの不純物濃度分布を、前記p-型エピタキシャル層1B
の底面からその主面に向ってp型不純物の濃度が徐々に
低くなる濃度勾配にする工程を備える。
底面から前記n型半導体領域6の底面までの高さに相当
する領域2Aの不純物濃度分布を、前記p-型エピタキシ
ャル層1Bの底面からその主面に向って徐々にp型不純
物の濃度が低くなる濃度勾配にすることができるので、
縦型MISFETQを塔載する半導体装置の耐圧を確保
したままオン抵抗を低減することができる。
態2である半導体装置の要部断面図である。
ように、半導体基体1の主面に複数個の縦型MISFE
TQを塔載している。複数個の縦型MISFETQの夫
々は電気的に並列に接続されている。
板1A及びこのp+型半導体基板1Aの主面上に形成され
たp-型エピタキシャル層1Bをドレイン領域とし、p-型
エピタキシャル層1Bの主面に形成されたn型半導体領
域6をチャネル形成領域とし、n型半導体領域6の主面
に形成されたp+型半導体領域7をソース領域とする構造
で構成されている。また、縦型MISFETQは、p-型
エピタキシャル層1Bの主面に形成された溝内にゲート
電極5を埋め込んだトレンチ構造で構成されている。
p-型エピタキシャル層1Bとp+型半導体基板1Aとの界
面であるp-型エピタキシャル層1Bの底面からp-型エピ
タキシャル層1Bとn型半導体領域6との界面の最下部
であるn型半導体領域6の底面までの高さに相当する領
域2Aの不純物濃度分布は、p-型エピタキシャル層1B
の底面からその主面に向って徐々にp型不純物の濃度が
低くなる濃度勾配で構成されている。また、領域2Aに
おいて、n型半導体領域6の底面の近傍における不純物
濃度は、n型半導体領域6の不純物濃度分布のピーク値
に比べて低く構成され、p-型エピタキシャル層1Bの底
面の近傍における不純物濃度は、n型半導体領域6の不
純物濃度分布のピーク値に比べて高く構成されている。
ピタキシャル層1Bの底面下に設けられたp+型半導体基
板1Aからのp型不純物の導入によって形成される。こ
のp型不純物の導入は、n型半導体領域6を形成する工
程の前において、半導体基体1に熱処理を施すことによ
って行なわれる。
実施形態1と同様の作用効果が得られる。
3である半導体装置の要部断面図である。
ように、半導体基体1の主面に縦型バイポーラトランジ
スタTrを塔載している。縦型バイポーラトランジスタ
Trは、図示していないが、複数個塔載され、電気的に
並列に接続されている。
p型エミッタ領域、n型ベース領域、p型コレクタ領域
の夫々を順次縦方向に配列したpnp型で構成されてい
る。p型コレクタ領域は、n型半導体基板1Cの主面に
形成されたp-型エピタキシャル層1B及びn型半導体基
板1Cとp-型エピタキシャル層1Bとの間に設けられた
埋込み型のn+型半導体領域40で構成されている。p型
ベース領域は、p-型エピタキシャル層1Bの主面に形成
されたn型半導体領域6で構成されている。p型エミッ
タ領域は、n型半導体領域6の主面に形成されたp+型半
導体領域7で構成されている。
導体領域40の端部にはp-型エピタキシャル層1Bの主
面に形成されたp+型半導体領域41の底面が接触され、
このp+型半導体領域41の主面には層間絶縁膜42に形
成された接続孔を通してコレクタ配線43Cが電気的に
接続されている。
6の端部の主面には層間絶縁膜42に形成された接続孔
を通してベース配線43Bが電気的に接続されている。
また、前記p型エミッタ領域であるp+型半導体領域7の
主面には層間絶縁膜42に形成された接続孔を通してエ
ミッタ配線43Aが電気的に接続されている。
p-型エピタキシャル層1Bとp+型半導体領域40との界
面であるp-型エピタキシャル層1Bの底面からp-型エピ
タキシャル層1Bとn型半導体領域6との界面の最下部
であるn型半導体領域6の底面までの高さに相当する領
域2Aの不純物濃度分布は、p-型エピタキシャル層1B
の底面からその主面に向って徐々にp型不純物の濃度が
低くなる濃度勾配で構成されている。また、領域2Aに
おいて、n型半導体領域6の底面の近傍における不純物
濃度は、n型半導体領域6の不純物濃度分布のピーク値
に比べて低く構成され、p-型エピタキシャル層1Bの底
面の近傍における不純物濃度は、n型半導体領域6の不
純物濃度分布のピーク値に比べて高く構成されている。
ピタキシャル層1Bの底面下に設けられた埋込み型のp+
型半導体基板40からのp型不純物の導入によって形成
される。このp型不純物の導入は、n型半導体領域6を
形成する工程の前において、半導体基体1に熱処理を施
すことによって行なわれる。
は、縦型バイポーラトランジスタTrのp型コレクタ領
域であるp-型エピタキシャル層1Bとn型ベース領域で
あるn型半導体領域6とのpn接合耐圧で決定される。
このpn接合耐圧は、p型ベース領域及びn型エミッタ
領域を接地した状態で、コレクタ領域に負の電圧を印加
した時に、アバランシェ降伏電流が流れるまでの電圧で
表される。また、半導体装置の基本的な性能であるオン
抵抗は、p型エミッタ領域を接地し、p型コレクタ領域
に負の電圧を印加した状態で、n型ベース領域に負の電
圧を印加した時に、p+型半導体領域(p型エミッタ領域)
7からn型半導体領域(n型ベース領域)6を通り、p-型
エピタキシャル層(p型コレクタ領域)1Bを経由して埋
込み型のp+型半導体領域(p型コレクタ領域)40にコレ
クタ電流が流れるときの抵抗であり、p-型エピタキシャ
ル層1Bの抵抗によって支配される。即ち、p-型エピタ
キシャル層1Bの底面からn型半導体領域6の底面まで
の高さに相当する領域2Aの不純物濃度分布を、p-型エ
ピタキシャル層1Bの底面からその主面に向って徐々に
p型不純物の濃度が低くなる濃度勾配で構成することに
より、p-型エピタキシャル層1Bとn型半導体領域6と
のpn接合部からp-型エピタキシャル層1B側に伸びる
空乏層内の電界は、空乏層が伸びるにつれて徐々に強く
なるので、p-型エピタキシャル層1Bとn型半導体領域
6とのpn接合耐圧が安定する。また、p-型エピタキシ
ャル層1Bの底面からn型半導体領域6の底面までの高
さに相当する領域6の抵抗は、深さ方向に向って徐々に
低くなるので、オン抵抗を支配するp-型エピタキシャル
層1Bのトータル的な抵抗率を低減できる。
rを有する半導体装置の製造方法について簡単に説明す
る。
1Cを用意する。
域において、前記n型半導体基板1Cの主面にp型不純
物を選択的に導入する。
面にエピタキシャル成長法でp-型エピタキシャル層1B
を形成する。このp-型エピタキシャル層1Bの形成によ
り、選択的に導入されたp型不純物がn型半導体基板1
Cの主面、p-型エピタキシャル層1Bの主面の夫々に拡
散され、n型半導体領域1Cとp-型エピタキシャル層1
Bとの間に埋込み型のp+型半導体領域40が形成され
る。また、n型半導体基板1Cの主面上にp-型エピタキ
シャル層1Bを形成することにより、半導体基体1が形
成される。
面からその主面に向って所定の位置までの高さに相当す
る領域2Aの不純物濃度分布を、p-型エピタキシャル層
1Bの底面からその主面に向って不純物の濃度が徐々に
低くなる濃度勾配にする。この領域2Aの不純物濃度分
布は、p-型エピタキシャル層1Bの底面下に設けられた
p+型半導体領域40から熱処理によって導入されたp型
不純物で形成される。即ち、半導体基体1に熱処理を施
すことにより、領域2Aの不純物濃度分布は、p-型エピ
タキシャル層1Bの底面からその主面に向ってp型不純
物の濃度が徐々に低くなる。
面に、p+型半導体領域40と接触するp+型半導体領域4
1を形成する。
面にn型不純物を選択的に導入し、n型ベース領域であ
るn型半導体領域6を形成する。このn型半導体領域6
の底面は領域2Aの主面に接触される。
不純物を選択的に導入し、p型エミッタ領域であるp+型
半導体領域7を形成する。
面上の全面に層間絶縁膜42を形成し、その後、層間絶
縁膜42に、p+型半導体領域7の一部の表面を露出する
接続孔、n型半導体領域6の一部の表面を露出する接続
孔、p+型半導体領域41の一部の表面を露出する接続孔
の夫々を形成する。
面上の全面に導電膜を形成し、その後、導電膜にパター
ンニングを施して、エミッタ配線43A、ベース配線4
3B、コレクタ配線43Cの夫々を形成することによ
り、縦型バイポーラトランジスタTrを塔載する半導体
装置がほぼ完成する。
作用効果が得られる。
半導体層)1Bをコレクタ領域とし、前記p-型エピタキ
シャル層1Bの主面に形成されたn型半導体領域(第2
導電型半導体領域)6をベース領域とし、前記n型半導
体領域6の主面に形成されたp+型半導体領域(第1導電
型半導体領域)7をエミッタ領域とする縦型バイポーラ
トランジスタTrを有する半導体装置であって、前記p-
型エピタキシャル層1Bの底面から前記n型半導体領域
6の底面までの高さに相当する領域2Aの不純物濃度分
布を、前記p-型エピタキシャル層1Bの底面からその主
面に向ってp型不純物の濃度が徐々に低くなる濃度勾配
で構成する。
Bとn型半導体領域6とのpn接合部からp-型エピタキ
シャル層1B側に伸びる空乏層内の電界は、空乏層が伸
びるにつれて徐々に強くなるので、p-型エピタキシャル
層1Bとn型半導体領域6とのpn接合耐圧が安定す
る。また、p-型エピタキシャル層1Bの底面から前記n
型半導体領域6の底面までの高さに相当する領域2Aの
抵抗は、深さ方向に向って徐々に低くなるので、オン抵
抗を支配するp-型エピタキシャル層1Bのトータル的な
抵抗率を低減できる。従って、縦型バイポーラトランジ
スタTrを有する半導体装置の耐圧を確保したままオン
抵抗を低減することができる。
半導体層)1Bをコレクタ領域とし、前記p-型エピタキ
シャル層1Bの主面に形成されたn型半導体領域(第2
導電型半導体領域)6をベース領域とし、前記n型半導
体領域6の主面に形成されたp+型半導体領域(第1導電
型半導体領域)7をエミッタ領域とする縦型バイポーラ
トランジスタTrを有する半導体装置の製造方法であっ
て、前記n型ベース領域であるn型半導体領域6を形成
する工程の前に、前記p-型エピタキシャル層1Bの底面
からその主面に向って所定の位置までの高さに相当する
領域2Aの不純物濃度分布を、前記p-型エピタキシャル
層1Bの底面からその主面に向ってp型不純物の濃度が
徐々に低くなる濃度勾配にする工程を備える。
底面から前記n型半導体領域6の底面までの高さに相当
する領域2Aの不純物濃度分布を、前記p-型エピタキシ
ャル層1Bの底面からその主面に向って徐々にp型不純
物の濃度が低くなる濃度勾配にすることができるので、
縦型バイポーラトランジスタTrを塔載する半導体装置
の耐圧を確保したままオン抵抗を低減することができ
る。
4である半導体装置の要部断面図である。
ように、半導体基体1の主面に縦型MISFETQを塔
載している。縦型MISFETQは、図示していない
が、複数個塔載され、電気的に並列に接続されている。
ル形成領域、ゲート絶縁膜4、ゲート電極5、ソース領
域及びドレイン領域で構成されている。チャネル形成領
域は、p-型エピタキシャル層1Bの主面に形成されたn
型半導体領域6で構成されている。ソース領域は、n型
半導体領域6の主面に形成されたp+型半導体領域7で構
成されている。ドレイン領域は、n型半導体基板1の主
面上に形成されたp-型エピタキシャル層1B及びn型半
導体基板1とp-型エピタキシャル層1Bとの間に形成さ
れた埋込み型のp+型半導体領域40で構成されている。
つまり、本実施形態の縦型MISFETQは、pチャネ
ル導電型で構成されている。
導体領域40の端部の主面にはp-型エピタキシャル層1
Bの主面に形成されたp+型半導体領域41の底面が接触
され、p+型半導体領域41の主面には層間絶縁膜8に形
成された接続孔を通してドレイン配線11Cが電気的に
接続されている。
域6、ソース領域であるp+型半導体領域の夫々には、層
間絶縁膜8に形成された接続孔を通してソース配線11
Aが電気的に接続されている。
p-型エピタキシャル層1Bとp+型半導体領域40との界
面であるp-型エピタキシャル層1Bの底面からp-型エピ
タキシャル層1Bとn型半導体領域6との界面の最下部
であるn型半導体領域6の底面までの高さに相当する領
域2Aの不純物濃度分布は、p-型エピタキシャル層1B
の底面からその主面に向って徐々にp型不純物の濃度が
低くなる濃度勾配で構成されている。また、領域2Aに
おいて、n型半導体領域6の底面の近傍における不純物
濃度は、n型半導体領域6の不純物濃度分布のピーク値
に比べて低く構成され、p-型エピタキシャル層1Bの底
面の近傍における不純物濃度は、n型半導体領域6の不
純物濃度分布のピーク値に比べて高く構成されている。
ピタキシャル層1Bの底面下に設けられた埋込み型のp+
型半導体領域40からのp型不純物の導入によって形成
される。このp型不純物の導入は、n型半導体領域6を
形成する工程の前において、半導体基体1に熱処理を施
すことによって行なわれる。
実施形態1と同様の作用効果が得られる。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
型MISFETを有する半導体装置に適用できる。
ラトランジスタを有する半導体装置に適用できる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
圧を確保したままオン抵抗を低減することができる。
る半導体装置の耐圧を確保したままオン抵抗を低減する
ことができる。
レイアウト図である。
る。
分布図である。
る。
ある。
部断面図である。
部断面図である。
部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
要部断面図である。
チ回路の等価回路図である。
断面図である。
断面図である。
断面図である。
ピタキシャル層、2A…領域、2B…領域、4…ゲート
絶縁膜、5…ゲート電極、6…n型半導体領域、7…p+
型半導体領域、8…層間絶縁膜、9…接続孔、10…n+
型半導体領域、11A…ソース配線、11B…ゲート配
線、12…最終保護膜、Q…縦型MISFET。
Claims (7)
- 【請求項1】 第1導電型半導体層をドレイン領域と
し、前記第1導電型半導体層の主面に形成された第2導
電型半導体領域をチャネル形成領域とし、前記第2導電
型半導体領域の主面に形成された第1導電型半導体領域
をソース領域とする縦型MISFETを有する半導体装
置であって、前記第1導電型半導体層の底面から前記第
2導電型半導体領域の底面までの高さに相当する領域の
不純物濃度分布を、前記第1導電型半導体層の底面から
その主面に向って徐々に不純物の濃度が低くなる濃度勾
配で構成したことを特徴とする半導体装置。 - 【請求項2】 第1導電型半導体層をコレクタ領域と
し、前記第1導電型半導体層の主面に形成された第2導
電型半導体領域をベース領域とし、前記第2導電型半導
体領域の主面に形成された第1導電型半導体領域をエミ
ッタ領域とする縦型バイポーラトランジスタを有する半
導体装置であって、前記第1導電型半導体層の底面から
前記第2導電型半導体領域の底面までの高さに相当する
領域の不純物濃度分布を、前記第1導電型半導体領域の
底面からその主面に向って不純物の濃度が徐々に低くな
る濃度勾配で構成したことを特徴とする半導体装置。 - 【請求項3】 前記第1導電型半導体層の底面から前記
第2導電型半導体領域の底面までの高さに相当する領域
において、前記第2導電型半導体領域の底面の近傍にお
ける不純物濃度は、前記第2導電型半導体領域の不純物
濃度分布のピーク値に比べて低く構成され、前記第1導
電型半導体層の底面の近傍における不純物濃度は、前記
第2導電型半導体領域の不純物濃度分布のピーク値に比
べて高く構成されていることを特徴とする請求項1又は
請求項2に記載の半導体装置。 - 【請求項4】 前記第1導電型半導体層は、半導体基板
の主面上にエピタキシャル成長法で形成されたエピタキ
シャル層であることを特徴とする請求項1乃至請求項3
のうちいずれか1項に記載の半導体装置。 - 【請求項5】 第1導電型半導体層をドレイン領域と
し、前記第1導電型半導体層の主面に形成された第2導
電型半導体領域をチャネル形成領域とし、前記第2導電
型半導体領域の主面に形成された第1導電型半導体領域
をソース領域とする縦型MISFETを有する半導体装
置の製造方法であって、前記チャネル形成領域である第
2導電型半導体領域を形成する工程の前に、前記第1導
電型半導体層の底面からその主面に向って所定の位置ま
での高さに相当する領域の不純物濃度分布を、前記第1
導電型半導体層の底面からその主面に向って不純物の濃
度が徐々に低くなる濃度勾配にする工程を備えたことを
特徴とする半導体装置の製造方法。 - 【請求項6】 第1導電型半導体層をコレクタ領域と
し、前記第1導電型半導体層の主面に形成された第2導
電型半導体領域をベース領域とし、前記第2導電型半導
体領域の主面に形成された第1導電型半導体領域をエミ
ッタ領域とする縦型バイポーラトランジスタを有する半
導体装置の製造方法であって、前記ベース領域である第
2導電型半導体領域を形成する工程の前に、前記第1導
電型半導体層の底面からその主面に向って所定の位置ま
での高さに相当する領域の不純物濃度分布を、前記第1
導電型半導体層の底面からその主面に向って不純物の濃
度が徐々に低くなる濃度勾配にする工程を備えたことを
特徴とする半導体装置の製造方法。 - 【請求項7】 前記不純物濃度分布は、前記第1導電型
半導体層の底面下に設けられた第1導電型半導体基板又
は埋込み型の第1導電型半導体領域から熱処理によって
導入された不純物で形成されることを特徴とする請求項
1又は請求項2に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18321696A JP3505039B2 (ja) | 1996-07-12 | 1996-07-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18321696A JP3505039B2 (ja) | 1996-07-12 | 1996-07-12 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1027905A true JPH1027905A (ja) | 1998-01-27 |
JP3505039B2 JP3505039B2 (ja) | 2004-03-08 |
Family
ID=16131823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18321696A Expired - Fee Related JP3505039B2 (ja) | 1996-07-12 | 1996-07-12 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3505039B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001210822A (ja) * | 1999-12-30 | 2001-08-03 | Siliconix Inc | バリヤ蓄積モード電界効果トランジスタ |
US6384431B1 (en) | 1999-10-08 | 2002-05-07 | Denso Corporation | Insulated gate bipolar transistor |
US6465839B2 (en) | 2000-04-07 | 2002-10-15 | Denso Corporation | Semiconductor device having lateral MOSFET (LDMOS) |
KR100988690B1 (ko) | 2002-07-31 | 2010-10-18 | 가부시키가이샤 히타치초엘에스아이시스템즈 | 반도체 기억 장치 |
CN114301422A (zh) * | 2021-12-31 | 2022-04-08 | 锐石创芯(重庆)科技有限公司 | 滤波器、多工器、射频前端及制造滤波器的方法 |
-
1996
- 1996-07-12 JP JP18321696A patent/JP3505039B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6384431B1 (en) | 1999-10-08 | 2002-05-07 | Denso Corporation | Insulated gate bipolar transistor |
JP2001210822A (ja) * | 1999-12-30 | 2001-08-03 | Siliconix Inc | バリヤ蓄積モード電界効果トランジスタ |
US6465839B2 (en) | 2000-04-07 | 2002-10-15 | Denso Corporation | Semiconductor device having lateral MOSFET (LDMOS) |
US6573144B2 (en) | 2000-04-07 | 2003-06-03 | Shigeki Takahashi | Method for manufacturing a semiconductor device having lateral MOSFET (LDMOS) |
KR100988690B1 (ko) | 2002-07-31 | 2010-10-18 | 가부시키가이샤 히타치초엘에스아이시스템즈 | 반도체 기억 장치 |
CN114301422A (zh) * | 2021-12-31 | 2022-04-08 | 锐石创芯(重庆)科技有限公司 | 滤波器、多工器、射频前端及制造滤波器的方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3505039B2 (ja) | 2004-03-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10079230B2 (en) | Double-sided vertical semiconductor device with thinned substrate | |
JP4129306B2 (ja) | 電界効果によって制御可能な縦形半導体デバイス及びその製造方法 | |
US6914298B1 (en) | Double diffusion MOSFET with N+ and P+ type regions at an equal potential | |
JP2968222B2 (ja) | 半導体装置及びシリコンウエハの調製方法 | |
US6864533B2 (en) | MOS field effect transistor with reduced on-resistance | |
JP2574267B2 (ja) | 絶縁ゲートトランジスタアレイ | |
JPH05110080A (ja) | 低いソース・インダクタンスを有する半導体デバイス | |
JPH0336311B2 (ja) | ||
JPH03270273A (ja) | 半導体装置およびその製造方法 | |
JPH1197680A (ja) | 高耐圧半導体装置 | |
JP2862027B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
JP2002158353A (ja) | Mos電界効果トランジスタ | |
US7199403B2 (en) | Semiconductor arrangement having a MOSFET structure and a zener device | |
JPH09181315A (ja) | 半導体デバイス | |
JP3505039B2 (ja) | 半導体装置及びその製造方法 | |
JPH1145998A (ja) | 絶縁ゲート型半導体装置 | |
JPH06151863A (ja) | 半導体装置 | |
JP3161091B2 (ja) | 半導体集積回路装置 | |
JP2830744B2 (ja) | 集積化デバイス | |
EP2371003B1 (en) | Power mos transistor device | |
JP3311166B2 (ja) | 絶縁ゲート型半導体装置 | |
JPH03205832A (ja) | 絶縁ゲート形半導体装置とその製造方法 | |
JPH0888290A (ja) | 半導体装置およびその使用方法 | |
JPH1174517A (ja) | 半導体装置 | |
JPH11307768A (ja) | 炭化珪素半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031209 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031212 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071219 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081219 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081219 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091219 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |