JPH1027901A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH1027901A JPH1027901A JP18180996A JP18180996A JPH1027901A JP H1027901 A JPH1027901 A JP H1027901A JP 18180996 A JP18180996 A JP 18180996A JP 18180996 A JP18180996 A JP 18180996A JP H1027901 A JPH1027901 A JP H1027901A
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Abstract
(57)【要約】
【目的】 オン電流を大きくし、寄生容量を低減して高
速動作を可能にする。特性ばらつきの抑制。 【構成】 シリコン基板１１上にウェル領域１２を設
け、素子分離領域１３を形成して素子領域を画定する。
素子領域に不純物をドープして低濃度ソース・ドレイン
領域１４を形成し、全面に絶縁膜１５を堆積する。絶縁
膜１５にチャネル部を露出させる開口を形成しこの開口
を介して不純物ドープを行ってチャネルドープ領域１６
を形成する。熱酸化してゲート酸化膜１７を形成し、タ
ングステンなどの導電体膜を形成した後、この導電体膜
と絶縁膜１５をパターニングしてゲート電極１８を形成
する。ゲート電極１８をマスクに不純物ドープを行っ
て、高濃度ソース・ドレイン領域１９を形成する。
速動作を可能にする。特性ばらつきの抑制。 【構成】 シリコン基板１１上にウェル領域１２を設
け、素子分離領域１３を形成して素子領域を画定する。
素子領域に不純物をドープして低濃度ソース・ドレイン
領域１４を形成し、全面に絶縁膜１５を堆積する。絶縁
膜１５にチャネル部を露出させる開口を形成しこの開口
を介して不純物ドープを行ってチャネルドープ領域１６
を形成する。熱酸化してゲート酸化膜１７を形成し、タ
ングステンなどの導電体膜を形成した後、この導電体膜
と絶縁膜１５をパターニングしてゲート電極１８を形成
する。ゲート電極１８をマスクに不純物ドープを行っ
て、高濃度ソース・ドレイン領域１９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タおよびその製造方法に関し、特に、ＬＤＤ（Lightly
Doped Drain ）構造のＭＯＳトランジスタおよびその製
造方法に関するものである。
タおよびその製造方法に関し、特に、ＬＤＤ（Lightly
Doped Drain ）構造のＭＯＳトランジスタおよびその製
造方法に関するものである。
【０００２】
【従来の技術】微細化されたＭＯＳトランジスタにおい
ては、チャネル長が短縮されたことによってしきい値電
圧が低下する短チャネル効果があるが、これの対策とし
て掘り込みゲート方式のトランジスタが提案されてい
る。掘り込みゲート方式はゲート部を掘り込むことでゲ
ート電極からみたソース・ドレイン部の接合が浅くな
り、短チャネル効果を抑制できる。また、チャネル注入
をゲート電極部のみに制限することでチャネル部以外の
ウェルの不純物濃度を下げることができ、ソース・ドレ
イン部の接合容量を低減できる。また、掘り込んだ部分
の内側にシリコン酸化膜などの側壁を堆積させることで
容易にチャネル長を細くでき、チャネル長に比べてゲー
ト長が長いＴ字型のゲート電極が形成できるためにチャ
ネル長が短くなってもゲート電極の抵抗を低くできると
いう特徴がある。
ては、チャネル長が短縮されたことによってしきい値電
圧が低下する短チャネル効果があるが、これの対策とし
て掘り込みゲート方式のトランジスタが提案されてい
る。掘り込みゲート方式はゲート部を掘り込むことでゲ
ート電極からみたソース・ドレイン部の接合が浅くな
り、短チャネル効果を抑制できる。また、チャネル注入
をゲート電極部のみに制限することでチャネル部以外の
ウェルの不純物濃度を下げることができ、ソース・ドレ
イン部の接合容量を低減できる。また、掘り込んだ部分
の内側にシリコン酸化膜などの側壁を堆積させることで
容易にチャネル長を細くでき、チャネル長に比べてゲー
ト長が長いＴ字型のゲート電極が形成できるためにチャ
ネル長が短くなってもゲート電極の抵抗を低くできると
いう特徴がある。
【０００３】図４は、従来の掘り込みゲート方式のＭＯ
Ｓトランジスタの製造工程を説明するための工程順の断
面図である。この方式は、例えば、ＩＥＥＥ ＥＤ Ｖ
ｏｌ．４２，Ｎｏ．１，ｐ．９４，１９９５などに記載
されている。ｎ型のシリコン基板３１上にｐウェル３２
を形成し、選択酸化法によりＬＯＣＯＳ酸化膜３２を形
成してｐウェル内に活性領域を画定し、この活性領域内
にｎ型不純物をドープしてｎ- ソース・ドレイン領域３
４を形成する。その後、基板上にノンドープのシリコン
酸化膜３５を堆積し、フォトリソグラフィ法およびドラ
イエッチング法によりチャネル部のシリコン酸化膜３５
をエッチング除去するとともにシリコン基板を所定の深
さ掘り下げる。次に、シリコン酸化膜３５をマスクとし
てしきい値調整のための不純物（例えばボロン）ドープ
を行う〔図４（ａ）〕。
Ｓトランジスタの製造工程を説明するための工程順の断
面図である。この方式は、例えば、ＩＥＥＥ ＥＤ Ｖ
ｏｌ．４２，Ｎｏ．１，ｐ．９４，１９９５などに記載
されている。ｎ型のシリコン基板３１上にｐウェル３２
を形成し、選択酸化法によりＬＯＣＯＳ酸化膜３２を形
成してｐウェル内に活性領域を画定し、この活性領域内
にｎ型不純物をドープしてｎ- ソース・ドレイン領域３
４を形成する。その後、基板上にノンドープのシリコン
酸化膜３５を堆積し、フォトリソグラフィ法およびドラ
イエッチング法によりチャネル部のシリコン酸化膜３５
をエッチング除去するとともにシリコン基板を所定の深
さ掘り下げる。次に、シリコン酸化膜３５をマスクとし
てしきい値調整のための不純物（例えばボロン）ドープ
を行う〔図４（ａ）〕。
【０００４】熱酸化により、ゲート酸化膜３７を形成し
た後、タングステン（Ｗ）膜を堆積し、このタングステ
ン膜とその下のシリコン酸化膜３５とをパターニングし
てＴ字型のゲート電極３８を形成する。その後、ゲート
電極３８をマスクとするイオン注入によりｎ+ ソース・
ドレイン領域３９を形成する〔図４（ａ）〕。この製造
方法では、ｎ- ソース・ドレイン領域３４を、チャネル
部を形成する際のシリコン基板のエッチングによって、
ソース側とドレイン側に切り放している。
た後、タングステン（Ｗ）膜を堆積し、このタングステ
ン膜とその下のシリコン酸化膜３５とをパターニングし
てＴ字型のゲート電極３８を形成する。その後、ゲート
電極３８をマスクとするイオン注入によりｎ+ ソース・
ドレイン領域３９を形成する〔図４（ａ）〕。この製造
方法では、ｎ- ソース・ドレイン領域３４を、チャネル
部を形成する際のシリコン基板のエッチングによって、
ソース側とドレイン側に切り放している。
【０００５】
【発明が解決しようとする課題】上述した従来の掘り込
み方式では、図５に示すように、ゲート電極の側面もチ
ャネルとなり、実質的なチャネル長が長くなってオン電
流が低下するという問題があった。すなわち、従来の掘
り込み方式ではチャネルをＬＤＤ領域（ｎ- ソース・ド
レイン領域３４）より深い部分に形成するために、ＬＤ
Ｄ領域より深く掘り込む深さｌは例えば０．１μｍ程度
は必要となり、チャネル部の長さが０．１μｍのゲート
電極を作製しても実質的なチャネル長は０．３μｍとな
っていた。また、チャネルとなるシリコン基板をエッチ
ングするため、エッチングのダメージによってチャネル
部のキャリアの移動度が半分程度に低下するという問題
があった。さらに、従来の構造ではソース・ドレイン領
域とゲート電極とが薄いゲート酸化膜を介して対向して
いるため、ゲート電極とソース・ドレイン間に大きな寄
生容量が生じ、またチャネルドープの不純物がチャネル
部以外のウェル領域にもドープされることにより、ウェ
ルの不純物濃度が上昇して接合容量の上昇を招いてい
た。
み方式では、図５に示すように、ゲート電極の側面もチ
ャネルとなり、実質的なチャネル長が長くなってオン電
流が低下するという問題があった。すなわち、従来の掘
り込み方式ではチャネルをＬＤＤ領域（ｎ- ソース・ド
レイン領域３４）より深い部分に形成するために、ＬＤ
Ｄ領域より深く掘り込む深さｌは例えば０．１μｍ程度
は必要となり、チャネル部の長さが０．１μｍのゲート
電極を作製しても実質的なチャネル長は０．３μｍとな
っていた。また、チャネルとなるシリコン基板をエッチ
ングするため、エッチングのダメージによってチャネル
部のキャリアの移動度が半分程度に低下するという問題
があった。さらに、従来の構造ではソース・ドレイン領
域とゲート電極とが薄いゲート酸化膜を介して対向して
いるため、ゲート電極とソース・ドレイン間に大きな寄
生容量が生じ、またチャネルドープの不純物がチャネル
部以外のウェル領域にもドープされることにより、ウェ
ルの不純物濃度が上昇して接合容量の上昇を招いてい
た。
【０００６】したがって、本発明の解決すべき課題は、
実効的チャネル長を短縮し、寄生容量を低減し、チャネ
ルでのキャリア移動度を向上させ、高速動作化され、か
つ低消費電力化されたＭＯＳトランジスタを提供できる
ようにすることである。
実効的チャネル長を短縮し、寄生容量を低減し、チャネ
ルでのキャリア移動度を向上させ、高速動作化され、か
つ低消費電力化されたＭＯＳトランジスタを提供できる
ようにすることである。
【０００７】
【課題を解決するための手段】本発明によるＭＯＳトラ
ンジスタは、シリコン基板上にゲート酸化膜を介してＴ
字状のゲート電極が形成され、ゲート電極の庇部分とシ
リコン基板との間に不純物のドープされていない絶縁膜
が形成され、前記ゲート電極の脚部分に整合されて低濃
度ソース・ドレイン領域が形成され、前記ゲート電極の
庇部に整合されて高濃度ソース・ドレイン電極が形成さ
れていることを特徴としている。そして、好ましくは、
前記ゲート電極はタングステンなどの高融点金属によっ
て形成される。
ンジスタは、シリコン基板上にゲート酸化膜を介してＴ
字状のゲート電極が形成され、ゲート電極の庇部分とシ
リコン基板との間に不純物のドープされていない絶縁膜
が形成され、前記ゲート電極の脚部分に整合されて低濃
度ソース・ドレイン領域が形成され、前記ゲート電極の
庇部に整合されて高濃度ソース・ドレイン電極が形成さ
れていることを特徴としている。そして、好ましくは、
前記ゲート電極はタングステンなどの高融点金属によっ
て形成される。
【０００８】また、本発明によるＭＯＳトランジスタの
製造方法は、（１）素子分離領域によって囲まれた第１
導電型の半導体領域の表面領域内に第２導電型不純物を
ドープして低濃度ソース・ドレイン領域を形成する工程
と、（２）全面に絶縁膜を形成する工程と、（３）前記
絶縁膜を選択的にエッチング除去してチャネル領域とな
る半導体領域の表面を露出させる開口を形成する工程
と、（４）前記開口を介して前記半導体領域に不純物を
ドープしてチャネル領域を形成する工程と、（５）熱酸
化を行って露出した半導体領域の表面にゲート酸化膜を
形成する工程と、（６）ゲート電極を形成するための導
電体層を形成し、該導電体層およびその下の前記絶縁膜
をパターニングしてゲート電極を形成する工程と、
（７）前記ゲート電極をマスクに前記半導体領域の表面
領域内に第２導電型不純物をドープして高濃度ソース・
ドレイン領域を形成する工程と、を有している。
製造方法は、（１）素子分離領域によって囲まれた第１
導電型の半導体領域の表面領域内に第２導電型不純物を
ドープして低濃度ソース・ドレイン領域を形成する工程
と、（２）全面に絶縁膜を形成する工程と、（３）前記
絶縁膜を選択的にエッチング除去してチャネル領域とな
る半導体領域の表面を露出させる開口を形成する工程
と、（４）前記開口を介して前記半導体領域に不純物を
ドープしてチャネル領域を形成する工程と、（５）熱酸
化を行って露出した半導体領域の表面にゲート酸化膜を
形成する工程と、（６）ゲート電極を形成するための導
電体層を形成し、該導電体層およびその下の前記絶縁膜
をパターニングしてゲート電極を形成する工程と、
（７）前記ゲート電極をマスクに前記半導体領域の表面
領域内に第２導電型不純物をドープして高濃度ソース・
ドレイン領域を形成する工程と、を有している。
【０００９】［作用］本発明による製造方法では、基板
上に堆積した絶縁膜のみをエッチングし、シリコン基板
は掘り込まないため、チャネル長が増加することがな
く、また基板表面の受けるダメージは抑制されキャリア
移動度の低下が抑制される。さらに、基板を掘り込まな
いためチャネル長のばらつきが抑制される。また、チャ
ネルドープがゲート電極と自己整合的に行われるため、
チャネル部以外のウェル濃度が上昇することがなく、接
合容量の低減、逆短チャネル効果の抑制などを実現する
ことができる。さらに、ゲート電極を高融点金属により
形成した場合には、ゲート電極が空乏化することはな
く、空乏化によるオン電流の低下は起こらず高いオン電
流が得られる。
上に堆積した絶縁膜のみをエッチングし、シリコン基板
は掘り込まないため、チャネル長が増加することがな
く、また基板表面の受けるダメージは抑制されキャリア
移動度の低下が抑制される。さらに、基板を掘り込まな
いためチャネル長のばらつきが抑制される。また、チャ
ネルドープがゲート電極と自己整合的に行われるため、
チャネル部以外のウェル濃度が上昇することがなく、接
合容量の低減、逆短チャネル効果の抑制などを実現する
ことができる。さらに、ゲート電極を高融点金属により
形成した場合には、ゲート電極が空乏化することはな
く、空乏化によるオン電流の低下は起こらず高いオン電
流が得られる。
【００１０】
【発明の実施の形態】図１は、本発明の実施の形態を説
明するための工程順の断面図である。シリコン基板１１
上に、必須の要件ではないがウェル領域１２を形成し、
活性領域を区画するための素子分離領域１３をＬＯＣＯ
Ｓ法などにより形成する。次いで、ウェル領域１２と反
対導電型の不純物をドープして低濃度ソース・ドレイン
領域１４を形成する。その後、基板上全面にノンドープ
の絶縁膜１５を堆積し、チャネル部の絶縁膜１５をエッ
チング除去して開口を形成し、ウェル領域１２の導電型
と同一導電型の不純物をドープしてチャネルドープ領域
１６を形成する〔図１（ａ）〕。
明するための工程順の断面図である。シリコン基板１１
上に、必須の要件ではないがウェル領域１２を形成し、
活性領域を区画するための素子分離領域１３をＬＯＣＯ
Ｓ法などにより形成する。次いで、ウェル領域１２と反
対導電型の不純物をドープして低濃度ソース・ドレイン
領域１４を形成する。その後、基板上全面にノンドープ
の絶縁膜１５を堆積し、チャネル部の絶縁膜１５をエッ
チング除去して開口を形成し、ウェル領域１２の導電型
と同一導電型の不純物をドープしてチャネルドープ領域
１６を形成する〔図１（ａ）〕。
【００１１】次に、熱酸化によりチャネル領域上にゲー
ト酸化膜１７を形成する。その後、タングステンなどの
導電体膜を堆積し、この導電体膜とその下の絶縁膜１５
をパターニングして、Ｔ字型のゲート電極１８を形成す
る〔図１（ｂ）〕。次に、ゲート電極１８および絶縁膜
１５をマスクとして、ウェル領域１２の導電型とは逆の
導電型の不純物をウェル領域内にドープして、高濃度ソ
ース・ドレイン領域１９を形成する〔図１（ｃ）〕。以
上の工程により、チャネル部の絶縁膜のみが掘り込まれ
たＭＯＳトランジスタを形成することができる。本発明
のトランジスタにおいて、ゲート電極１８をタングステ
ンなどの高融点金属を用いて形成した場合には、ポリシ
リコンゲートの場合とは仕事関数差分だけチャネル注入
する不純物が少なくて済み、低濃度ソース・ドレイン領
域に注入した不純物を完全には打ち消す必要がないため
に制御性よくしきい値をコントロールすることができ
る。
ト酸化膜１７を形成する。その後、タングステンなどの
導電体膜を堆積し、この導電体膜とその下の絶縁膜１５
をパターニングして、Ｔ字型のゲート電極１８を形成す
る〔図１（ｂ）〕。次に、ゲート電極１８および絶縁膜
１５をマスクとして、ウェル領域１２の導電型とは逆の
導電型の不純物をウェル領域内にドープして、高濃度ソ
ース・ドレイン領域１９を形成する〔図１（ｃ）〕。以
上の工程により、チャネル部の絶縁膜のみが掘り込まれ
たＭＯＳトランジスタを形成することができる。本発明
のトランジスタにおいて、ゲート電極１８をタングステ
ンなどの高融点金属を用いて形成した場合には、ポリシ
リコンゲートの場合とは仕事関数差分だけチャネル注入
する不純物が少なくて済み、低濃度ソース・ドレイン領
域に注入した不純物を完全には打ち消す必要がないため
に制御性よくしきい値をコントロールすることができ
る。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図２、図３は、本発明の一実施例を示す工
程順の断面図である。シリコン基板２１の表面にｐ型不
純物（例えばボロン）をドープしてｐウェル２２を形成
し、素子領域を区画するために選択酸化法によりＬＯＣ
ＯＳ酸化膜２３を形成する〔図２（ａ）〕。次に、素子
領域にヒ素（Ａｓ）やリン（Ｐ）などのｎ型不純物を、
エネルギー５〜１００ｋｅＶ、ドーズ量１×１０13〜５
×１０14ｃｍ-2の条件でイオン注入してｐウェルの表面
領域内にｎ- ソース・ドレイン領域２４を形成する〔図
２（ｂ）〕。
て説明する。図２、図３は、本発明の一実施例を示す工
程順の断面図である。シリコン基板２１の表面にｐ型不
純物（例えばボロン）をドープしてｐウェル２２を形成
し、素子領域を区画するために選択酸化法によりＬＯＣ
ＯＳ酸化膜２３を形成する〔図２（ａ）〕。次に、素子
領域にヒ素（Ａｓ）やリン（Ｐ）などのｎ型不純物を、
エネルギー５〜１００ｋｅＶ、ドーズ量１×１０13〜５
×１０14ｃｍ-2の条件でイオン注入してｐウェルの表面
領域内にｎ- ソース・ドレイン領域２４を形成する〔図
２（ｂ）〕。
【００１３】次に、ＣＶＤ法により基板上全面に不純物
を含まないシリコン酸化膜２５を５０〜３００ｎｍの膜
厚に堆積する〔図２（ｃ）〕。続いて、シリコン酸化膜
２５上にフォトリソグラフィ法によりチャネル部に開口
を有するフォトレジスト膜（図示なし）を形成し、これ
をマスクとしてＲＩＥ（Reactive Ion Etching）法によ
り、シリコン基板の表面を露出させる開口を形成する。
次に、シリコン酸化膜２５をマスクとして、ボロン
（Ｂ）を、エネルギー５〜１００ｋｅＶ、ドーズ量１×
１０11〜１×１０14ｃｍ-2の条件でイオン注入を行い、
先に注入したｎ- ソース・ドレイン領域２４のヒ素また
はリンを補償し、チャネルドープ領域２６を形成する
〔図２（ｄ）〕。ここで、将来形成するゲート電極がメ
タルゲートである場合には、ｎ- ソース・ドレイン領域
２４の不純物を完全に補償する必要はない。
を含まないシリコン酸化膜２５を５０〜３００ｎｍの膜
厚に堆積する〔図２（ｃ）〕。続いて、シリコン酸化膜
２５上にフォトリソグラフィ法によりチャネル部に開口
を有するフォトレジスト膜（図示なし）を形成し、これ
をマスクとしてＲＩＥ（Reactive Ion Etching）法によ
り、シリコン基板の表面を露出させる開口を形成する。
次に、シリコン酸化膜２５をマスクとして、ボロン
（Ｂ）を、エネルギー５〜１００ｋｅＶ、ドーズ量１×
１０11〜１×１０14ｃｍ-2の条件でイオン注入を行い、
先に注入したｎ- ソース・ドレイン領域２４のヒ素また
はリンを補償し、チャネルドープ領域２６を形成する
〔図２（ｄ）〕。ここで、将来形成するゲート電極がメ
タルゲートである場合には、ｎ- ソース・ドレイン領域
２４の不純物を完全に補償する必要はない。
【００１４】次に、熱酸化を行ってチャネル開口部の基
板表面に膜厚３〜１０ｎｍのゲート酸化膜２７を成長さ
せる。このゲート酸化膜の形成工程は、チャネルドープ
を行う前に行うことができる。その後、基板全面にＣＶ
Ｄ法により５０〜５００ｎｍのタングステン膜２８ａ形
成する〔図３（ｅ）〕。次に、タングステン膜２８上に
フォトリソグラフィ法により所定のパターンのフォトレ
ジスト膜（図示なし）を形成し、これをマスクにタング
ステン膜２８ａおよびシリコン酸化膜２５をエッチング
除去してゲート電極２８を形成する〔図３（ｆ）〕。次
に、ゲート電極２８およびシリコン酸化膜２５をマスク
として、ヒ素（Ａｓ）またはリン（Ｐ）を、エネルギー
２０〜１００ｋｅＶ、ドーズ量１×１０14〜１×１０16
ｃｍ-2の条件でイオン注入してｎ+ ソース・ドレイン領
域２９を形成する〔図３（ｇ）〕。上記実施例では、タ
ングステンを用いてゲート電極を形成していたが、タン
グステンに代え、モリブデン（Ｍｏ）やチタン（Ｔｉ）
など他の高融点金属を用いて形成してもよい。
板表面に膜厚３〜１０ｎｍのゲート酸化膜２７を成長さ
せる。このゲート酸化膜の形成工程は、チャネルドープ
を行う前に行うことができる。その後、基板全面にＣＶ
Ｄ法により５０〜５００ｎｍのタングステン膜２８ａ形
成する〔図３（ｅ）〕。次に、タングステン膜２８上に
フォトリソグラフィ法により所定のパターンのフォトレ
ジスト膜（図示なし）を形成し、これをマスクにタング
ステン膜２８ａおよびシリコン酸化膜２５をエッチング
除去してゲート電極２８を形成する〔図３（ｆ）〕。次
に、ゲート電極２８およびシリコン酸化膜２５をマスク
として、ヒ素（Ａｓ）またはリン（Ｐ）を、エネルギー
２０〜１００ｋｅＶ、ドーズ量１×１０14〜１×１０16
ｃｍ-2の条件でイオン注入してｎ+ ソース・ドレイン領
域２９を形成する〔図３（ｇ）〕。上記実施例では、タ
ングステンを用いてゲート電極を形成していたが、タン
グステンに代え、モリブデン（Ｍｏ）やチタン（Ｔｉ）
など他の高融点金属を用いて形成してもよい。
【００１５】ゲート電極にタングステンを用いた場合、
しきい値電圧はｎ型ポリシリコンを用いた場合（ｎチャ
ンネルＭＯＳトランジスタの場合）に比べて＋０．６５
ｍＶ変化し、またｐチャンネルＭＯＳトランジスタでｐ
型ポリシリコンを用いた場合に比べて−０．４７ｍＶ変
化する。このため、ゲートがポリシリコンならば、ｎ -
ソース・ドレイン領域２４を形成するためのドーズ量が
１×１０13ｃｍ-2であった場合、チャンネルドープ領域
２６を形成するためのドーズ量は１×１０13〜３×１０
13ｃｍ-2と導電性を反転させる程度に注入する必要があ
るが、タングステンゲートの場合、導電性を反転させる
必要はなく注入量は５×１０12ｃｍ-2程度と少なくて済
み、しきい値の制御性が高くなる。
しきい値電圧はｎ型ポリシリコンを用いた場合（ｎチャ
ンネルＭＯＳトランジスタの場合）に比べて＋０．６５
ｍＶ変化し、またｐチャンネルＭＯＳトランジスタでｐ
型ポリシリコンを用いた場合に比べて−０．４７ｍＶ変
化する。このため、ゲートがポリシリコンならば、ｎ -
ソース・ドレイン領域２４を形成するためのドーズ量が
１×１０13ｃｍ-2であった場合、チャンネルドープ領域
２６を形成するためのドーズ量は１×１０13〜３×１０
13ｃｍ-2と導電性を反転させる程度に注入する必要があ
るが、タングステンゲートの場合、導電性を反転させる
必要はなく注入量は５×１０12ｃｍ-2程度と少なくて済
み、しきい値の制御性が高くなる。
【００１６】
【発明の効果】以上説明したように、本発明によるＭＯ
Ｓトランジスタは、チャネル部のシリコン基板を掘り込
むものではないので、実質的なチャネル長を短くするこ
とができ、チャネル電流の低下を抑えることができる。
また、基板エッチングを行っていないのでチャネル部が
ダメージを受けることが抑制され、キャリアの移動度の
低下を抑制することができる。また、チャネル長のばら
つきが少なくなり特性のばらつきを少なくすることがで
きる。また、チャネル注入がゲート電極と自己整合的に
行われるため、チャネル部以外のウェル濃度が上昇する
ことを防止することができ、接合容量の上昇を抑え、逆
短チャネル効果を抑制することができる。さらに、ゲー
ト電極とソース・ドレイン領域とが薄いゲート酸化膜を
介して対向することがなくなるので、寄生容量を低減す
ることができる。また、ゲート電極を高融点金属によっ
て形成する場合には、チャネルドープのドーズ量を少な
くすることができ、しきい値電圧の制御性を向上させる
ことができる。さらに、ゲート電極が空乏化することが
なくなるため、ゲート電極の空乏化によってチャネルが
高抵抗化することがなくなり高いオン電流を得ることが
できる。よって、本発明によれば、特性のばらつきが少
なく高速動作が可能で低消費電流のＭＯＳトランジスタ
を提供することができる。
Ｓトランジスタは、チャネル部のシリコン基板を掘り込
むものではないので、実質的なチャネル長を短くするこ
とができ、チャネル電流の低下を抑えることができる。
また、基板エッチングを行っていないのでチャネル部が
ダメージを受けることが抑制され、キャリアの移動度の
低下を抑制することができる。また、チャネル長のばら
つきが少なくなり特性のばらつきを少なくすることがで
きる。また、チャネル注入がゲート電極と自己整合的に
行われるため、チャネル部以外のウェル濃度が上昇する
ことを防止することができ、接合容量の上昇を抑え、逆
短チャネル効果を抑制することができる。さらに、ゲー
ト電極とソース・ドレイン領域とが薄いゲート酸化膜を
介して対向することがなくなるので、寄生容量を低減す
ることができる。また、ゲート電極を高融点金属によっ
て形成する場合には、チャネルドープのドーズ量を少な
くすることができ、しきい値電圧の制御性を向上させる
ことができる。さらに、ゲート電極が空乏化することが
なくなるため、ゲート電極の空乏化によってチャネルが
高抵抗化することがなくなり高いオン電流を得ることが
できる。よって、本発明によれば、特性のばらつきが少
なく高速動作が可能で低消費電流のＭＯＳトランジスタ
を提供することができる。
【図１】本発明の実施の形態を説明するために工程順の
断面図。
断面図。
【図２】本発明の一実施例を説明するための工程順断面
図の一部。
図の一部。
【図３】本発明の一実施例を説明するための、図２の工
程に続く工程での工程順断面図。
程に続く工程での工程順断面図。
【図４】従来例の工程順断面図。
【図５】従来例の問題点を説明するための拡大断面図。
１１、２１、３１ シリコン基板 １２ ウェル領域 ２２、３２ ｐウェル １３ 素子分離領域 ２３、３３ ＬＯＣＯＳ酸化膜 １４ 低濃度ソース・ドレイン領域 ２４、３４ ｎ- ソース・ドレイン領域 １５ 絶縁膜 ２５、３５ シリコン酸化膜 １６、２６ チャネルドープ領域 １７、２７、３７、ゲート酸化膜 １８、２８、３８ ゲート電極 ２８ａ タングステン膜 １９ 高濃度ソース・ドレイン領域 ２９、３９ ｎ+ ソース・ドレイン領域
Claims (3)
- 【請求項１】 シリコン基板上にゲート酸化膜を介して
Ｔ字状のゲート電極が形成され、ゲート電極の庇部分と
シリコン基板との間に不純物のドープされていない絶縁
膜が形成され、前記ゲート電極の脚部分に整合されて低
濃度ソース・ドレイン領域が形成され、前記ゲート電極
の庇部に整合されて高濃度ソース・ドレイン領域が形成
されていることを特徴とするＭＯＳトランジスタ。 - 【請求項２】 前記ゲート電極が高融点金属によって形
成されていることを特徴とする請求項１記載のＭＯＳト
ランジスタ。 - 【請求項３】 （１）素子分離領域によって囲まれた第
１導電型の半導体領域の表面領域内に第２導電型不純物
をドープして低濃度ソース・ドレイン領域を形成する工
程と、 （２）全面に絶縁膜を形成する工程と、 （３）前記絶縁膜を選択的にエッチング除去してチャネ
ル領域となる半導体領域の表面を露出させる開口を形成
する工程と、 （４）前記開口を介して前記半導体領域に不純物をドー
プしてチャネル領域を形成する工程と、 （５）熱酸化を行って露出した半導体領域の表面にゲー
ト酸化膜を形成する工程と、 （６）ゲート電極を形成するための導電体層を形成し、
該導電体層およびその下の前記絶縁膜をパターニングし
てゲート電極を形成する工程と、 （７）前記ゲート電極をマスクに前記半導体領域の表面
領域内に第２導電型不純物をドープして高濃度ソース・
ドレイン領域を形成する工程と、を含み、各工程をこの
順に若しくは前記第（４）の工程と前記第（５）の工程
との順序を逆にして行うことを特徴とするＭＯＳトラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18180996A JPH1027901A (ja) | 1996-07-11 | 1996-07-11 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18180996A JPH1027901A (ja) | 1996-07-11 | 1996-07-11 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027901A true JPH1027901A (ja) | 1998-01-27 |
Family
ID=16107225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18180996A Pending JPH1027901A (ja) | 1996-07-11 | 1996-07-11 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027901A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134432A (ja) * | 2005-11-09 | 2007-05-31 | Sony Corp | 半導体装置およびその製造方法 |
| CN105047548A (zh) * | 2015-06-13 | 2015-11-11 | 复旦大学 | 一种电子束曝光制备10纳米t型栅的方法 |
-
1996
- 1996-07-11 JP JP18180996A patent/JPH1027901A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134432A (ja) * | 2005-11-09 | 2007-05-31 | Sony Corp | 半導体装置およびその製造方法 |
| CN105047548A (zh) * | 2015-06-13 | 2015-11-11 | 复旦大学 | 一种电子束曝光制备10纳米t型栅的方法 |
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