JP2000299462A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000299462A JP2000299462A JP11108093A JP10809399A JP2000299462A JP 2000299462 A JP2000299462 A JP 2000299462A JP 11108093 A JP11108093 A JP 11108093A JP 10809399 A JP10809399 A JP 10809399A JP 2000299462 A JP2000299462 A JP 2000299462A
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- gate electrode
- semiconductor substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 接合容量の増大や接合リークの増加を抑制す
るとともに、短チャネル効果を抑制することができる半
導体装置を提供する。 【解決手段】 シリコン基板２１をエッチングしてソー
ス／ドレイン領域２８の空乏層の延びを抑えるための第
２のｎ型不純物領域３２よりも深い溝３８を形成した
後、ソース／ドレイン領域２８を構成する第２のｐ型不
純物領域３０をエピタキシャル成長法により溝３８内に
形成することを特徴とする。
るとともに、短チャネル効果を抑制することができる半
導体装置を提供する。 【解決手段】 シリコン基板２１をエッチングしてソー
ス／ドレイン領域２８の空乏層の延びを抑えるための第
２のｎ型不純物領域３２よりも深い溝３８を形成した
後、ソース／ドレイン領域２８を構成する第２のｐ型不
純物領域３０をエピタキシャル成長法により溝３８内に
形成することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
の構造および製造方法に関するものである。
の構造および製造方法に関するものである。
【０００２】
【従来の技術】図１に従来のＭＯＳトランジスタの構造
を示す。半導体基板１に素子分離領域２が形成されてい
る。また、半導体基板１内にｎ型ウェル領域３が形成さ
れている。半導体基板１上にはゲート絶縁膜４およびゲ
ート電極５が形成されている。さらに、半導体基板１の
表面であって、ゲート電極５を挟む位置にソース／ドレ
イン領域（ｐ型）６が形成されている。このソース／ド
レイン領域６はＬＤＤ構造となっている。ソース／ドレ
イン領域６の上部には低抵抗化のための金属シリサイド
層８が形成されている。そして、半導体基板１の所定の
深さの領域にｎ型高濃度不純物領域７が形成されてい
る。また、全面に層間絶縁膜９が形成されており、上層
配線１０とソース／ドレイン領域６とがコンタクト１１
を介して電気的に接続されている。なお、ソース／ドレ
イン領域６に挟まれたチャネル領域は薄いｎ型層１２で
ある。従来、ＭＯＳトランジスタの微細化は、スケーリ
ング則に従って行われてきた。これは、ＭＯＳトランジ
スタの寸法、不純物濃度および電源電圧等の各種パラメ
ータをある一定の係数で比例または反比例させることに
よって、半導体基板内の電界強度等を維持しながらＭＯ
Ｓトランジスタの微細化を実現する手法である。
を示す。半導体基板１に素子分離領域２が形成されてい
る。また、半導体基板１内にｎ型ウェル領域３が形成さ
れている。半導体基板１上にはゲート絶縁膜４およびゲ
ート電極５が形成されている。さらに、半導体基板１の
表面であって、ゲート電極５を挟む位置にソース／ドレ
イン領域（ｐ型）６が形成されている。このソース／ド
レイン領域６はＬＤＤ構造となっている。ソース／ドレ
イン領域６の上部には低抵抗化のための金属シリサイド
層８が形成されている。そして、半導体基板１の所定の
深さの領域にｎ型高濃度不純物領域７が形成されてい
る。また、全面に層間絶縁膜９が形成されており、上層
配線１０とソース／ドレイン領域６とがコンタクト１１
を介して電気的に接続されている。なお、ソース／ドレ
イン領域６に挟まれたチャネル領域は薄いｎ型層１２で
ある。従来、ＭＯＳトランジスタの微細化は、スケーリ
ング則に従って行われてきた。これは、ＭＯＳトランジ
スタの寸法、不純物濃度および電源電圧等の各種パラメ
ータをある一定の係数で比例または反比例させることに
よって、半導体基板内の電界強度等を維持しながらＭＯ
Ｓトランジスタの微細化を実現する手法である。
【０００３】しかし、電源電圧のように必ずしも一定の
係数でスケーリングされないパラメータが存在するた
め、微細化に伴って種々の問題が生じる。例えば、ＭＯ
Ｓトランジスタのチャネル長が短くなるに従ってしきい
値電圧が低下する短チャネル効果が挙げられる。この短
チャネル効果は、ドレイン電圧が空乏層を伝ってチャネ
ル領域の表面ポテンシャルに影響を与えるために生じる
ものである。従って、この短チャネル効果を抑制するた
めには、ドレイン側の空乏層が延びるのを抑制すること
が重要となる。ドレイン側の空乏層の延びを抑制できれ
ば、ドレイン電圧がチャネル領域の表面ポテンシャルに
影響を与えることを抑制できるからである。このため、
従来は以下の方法を採用していた。第１に、基板（チャ
ネル）不純物濃度を上げる方法である。このために、従
来は図１に示したようなｎ型高濃度不純物領域７を形成
していた。このようにして基板不純物濃度を高くするこ
とで、ドレイン側の空乏層の伸びを抑制することが可能
となるのである。第２に、ソース／ドレイン領域６の拡
散層の横方向の広がりを小さくすることである。ここ
で、ソース／ドレイン領域６は通常、イオン注入法で形
成される。この場合、ソース／ドレイン領域６の深さ
（Ｘｊ）と横方向の広がり（Ｙｊ）はＹｊ／Ｘｊ〜０．
７の関係をもつことが経験的に知られている。そのた
め、ソース／ドレイン領域６の深さを浅くすれば、横方
向の広がりも小さくなる。つまり、ソース／ドレイン領
域６の深さを浅く形成することによりドレイン側の空乏
層の延びを抑制するのである。
係数でスケーリングされないパラメータが存在するた
め、微細化に伴って種々の問題が生じる。例えば、ＭＯ
Ｓトランジスタのチャネル長が短くなるに従ってしきい
値電圧が低下する短チャネル効果が挙げられる。この短
チャネル効果は、ドレイン電圧が空乏層を伝ってチャネ
ル領域の表面ポテンシャルに影響を与えるために生じる
ものである。従って、この短チャネル効果を抑制するた
めには、ドレイン側の空乏層が延びるのを抑制すること
が重要となる。ドレイン側の空乏層の延びを抑制できれ
ば、ドレイン電圧がチャネル領域の表面ポテンシャルに
影響を与えることを抑制できるからである。このため、
従来は以下の方法を採用していた。第１に、基板（チャ
ネル）不純物濃度を上げる方法である。このために、従
来は図１に示したようなｎ型高濃度不純物領域７を形成
していた。このようにして基板不純物濃度を高くするこ
とで、ドレイン側の空乏層の伸びを抑制することが可能
となるのである。第２に、ソース／ドレイン領域６の拡
散層の横方向の広がりを小さくすることである。ここ
で、ソース／ドレイン領域６は通常、イオン注入法で形
成される。この場合、ソース／ドレイン領域６の深さ
（Ｘｊ）と横方向の広がり（Ｙｊ）はＹｊ／Ｘｊ〜０．
７の関係をもつことが経験的に知られている。そのた
め、ソース／ドレイン領域６の深さを浅くすれば、横方
向の広がりも小さくなる。つまり、ソース／ドレイン領
域６の深さを浅く形成することによりドレイン側の空乏
層の延びを抑制するのである。
【０００４】
【発明が解決しようとする課題】しかし、上記のように
して短チャネル効果を抑制しようとすると、以下に示す
問題点が生じる。まず、上記従来技術の第１の方法によ
ってｎ型高濃度不純物領域７を形成すると、図１に示し
たように、ｎ型高濃度不純物領域７がソース／ドレイン
領域６を電気的に包み込むような形になる。これによ
り、ｎ型高濃度不純物領域７とソース／ドレイン領域６
とは、ｎ型高濃度不純物領域７の側面と底面とで接する
こととなり、接する面積が大きくなる。このため、ｎ型
高濃度不純物領域７とソース／ドレイン領域６との間の
広い面積で高濃度のＰＮ接合が形成され、接合容量が増
大する問題が発生する。接合容量が増大すると、ＭＯＳ
トランジスタの動作遅延が生じたり、半導体基板１にバ
イアスがかかるとＭＯＳトランジスタの特性が変化する
基板バイアス効果が増大するという問題が生じる。次
に、図２は、図１のＡ−Ａ’での半導体基板１部分の断
面図における不純物分布及び電気的に効く分布を示して
いる。このように、ｎ型高濃度不純物領域７を形成する
と、ソース／ドレイン領域６の実効的な電気的深さが減
少する。これは、ｎ型高濃度不純物領域７を形成するた
めに注入するｎ型不純物と、ソース／ドレイン領域６を
形成するために注入するｐ型不純物とが相殺しあうため
である。このため、コンタクト１１とソース／ドレイン
領域６の底面との距離を十分に取れず、接合リーク電流
の増大を招く。さらに、図１に示したように低抵抗化の
ための金属シリサイド層８を形成している場合には、金
属シリサイド層８とソース／ドレイン領域６の底面との
距離が十分に取れずに、深刻な接合リーク電流の増大を
招くこととなる。
して短チャネル効果を抑制しようとすると、以下に示す
問題点が生じる。まず、上記従来技術の第１の方法によ
ってｎ型高濃度不純物領域７を形成すると、図１に示し
たように、ｎ型高濃度不純物領域７がソース／ドレイン
領域６を電気的に包み込むような形になる。これによ
り、ｎ型高濃度不純物領域７とソース／ドレイン領域６
とは、ｎ型高濃度不純物領域７の側面と底面とで接する
こととなり、接する面積が大きくなる。このため、ｎ型
高濃度不純物領域７とソース／ドレイン領域６との間の
広い面積で高濃度のＰＮ接合が形成され、接合容量が増
大する問題が発生する。接合容量が増大すると、ＭＯＳ
トランジスタの動作遅延が生じたり、半導体基板１にバ
イアスがかかるとＭＯＳトランジスタの特性が変化する
基板バイアス効果が増大するという問題が生じる。次
に、図２は、図１のＡ−Ａ’での半導体基板１部分の断
面図における不純物分布及び電気的に効く分布を示して
いる。このように、ｎ型高濃度不純物領域７を形成する
と、ソース／ドレイン領域６の実効的な電気的深さが減
少する。これは、ｎ型高濃度不純物領域７を形成するた
めに注入するｎ型不純物と、ソース／ドレイン領域６を
形成するために注入するｐ型不純物とが相殺しあうため
である。このため、コンタクト１１とソース／ドレイン
領域６の底面との距離を十分に取れず、接合リーク電流
の増大を招く。さらに、図１に示したように低抵抗化の
ための金属シリサイド層８を形成している場合には、金
属シリサイド層８とソース／ドレイン領域６の底面との
距離が十分に取れずに、深刻な接合リーク電流の増大を
招くこととなる。
【０００５】この接合リーク電流の増大という問題点
は、上記従来技術の第２の方法のようにソース／ドレイ
ン領域６の拡散層の深さを浅くすると、更に大きな問題
となる。本発明は上記問題点に鑑みてなされたもので、
ソース／ドレイン領域の接合容量の増大や接合リークの
増大を抑制するとともに短チャネル効果を抑制すること
を目的とする。
は、上記従来技術の第２の方法のようにソース／ドレイ
ン領域６の拡散層の深さを浅くすると、更に大きな問題
となる。本発明は上記問題点に鑑みてなされたもので、
ソース／ドレイン領域の接合容量の増大や接合リークの
増大を抑制するとともに短チャネル効果を抑制すること
を目的とする。
【０００６】
【発明を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置は、第１導電型の半導体
基板上にゲート絶縁膜を介して形成されたゲート電極
と、前記半導体基板内に前記ゲート電極に対して自己整
合的に形成され、ソース／ドレイン領域を構成する第２
導電型の不純物層とを具備し、前記第２導電型の不純物
層は第１導電型の不純物を含まないことを特徴とする。
本発明にかかる半導体装置は、第１導電型の半導体基板
上にゲート絶縁膜を介して形成されたゲート電極と、前
記半導体基板の所定の領域に前記ゲート電極に対して自
己整合的に形成され、ソース／ドレイン領域を構成する
第２導電型の不純物層とを具備し、前記半導体基板の所
定の領域はエピタキシャル成長法により形成されたこと
を特徴とする。本発明にかかる半導体装置の製造方法
は、第１導電型の半導体基板上にゲート絶縁膜を介して
ゲート電極を形成する工程と、前記ゲート電極をマスク
として前記半導体基板を所定の深さまでエッチングして
溝を形成する工程と、エピタキシャル成長法を用いて前
記溝内にソース／ドレイン領域を構成する第２導電型の
不純物層を形成するエピタキシャル成長工程と、を具備
することを特徴とする。本発明にかかる半導体装置の製
造方法は、第１導電型の半導体基板上にゲート絶縁膜を
介してゲート電極を形成する工程と、前記ゲート電極を
マスクとして前記半導体基板を所定の深さまでエッチン
グして溝を形成する工程と、エピタキシャル成長法を用
いて前記溝内に前記半導体基板と同質の半導体層を形成
する工程と、前記半導体層内にソース／ドレイン領域を
構成する第２導電型の不純物層を形成する工程と、を具
備することを特徴とする。
め、本発明にかかる半導体装置は、第１導電型の半導体
基板上にゲート絶縁膜を介して形成されたゲート電極
と、前記半導体基板内に前記ゲート電極に対して自己整
合的に形成され、ソース／ドレイン領域を構成する第２
導電型の不純物層とを具備し、前記第２導電型の不純物
層は第１導電型の不純物を含まないことを特徴とする。
本発明にかかる半導体装置は、第１導電型の半導体基板
上にゲート絶縁膜を介して形成されたゲート電極と、前
記半導体基板の所定の領域に前記ゲート電極に対して自
己整合的に形成され、ソース／ドレイン領域を構成する
第２導電型の不純物層とを具備し、前記半導体基板の所
定の領域はエピタキシャル成長法により形成されたこと
を特徴とする。本発明にかかる半導体装置の製造方法
は、第１導電型の半導体基板上にゲート絶縁膜を介して
ゲート電極を形成する工程と、前記ゲート電極をマスク
として前記半導体基板を所定の深さまでエッチングして
溝を形成する工程と、エピタキシャル成長法を用いて前
記溝内にソース／ドレイン領域を構成する第２導電型の
不純物層を形成するエピタキシャル成長工程と、を具備
することを特徴とする。本発明にかかる半導体装置の製
造方法は、第１導電型の半導体基板上にゲート絶縁膜を
介してゲート電極を形成する工程と、前記ゲート電極を
マスクとして前記半導体基板を所定の深さまでエッチン
グして溝を形成する工程と、エピタキシャル成長法を用
いて前記溝内に前記半導体基板と同質の半導体層を形成
する工程と、前記半導体層内にソース／ドレイン領域を
構成する第２導電型の不純物層を形成する工程と、を具
備することを特徴とする。
【０００７】本発明にかかる半導体装置の製造方法は、
第１導電型の半導体基板の所定の深さの領域に第１導電
型の不純物層を形成する工程と、前記半導体基板上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、前記
ゲート電極をマスクとして前記半導体基板をエッチング
することにより、前記第１導電型の不純物層よりも深い
溝を形成する工程と、エピタキシャル成長法を用いて前
記溝内にソース／ドレイン領域を構成する第２導電型の
不純物層を形成するエピタキシャル成長工程と、を具備
することを特徴とする。本発明にかかる半導体装置の製
造方法は、第１導電型の半導体基板の所定の深さの領域
に第１導電型の不純物層を形成する工程と、前記半導体
基板上にゲート絶縁膜を介してゲート電極を形成する工
程と、前記ゲート電極をマスクとして前記半導体基板を
エッチングすることにより、前記第１導電型の不純物層
よりも深い溝を形成する工程と、エピタキシャル成長法
を用いて前記溝内に前記半導体基板と同質の半導体層を
形成する工程と、前記半導体層内にソース／ドレイン領
域を構成する第２導電型の不純物層を形成する工程と、
を具備することを特徴とする。本発明は、上記構成を採
用することにより、ソース／ドレイン領域の接合容量の
増大や接合リークの増大を抑制するとともに短チャネル
効果を抑制することを可能とする。
第１導電型の半導体基板の所定の深さの領域に第１導電
型の不純物層を形成する工程と、前記半導体基板上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、前記
ゲート電極をマスクとして前記半導体基板をエッチング
することにより、前記第１導電型の不純物層よりも深い
溝を形成する工程と、エピタキシャル成長法を用いて前
記溝内にソース／ドレイン領域を構成する第２導電型の
不純物層を形成するエピタキシャル成長工程と、を具備
することを特徴とする。本発明にかかる半導体装置の製
造方法は、第１導電型の半導体基板の所定の深さの領域
に第１導電型の不純物層を形成する工程と、前記半導体
基板上にゲート絶縁膜を介してゲート電極を形成する工
程と、前記ゲート電極をマスクとして前記半導体基板を
エッチングすることにより、前記第１導電型の不純物層
よりも深い溝を形成する工程と、エピタキシャル成長法
を用いて前記溝内に前記半導体基板と同質の半導体層を
形成する工程と、前記半導体層内にソース／ドレイン領
域を構成する第２導電型の不純物層を形成する工程と、
を具備することを特徴とする。本発明は、上記構成を採
用することにより、ソース／ドレイン領域の接合容量の
増大や接合リークの増大を抑制するとともに短チャネル
効果を抑制することを可能とする。
【０００８】
【発明の実施の形態】（第１の実施の形態）本発明の第
１の実施の形態を図面（図３〜図７）を参酌して説明す
る。図３に本発明の第１の実施の形態にかかるＭＯＳト
ランジスタの断面図を示す。この第１の実施の形態で
は、半導体基板、例えばシリコン基板（ｎ型）２１に素
子分離領域２２が形成されている。シリコン基板２１上
にはゲート絶縁膜２３およびゲート電極２４が形成され
ている。このゲート電極２４は、導電膜、例えばｐ型ポ
リシリコン膜２５と、その上面に形成されたキャップ
膜、例えばシリコン窒化膜２６とからなる。ゲート電極
２４の側面には側壁絶縁膜、例えばシリコン窒化膜２７
が形成されている。シリコン基板２１内には、例えばｎ
型ウェル領域２８が形成されている。シリコン基板２１
の表面であってｎ型ウェル領域２８内の、ゲート電極２
４を挟む位置にｐ型のソース／ドレイン領域２９が形成
されている。このソース／ドレイン領域２９はＬＤＤ構
造となっている。つまり、ソース／ドレイン領域２９
は、側壁絶縁膜であるシリコン窒化膜２７の下方に形成
された浅い第１のｐ型不純物領域３０と、シリコン窒化
膜２７を挟み込むようにして形成された深い第２のｐ型
不純物領域３１とからなる。この第１のｐ型不純物領域
３０は、ゲート電極２４に対して自己整合的に形成され
たものである。また、第２のｐ型不純物領域３１は、ゲ
ート電極２４及び側壁絶縁膜であるシリコン窒化膜２７
に対して自己整合的に形成されたものである。ここで、
第２のｐ型不純物領域３１はエピタキシャル成長法によ
り形成されたｐ型エピタキシャルシリコン層からなるも
のであり、ｎ型不純物が含まれていない。なお、この第
１の実施の形態では、ソース／ドレイン領域２９はＬＤ
Ｄ構造であるとしたが、これに限られるものではない。
なお、ソース／ドレイン領域２９を構成する第１のｐ型
不純物領域３０に挟まれたチャネル領域は薄いｎ型層７
８である。
１の実施の形態を図面（図３〜図７）を参酌して説明す
る。図３に本発明の第１の実施の形態にかかるＭＯＳト
ランジスタの断面図を示す。この第１の実施の形態で
は、半導体基板、例えばシリコン基板（ｎ型）２１に素
子分離領域２２が形成されている。シリコン基板２１上
にはゲート絶縁膜２３およびゲート電極２４が形成され
ている。このゲート電極２４は、導電膜、例えばｐ型ポ
リシリコン膜２５と、その上面に形成されたキャップ
膜、例えばシリコン窒化膜２６とからなる。ゲート電極
２４の側面には側壁絶縁膜、例えばシリコン窒化膜２７
が形成されている。シリコン基板２１内には、例えばｎ
型ウェル領域２８が形成されている。シリコン基板２１
の表面であってｎ型ウェル領域２８内の、ゲート電極２
４を挟む位置にｐ型のソース／ドレイン領域２９が形成
されている。このソース／ドレイン領域２９はＬＤＤ構
造となっている。つまり、ソース／ドレイン領域２９
は、側壁絶縁膜であるシリコン窒化膜２７の下方に形成
された浅い第１のｐ型不純物領域３０と、シリコン窒化
膜２７を挟み込むようにして形成された深い第２のｐ型
不純物領域３１とからなる。この第１のｐ型不純物領域
３０は、ゲート電極２４に対して自己整合的に形成され
たものである。また、第２のｐ型不純物領域３１は、ゲ
ート電極２４及び側壁絶縁膜であるシリコン窒化膜２７
に対して自己整合的に形成されたものである。ここで、
第２のｐ型不純物領域３１はエピタキシャル成長法によ
り形成されたｐ型エピタキシャルシリコン層からなるも
のであり、ｎ型不純物が含まれていない。なお、この第
１の実施の形態では、ソース／ドレイン領域２９はＬＤ
Ｄ構造であるとしたが、これに限られるものではない。
なお、ソース／ドレイン領域２９を構成する第１のｐ型
不純物領域３０に挟まれたチャネル領域は薄いｎ型層７
８である。
【０００９】シリコン基板２１の所定の深さの領域に、
第１のｐ型不純物領域３０に挟まれるようにして第１の
ｎ型不純物領域３２が形成されている。この第１のｎ型
不純物領域３２は、ＭＯＳトランジスタのしきい値制御
の役割を果たす。さらにその第１のｎ型不純物領域３２
の下方に、第２のｐ型不純物領域３１に挟まれるように
して第２のｎ型不純物領域３３が形成されている。この
第２のｎ型不純物領域３３はソース／ドレイン領域２９
の空乏層の延びを抑える役割を果たす。なお、第１のｎ
型不純物領域３２の不純物濃度はＭＯＳトランジスタの
特性、具体的にはしきい値の特性により不純物濃度が決
められる。つまり、しきい値を上げたい場合は第１のｎ
型不純物領域３２を高濃度にし、逆にしきい値を下げた
い場合は第１のｎ型不純物領域３２を低濃度にすればよ
い。さらに、ソース／ドレイン領域２９の上部には低抵
抗化のための金属シリサイド層３４が形成されている。
この金属シリサイド層３４は、例えばチタンおよびコバ
ルト等の金属およびこれらを含む合金からなる。また、
全面に層間絶縁膜３５が形成されている。この層間絶縁
膜３５の上面に上層配線３６が形成されている。この上
層配線３６は、層間絶縁膜３５に形成されたコンタクト
３７を介してソース／ドレイン領域２９と電気的に接続
されている。
第１のｐ型不純物領域３０に挟まれるようにして第１の
ｎ型不純物領域３２が形成されている。この第１のｎ型
不純物領域３２は、ＭＯＳトランジスタのしきい値制御
の役割を果たす。さらにその第１のｎ型不純物領域３２
の下方に、第２のｐ型不純物領域３１に挟まれるように
して第２のｎ型不純物領域３３が形成されている。この
第２のｎ型不純物領域３３はソース／ドレイン領域２９
の空乏層の延びを抑える役割を果たす。なお、第１のｎ
型不純物領域３２の不純物濃度はＭＯＳトランジスタの
特性、具体的にはしきい値の特性により不純物濃度が決
められる。つまり、しきい値を上げたい場合は第１のｎ
型不純物領域３２を高濃度にし、逆にしきい値を下げた
い場合は第１のｎ型不純物領域３２を低濃度にすればよ
い。さらに、ソース／ドレイン領域２９の上部には低抵
抗化のための金属シリサイド層３４が形成されている。
この金属シリサイド層３４は、例えばチタンおよびコバ
ルト等の金属およびこれらを含む合金からなる。また、
全面に層間絶縁膜３５が形成されている。この層間絶縁
膜３５の上面に上層配線３６が形成されている。この上
層配線３６は、層間絶縁膜３５に形成されたコンタクト
３７を介してソース／ドレイン領域２９と電気的に接続
されている。
【００１０】ここで、図４〜図７を参酌して、本発明の
第１の実施の形態にかかるＭＯＳトランジスタの製造方
法について説明する。まず、図４に示すように、シリコ
ン基板２１にＳＴＩ構造の素子分離領域２２を形成す
る。この素子分離領域２２として、シリコン基板２１上
にシリコン酸化膜をウェット酸化法により厚く成長させ
るＬＯＣＯＳを用いても構わない。シリコン基板２１の
うち素子分離領域２２以外の部分にはｎ型不純物を導入
して、ｎ型ウェル領域２８を形成する。このｎ型ウェル
領域２８がトランジスタ素子形成領域となる。次に、シ
リコン基板２１の表面から０．０５μｍ程度の深さに、
トランジスタのしきい値制御のための第１のｎ型不純物
領域３２を形成する。さらに、シリコン基板２１の表面
から０．１２μｍ程度の深さに、ソース／ドレイン領域
の空乏層の延びを抑えるための第２のｎ型不純物領域３
３を形成する。ここで、第１のｎ型不純物領域３２と第
２のｎ型不純物領域３３とは別々に形成しても構わない
し、両者を兼ねて同時に形成しても構わない。次に、熱
酸化法を用いてシリコン基板２１の表面にゲート絶縁膜
２３となるシリコン酸化膜を形成する。そして全面にｐ
型ポリシリコン膜２５及びシリコン窒化膜２６を堆積す
る。なお、第１のｎ型不純物領域３２上には薄いｎ型層
７８が形成されている。
第１の実施の形態にかかるＭＯＳトランジスタの製造方
法について説明する。まず、図４に示すように、シリコ
ン基板２１にＳＴＩ構造の素子分離領域２２を形成す
る。この素子分離領域２２として、シリコン基板２１上
にシリコン酸化膜をウェット酸化法により厚く成長させ
るＬＯＣＯＳを用いても構わない。シリコン基板２１の
うち素子分離領域２２以外の部分にはｎ型不純物を導入
して、ｎ型ウェル領域２８を形成する。このｎ型ウェル
領域２８がトランジスタ素子形成領域となる。次に、シ
リコン基板２１の表面から０．０５μｍ程度の深さに、
トランジスタのしきい値制御のための第１のｎ型不純物
領域３２を形成する。さらに、シリコン基板２１の表面
から０．１２μｍ程度の深さに、ソース／ドレイン領域
の空乏層の延びを抑えるための第２のｎ型不純物領域３
３を形成する。ここで、第１のｎ型不純物領域３２と第
２のｎ型不純物領域３３とは別々に形成しても構わない
し、両者を兼ねて同時に形成しても構わない。次に、熱
酸化法を用いてシリコン基板２１の表面にゲート絶縁膜
２３となるシリコン酸化膜を形成する。そして全面にｐ
型ポリシリコン膜２５及びシリコン窒化膜２６を堆積す
る。なお、第１のｎ型不純物領域３２上には薄いｎ型層
７８が形成されている。
【００１１】次に、図５に示したように、通常のリソグ
ラフィ技術とエッチング技術を用いて、シリコン窒化膜
２６とｐ型ポリシリコン膜２５を加工してゲート電極２
４を形成する。このとき、ゲート絶縁膜２３であるシリ
コン酸化膜もゲート電極２４の下にのみ残るように加工
される。この後、熱酸化法を用いて、シリコン基板２１
の表面の露出した部分及びｐ型ポリシリコン膜２５の表
面に図示せぬ酸化膜を形成する。これによりゲート電極
２４を形成するときのエッチングダメージが除去され
る。そして、このゲート電極２４に対して自己整合的に
浅い第１のｐ型不純物領域３０を形成する。この第１の
ｐ型不純物領域３０は、例えばボロンを低加速イオン注
入することにより形成される。次に、全面にシリコン窒
化膜２７を堆積した後にＲＩＥ法を用いることにより、
シリコン窒化膜２７をゲート電極２４の側面にのみ残
す。このシリコン窒化膜２７はゲート電極２４の側壁絶
縁膜となる。次に、図６に示したように、シリコン窒化
膜２６及びシリコン窒化膜２７をマスクとして異方性エ
ッチング法、例えばＲＩＥ法を用いてシリコン基板２１
をエッチングして溝３８を形成する。このとき、溝３８
を第２のｎ型不純物領域３３よりも深く、例えば深さ
０．２μｍ程度まで形成する。
ラフィ技術とエッチング技術を用いて、シリコン窒化膜
２６とｐ型ポリシリコン膜２５を加工してゲート電極２
４を形成する。このとき、ゲート絶縁膜２３であるシリ
コン酸化膜もゲート電極２４の下にのみ残るように加工
される。この後、熱酸化法を用いて、シリコン基板２１
の表面の露出した部分及びｐ型ポリシリコン膜２５の表
面に図示せぬ酸化膜を形成する。これによりゲート電極
２４を形成するときのエッチングダメージが除去され
る。そして、このゲート電極２４に対して自己整合的に
浅い第１のｐ型不純物領域３０を形成する。この第１の
ｐ型不純物領域３０は、例えばボロンを低加速イオン注
入することにより形成される。次に、全面にシリコン窒
化膜２７を堆積した後にＲＩＥ法を用いることにより、
シリコン窒化膜２７をゲート電極２４の側面にのみ残
す。このシリコン窒化膜２７はゲート電極２４の側壁絶
縁膜となる。次に、図６に示したように、シリコン窒化
膜２６及びシリコン窒化膜２７をマスクとして異方性エ
ッチング法、例えばＲＩＥ法を用いてシリコン基板２１
をエッチングして溝３８を形成する。このとき、溝３８
を第２のｎ型不純物領域３３よりも深く、例えば深さ
０．２μｍ程度まで形成する。
【００１２】次に、図７に示したように、ボロン（Ｂ）
をドープしながらエピタキシャル成長法を用いることに
より、溝３８に第２のｐ型不純物領域３１となるｐ型シ
リコン層を形成する。この第２のｐ型不純物領域３１と
第１のｐ型不純物領域３０とでソース／ドレイン領域２
９を形成する。そして、通常の方法を用いてソース／ド
レイン領域２９の上部に金属シリサイド層３４を形成す
る。この後、全面に層間絶縁膜３５を堆積した後、ＲＩ
Ｅ法を用いてソース／ドレイン領域２９の上面に到達す
るようにコンタクトホール（図示せず）を形成する。そ
して、このコンタクトホールに導電膜を埋め込むことに
よりコンタクト３７を形成する。さらに上層配線３６を
形成することにより図３に示したＭＯＳトランジスタが
形成される。上記のように本発明の第１の実施の形態に
よれば、以下の効果を得ることができる。まず、ソース
／ドレイン領域２９の空乏層の延びを抑える役割を果た
す第２のｎ型不純物領域３３が形成されている。また、
第２のｐ型不純物領域３１がイオン注入法でなくエピタ
キシャル成長法により形成されるため、従来のようにソ
ース／ドレイン領域の深さ（Ｘｊ）と横方向の広がり
（Ｙｊ）がＹｊ／Ｘｊ〜０．７の関係に拘束されず、ソ
ース／ドレイン領域２９の深さを浅くすることなく横方
向の広がりを小さくすることができる。このため、短チ
ャネル効果を抑制することが可能となる。
をドープしながらエピタキシャル成長法を用いることに
より、溝３８に第２のｐ型不純物領域３１となるｐ型シ
リコン層を形成する。この第２のｐ型不純物領域３１と
第１のｐ型不純物領域３０とでソース／ドレイン領域２
９を形成する。そして、通常の方法を用いてソース／ド
レイン領域２９の上部に金属シリサイド層３４を形成す
る。この後、全面に層間絶縁膜３５を堆積した後、ＲＩ
Ｅ法を用いてソース／ドレイン領域２９の上面に到達す
るようにコンタクトホール（図示せず）を形成する。そ
して、このコンタクトホールに導電膜を埋め込むことに
よりコンタクト３７を形成する。さらに上層配線３６を
形成することにより図３に示したＭＯＳトランジスタが
形成される。上記のように本発明の第１の実施の形態に
よれば、以下の効果を得ることができる。まず、ソース
／ドレイン領域２９の空乏層の延びを抑える役割を果た
す第２のｎ型不純物領域３３が形成されている。また、
第２のｐ型不純物領域３１がイオン注入法でなくエピタ
キシャル成長法により形成されるため、従来のようにソ
ース／ドレイン領域の深さ（Ｘｊ）と横方向の広がり
（Ｙｊ）がＹｊ／Ｘｊ〜０．７の関係に拘束されず、ソ
ース／ドレイン領域２９の深さを浅くすることなく横方
向の広がりを小さくすることができる。このため、短チ
ャネル効果を抑制することが可能となる。
【００１３】また、しきい値制御のための第１のｎ型不
純物領域３２は第１のｐ型不純物領域３０に挟まれるよ
うにして形成されている。ソース／ドレイン領域２９の
空乏層の延びを抑えるための第２のｎ型不純物領域３３
は第２のｐ型不純物領域３１に挟まれるようにして形成
されている。つまり、従来技術ではそれら高濃度不純物
領域がソース／ドレイン領域の側面及び底面と接してい
たのに対し（図１参照）、本発明の第１の実施の形態で
は、ｎ型不純物領域３２、３３とｐ型不純物領域３０、
３１とは側面でのみ接している。そのため、高濃度のＰ
Ｎ接合が広い面積にわたって形成されるのを抑制するこ
とができ、接合容量の増大を抑制することが可能とな
る。これにより、ＭＯＳトランジスタの高速化や、素子
特性の安定化を図ることが可能となる。さらに、第２の
ｐ型不純物領域３０は溝３８をエピタキシャル成長法に
より埋めることで形成される。そのため、第２のｐ型不
純物領域３０にはｎ型不純物が含まれていないので、実
効的な電気的深さが減少することもない。このように、
ソース／ドレイン領域２９の電気的深さが浅くならず、
コンタクト３７や金属シリサイド層３４からの接合リー
ク電流の増加を抑制することが可能となる。
純物領域３２は第１のｐ型不純物領域３０に挟まれるよ
うにして形成されている。ソース／ドレイン領域２９の
空乏層の延びを抑えるための第２のｎ型不純物領域３３
は第２のｐ型不純物領域３１に挟まれるようにして形成
されている。つまり、従来技術ではそれら高濃度不純物
領域がソース／ドレイン領域の側面及び底面と接してい
たのに対し（図１参照）、本発明の第１の実施の形態で
は、ｎ型不純物領域３２、３３とｐ型不純物領域３０、
３１とは側面でのみ接している。そのため、高濃度のＰ
Ｎ接合が広い面積にわたって形成されるのを抑制するこ
とができ、接合容量の増大を抑制することが可能とな
る。これにより、ＭＯＳトランジスタの高速化や、素子
特性の安定化を図ることが可能となる。さらに、第２の
ｐ型不純物領域３０は溝３８をエピタキシャル成長法に
より埋めることで形成される。そのため、第２のｐ型不
純物領域３０にはｎ型不純物が含まれていないので、実
効的な電気的深さが減少することもない。このように、
ソース／ドレイン領域２９の電気的深さが浅くならず、
コンタクト３７や金属シリサイド層３４からの接合リー
ク電流の増加を抑制することが可能となる。
【００１４】（本発明の第１の実施の形態の変形例）第
１の実施の形態では、ボロン（Ｂ）をドープしながらエ
ピタキシャル成長法を用いることにより、溝３８に第２
のｐ型不純物領域３１となるｐ型シリコン層を形成する
（図７参照）。第１の実施の形態の変形例では、この工
程において最初のうちはボロンをドープしないでシリコ
ン層を形成する。そして、所定時間経過後にボロンをド
ープするようにする。これにより、図８に示したよう
に、第２のｐ型不純物領域３１の底部とｎ型ウェル領域
２８との間に電気的に中間の導電型である真性層３６
（intrinsic layer）が形成される（n-i-p構造）。こ
の真性層３６は、例えばｐ型不純物濃度が１×１０１５
程度のオーダーである場合を含む。このようにした場
合、第２のｐ型不純物領域３１とｎ型ウェル領域２８と
の間で接合容量を減らす効果を得ることができる。 （本発明の第２の実施の形態）本発明の第２の実施の形
態を図面（図９〜図１５）を参酌して説明する。この第
２の実施の形態は、第１の実施の形態にかかる本発明を
ＣＭＯＳ半導体装置に適用したものである。このCMOS半
導体装置の製造方法について説明する。
１の実施の形態では、ボロン（Ｂ）をドープしながらエ
ピタキシャル成長法を用いることにより、溝３８に第２
のｐ型不純物領域３１となるｐ型シリコン層を形成する
（図７参照）。第１の実施の形態の変形例では、この工
程において最初のうちはボロンをドープしないでシリコ
ン層を形成する。そして、所定時間経過後にボロンをド
ープするようにする。これにより、図８に示したよう
に、第２のｐ型不純物領域３１の底部とｎ型ウェル領域
２８との間に電気的に中間の導電型である真性層３６
（intrinsic layer）が形成される（n-i-p構造）。こ
の真性層３６は、例えばｐ型不純物濃度が１×１０１５
程度のオーダーである場合を含む。このようにした場
合、第２のｐ型不純物領域３１とｎ型ウェル領域２８と
の間で接合容量を減らす効果を得ることができる。 （本発明の第２の実施の形態）本発明の第２の実施の形
態を図面（図９〜図１５）を参酌して説明する。この第
２の実施の形態は、第１の実施の形態にかかる本発明を
ＣＭＯＳ半導体装置に適用したものである。このCMOS半
導体装置の製造方法について説明する。
【００１５】まず、図９に示したように、シリコン基板
５１にＳＴＩ構造の素子分離領域５２を形成する。この
素子分離領域５２として、シリコン基板５１上にシリコ
ン酸化膜をウェット酸化法により厚く成長させるＬＯＣ
ＯＳを用いても構わない。シリコン基板５１のうちｐチ
ャネル型トランジスタを形成する領域にｎ型不純物を導
入して、ｎ型ウェル領域５３を形成する。また、シリコ
ン基板５１のうちｎチャネル型トランジスタを形成する
領域にｐ型不純物を導入して、ｐ型ウェル領域５４を形
成する。次に、シリコン基板５１の表面から０．０５μ
ｍ程度の深さに、トランジスタのしきい値制御のため
に、第１のｎ型不純物領域５７をｎ型ウェル領域５３内
に、第１のｐ型不純物領域５８をｐ型ウェル領域５４内
に、それぞれ形成する。さらに、シリコン基板５１の表
面から０．１２μｍ程度の深さに、ソース／ドレイン領
域の空乏層の延びを抑えるために、第２のｎ型不純物領
域５５をｎ型ウェル領域５３内に、第２のｐ型不純物領
域５６をｐ型ウェル領域５４内に、それぞれ形成する。
なお、第１のｎ型不純物領域５７上は薄いｎ型層７８で
ある。第１のｐ型不純物領域５８上は薄いｐ型層７９で
ある。
５１にＳＴＩ構造の素子分離領域５２を形成する。この
素子分離領域５２として、シリコン基板５１上にシリコ
ン酸化膜をウェット酸化法により厚く成長させるＬＯＣ
ＯＳを用いても構わない。シリコン基板５１のうちｐチ
ャネル型トランジスタを形成する領域にｎ型不純物を導
入して、ｎ型ウェル領域５３を形成する。また、シリコ
ン基板５１のうちｎチャネル型トランジスタを形成する
領域にｐ型不純物を導入して、ｐ型ウェル領域５４を形
成する。次に、シリコン基板５１の表面から０．０５μ
ｍ程度の深さに、トランジスタのしきい値制御のため
に、第１のｎ型不純物領域５７をｎ型ウェル領域５３内
に、第１のｐ型不純物領域５８をｐ型ウェル領域５４内
に、それぞれ形成する。さらに、シリコン基板５１の表
面から０．１２μｍ程度の深さに、ソース／ドレイン領
域の空乏層の延びを抑えるために、第２のｎ型不純物領
域５５をｎ型ウェル領域５３内に、第２のｐ型不純物領
域５６をｐ型ウェル領域５４内に、それぞれ形成する。
なお、第１のｎ型不純物領域５７上は薄いｎ型層７８で
ある。第１のｐ型不純物領域５８上は薄いｐ型層７９で
ある。
【００１６】ここで、第１の不純物領域５７、５８と第
２の不純物領域５５、５６とは別々に形成しても構わな
いし、両者を兼ねて同時に形成しても構わない。次に、
熱酸化法を用いてシリコン基板５１の表面にゲート絶縁
膜５９となるシリコン酸化膜を形成する。そして全面に
ポリシリコン膜６０及びシリコン窒化膜６１を堆積す
る。次に、図１０に示したように、通常のリソグラフィ
技術とエッチング技術を用いて、シリコン窒化膜６１と
ポリシリコン膜６０を加工してゲート電極６２を形成す
る。このとき、ゲート絶縁膜５９であるシリコン酸化膜
もゲート電極６２の下にのみ残るように加工される。こ
の後、熱酸化法を用いて、シリコン基板５１の表面の露
出した部分及びポリシリコン膜６０の表面に図示せぬ酸
化膜を形成する。これによりゲート電極６２を形成する
ときのエッチングダメージが除去される。そして、ｐチ
ャネル型トランジスタ領域６５に、ゲート電極６２に対
して自己整合的に浅い第３のｐ型不純物領域６３を形成
する。また、ｎチャネル型トランジスタ領域６６に、ゲ
ート電極６２に対して自己整合的に浅い第３のｎ型不純
物領域６４を形成する。次に、全面にシリコン窒化膜６
７を堆積した後にＲＩＥ法を用いることにより、シリコ
ン窒化膜６７をゲート電極６２の側面にのみ残す。この
シリコン窒化膜６７はゲート電極６２の側壁絶縁膜とな
る。
２の不純物領域５５、５６とは別々に形成しても構わな
いし、両者を兼ねて同時に形成しても構わない。次に、
熱酸化法を用いてシリコン基板５１の表面にゲート絶縁
膜５９となるシリコン酸化膜を形成する。そして全面に
ポリシリコン膜６０及びシリコン窒化膜６１を堆積す
る。次に、図１０に示したように、通常のリソグラフィ
技術とエッチング技術を用いて、シリコン窒化膜６１と
ポリシリコン膜６０を加工してゲート電極６２を形成す
る。このとき、ゲート絶縁膜５９であるシリコン酸化膜
もゲート電極６２の下にのみ残るように加工される。こ
の後、熱酸化法を用いて、シリコン基板５１の表面の露
出した部分及びポリシリコン膜６０の表面に図示せぬ酸
化膜を形成する。これによりゲート電極６２を形成する
ときのエッチングダメージが除去される。そして、ｐチ
ャネル型トランジスタ領域６５に、ゲート電極６２に対
して自己整合的に浅い第３のｐ型不純物領域６３を形成
する。また、ｎチャネル型トランジスタ領域６６に、ゲ
ート電極６２に対して自己整合的に浅い第３のｎ型不純
物領域６４を形成する。次に、全面にシリコン窒化膜６
７を堆積した後にＲＩＥ法を用いることにより、シリコ
ン窒化膜６７をゲート電極６２の側面にのみ残す。この
シリコン窒化膜６７はゲート電極６２の側壁絶縁膜とな
る。
【００１７】次に、図１１に示したように、ｎチャネル
型トランジスタ領域６６を例えばレジスト６９などのマ
スクにより覆う。そして、レジスト６９及びシリコン窒
化膜６１並びにシリコン窒化膜６７をマスクとして異方
性エッチング法、例えばＲＩＥ法を用いてシリコン基板
５１をエッチングして溝６８を形成する。このとき、溝
６８を第２のｎ型不純物領域５５よりも深く、例えば深
さ０．２μｍ程度まで形成する。次に、図１２に示した
ように、ボロン（Ｂ）をドープしながらエピタキシャル
成長法を用いることにより、溝６８に第４のｐ型不純物
領域７０となるｐ型シリコン層を形成する。この第４の
ｐ型不純物領域と第３のｐ型不純物領域６３とでソース
／ドレイン領域７１を形成する。次に、図１３に示した
ように、レジスト６９を除去した後、ｐチャネル型トラ
ンジスタ領域６５を例えばレジスト７２などのマスクに
より覆う。そして、レジスト７２及びシリコン窒化膜６
１並びにシリコン窒化膜６７をマスクとして異方性エッ
チング法、例えばＲＩＥ法を用いてシリコン基板５１を
エッチングして溝７３を形成する。このとき、溝７３を
第２のｐ型不純物領域５６よりも深く、例えば深さ０．
２μｍ程度まで形成する。
型トランジスタ領域６６を例えばレジスト６９などのマ
スクにより覆う。そして、レジスト６９及びシリコン窒
化膜６１並びにシリコン窒化膜６７をマスクとして異方
性エッチング法、例えばＲＩＥ法を用いてシリコン基板
５１をエッチングして溝６８を形成する。このとき、溝
６８を第２のｎ型不純物領域５５よりも深く、例えば深
さ０．２μｍ程度まで形成する。次に、図１２に示した
ように、ボロン（Ｂ）をドープしながらエピタキシャル
成長法を用いることにより、溝６８に第４のｐ型不純物
領域７０となるｐ型シリコン層を形成する。この第４の
ｐ型不純物領域と第３のｐ型不純物領域６３とでソース
／ドレイン領域７１を形成する。次に、図１３に示した
ように、レジスト６９を除去した後、ｐチャネル型トラ
ンジスタ領域６５を例えばレジスト７２などのマスクに
より覆う。そして、レジスト７２及びシリコン窒化膜６
１並びにシリコン窒化膜６７をマスクとして異方性エッ
チング法、例えばＲＩＥ法を用いてシリコン基板５１を
エッチングして溝７３を形成する。このとき、溝７３を
第２のｐ型不純物領域５６よりも深く、例えば深さ０．
２μｍ程度まで形成する。
【００１８】次に、図１４に示したように、砒素（Ａ
ｓ）をドープしながらエピタキシャル成長法を用いるこ
とにより、溝７３に第４のｎ型不純物領域７４となるｎ
型シリコン層を形成する。この第４のｎ型不純物領域７
４と第３のｎ型不純物領域６４とでソース／ドレイン領
域７５を形成する。次に、図１５に示したように、レジ
スト７２を除去した後、通常の方法を用いてソース／ド
レイン領域７１及びソース／ドレイン領域７５、の上部
に金属シリサイド層７６を形成する。以上により、本発
明の第２の実施の形態にかかるCMOS半導体装置が形成さ
れる。この本発明の第２の実施の形態によれば、本発明
の第１の実施の形態と同様の効果を得ることができる。 （本発明の第３の実施の形態）本発明の第３の実施の形
態を図面（図１６〜図２２）を参酌して説明する。この
実施の形態は、第２の実施の形態と同じ構造のＣＭＯＳ
半導体装置を製造するものであるが、その製造方法が異
なる。本発明の第３の実施の形態にかかるＣＭＯＳ半導
体装置の製造方法を図面（図１６〜図２２）を参酌して
説明する。まず、第２の実施の形態にかかる図９乃至図
１０の工程は第３の実施の形態においても同様である。
ｓ）をドープしながらエピタキシャル成長法を用いるこ
とにより、溝７３に第４のｎ型不純物領域７４となるｎ
型シリコン層を形成する。この第４のｎ型不純物領域７
４と第３のｎ型不純物領域６４とでソース／ドレイン領
域７５を形成する。次に、図１５に示したように、レジ
スト７２を除去した後、通常の方法を用いてソース／ド
レイン領域７１及びソース／ドレイン領域７５、の上部
に金属シリサイド層７６を形成する。以上により、本発
明の第２の実施の形態にかかるCMOS半導体装置が形成さ
れる。この本発明の第２の実施の形態によれば、本発明
の第１の実施の形態と同様の効果を得ることができる。 （本発明の第３の実施の形態）本発明の第３の実施の形
態を図面（図１６〜図２２）を参酌して説明する。この
実施の形態は、第２の実施の形態と同じ構造のＣＭＯＳ
半導体装置を製造するものであるが、その製造方法が異
なる。本発明の第３の実施の形態にかかるＣＭＯＳ半導
体装置の製造方法を図面（図１６〜図２２）を参酌して
説明する。まず、第２の実施の形態にかかる図９乃至図
１０の工程は第３の実施の形態においても同様である。
【００１９】次に、図１６に示したように、シリコン窒
化膜６１及びシリコン窒化膜６７並びに素子分離領域５
２をマスクとして異方性エッチング法、例えばＲＩＥ法
を用いてシリコン基板５１をエッチングして溝６８を形
成する。このとき、溝６８を第２のｎ型不純物領域５５
及び第２のｐ型不純物領域５６よりも深く、例えば深さ
０．２μｍ程度まで形成する。次に、図１７に示したよ
うに、エピタキシャル成長法を用いることにより、溝６
８にシリコン層７７を形成する。次に、図１８に示した
ように、ｐチャネル型トランジスタ領域６５を例えばレ
ジスト７２などのマスクにより覆う。そして、レジスト
７２、シリコン窒化膜６１及びシリコン窒化膜６７並び
に素子分離領域５２をマスクとしてｎ型不純物、たとえ
ば砒素（Ａｓ）を注入する。これにより、第４のｎ型不
純物領域７４となるｎ型シリコン層が形成される。この
第４のｎ型不純物領域７４と第３のｎ型不純物領域６４
とでソース／ドレイン領域７５を形成する。次に、図１
９に示したように、レジスト７２を除去した後、ｎチャ
ネル型トランジスタ領域６６を例えばレジスト６９など
のマスクにより覆う。そして、レジスト６９、シリコン
窒化膜６１及びシリコン窒化膜６７並びに素子分離領域
５２をマスクとしてｐ型不純物、たとえばボロン（Ｂ）
を注入する。これにより、第４のｎ型不純物領域７０と
なるｎ型シリコン層が形成される。この第４のｎ型不純
物領域７０と第３のｎ型不純物領域６３とでソース／ド
レイン領域７１を形成する。
化膜６１及びシリコン窒化膜６７並びに素子分離領域５
２をマスクとして異方性エッチング法、例えばＲＩＥ法
を用いてシリコン基板５１をエッチングして溝６８を形
成する。このとき、溝６８を第２のｎ型不純物領域５５
及び第２のｐ型不純物領域５６よりも深く、例えば深さ
０．２μｍ程度まで形成する。次に、図１７に示したよ
うに、エピタキシャル成長法を用いることにより、溝６
８にシリコン層７７を形成する。次に、図１８に示した
ように、ｐチャネル型トランジスタ領域６５を例えばレ
ジスト７２などのマスクにより覆う。そして、レジスト
７２、シリコン窒化膜６１及びシリコン窒化膜６７並び
に素子分離領域５２をマスクとしてｎ型不純物、たとえ
ば砒素（Ａｓ）を注入する。これにより、第４のｎ型不
純物領域７４となるｎ型シリコン層が形成される。この
第４のｎ型不純物領域７４と第３のｎ型不純物領域６４
とでソース／ドレイン領域７５を形成する。次に、図１
９に示したように、レジスト７２を除去した後、ｎチャ
ネル型トランジスタ領域６６を例えばレジスト６９など
のマスクにより覆う。そして、レジスト６９、シリコン
窒化膜６１及びシリコン窒化膜６７並びに素子分離領域
５２をマスクとしてｐ型不純物、たとえばボロン（Ｂ）
を注入する。これにより、第４のｎ型不純物領域７０と
なるｎ型シリコン層が形成される。この第４のｎ型不純
物領域７０と第３のｎ型不純物領域６３とでソース／ド
レイン領域７１を形成する。
【００２０】次に、図２０に示したように、レジスト６
９を除去した後、通常の方法を用いてソース／ドレイン
領域７１及びソース／ドレイン領域７５、の上部に金属
シリサイド層７６を形成する。以上により、本発明の第
３の実施の形態にかかるCMOS半導体装置が形成される。
この本発明の第３の実施の形態によれば、本発明の第１
の実施の形態と同様の効果を得ることができる。さら
に、第２の実施の形態に比べて工程数を削減する効果を
得ることができる。
９を除去した後、通常の方法を用いてソース／ドレイン
領域７１及びソース／ドレイン領域７５、の上部に金属
シリサイド層７６を形成する。以上により、本発明の第
３の実施の形態にかかるCMOS半導体装置が形成される。
この本発明の第３の実施の形態によれば、本発明の第１
の実施の形態と同様の効果を得ることができる。さら
に、第２の実施の形態に比べて工程数を削減する効果を
得ることができる。
【００２１】
【発明の効果】本発明によれば、ソース／ドレイン領域
の接合容量の増大や接合リークの増大を抑制するととも
に短チャネル効果を抑制することが可能となる。
の接合容量の増大や接合リークの増大を抑制するととも
に短チャネル効果を抑制することが可能となる。
【図１】従来のＭＯＳトランジスタの構造断面図。
【図２】図１におけるＡ―Ａ’断面の不純物分布及び電
気的に効く分布を示した図。
気的に効く分布を示した図。
【図３】本発明の第１の実施の形態にかかる半導体装置
の構造を示す断面図。
の構造を示す断面図。
【図４】本発明の第１の実施の形態の半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図５】本発明の第１の実施の形態の半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図６】本発明の第１の実施の形態の半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図７】本発明の第１の実施の形態の半導体装置の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図８】本発明の第１の実施の形態の変形例にかかる半
導体装置の断面図。
導体装置の断面図。
【図９】本発明の第２の実施の形態の半導体装置の断面
図。
図。
【図１０】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図１１】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図１２】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図１３】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図１４】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図１５】本発明の第２の実施の形態の半導体装置の製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図１６】本発明の第３の実施の形態の半導体装置の製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図１７】本発明の第３の実施の形態の半導体装置の製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図１８】本発明の第３の実施の形態の半導体装置の製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図１９】本発明の第３の実施の形態の半導体装置の製
造方法を示す工程断面図。
造方法を示す工程断面図。
【図２０】本発明の第３の実施の形態の半導体装置の製
造方法を示す工程断面図。
造方法を示す工程断面図。
１・・・・半導体基板、２・・・・素子分離領域、３・・・・ｎ型ウ
ェル領域、４・・・・ゲート絶縁膜、５・・・・ゲート電極、６
・・・・ソース／ドレイン領域、７・・・・ｎ型高濃度不純物領
域、８・・・・金属シリサイド層、９・・・・層間絶縁膜、１０
・・・・上層配線、１１・・・・コンタクト、２１・・・・シリコン
基板、２２・・・・素子分離領域、２３・・・・ゲート絶縁膜、
２４・・・・ゲート電極、２５・・・・ｐ型ポリシリコン膜、２
６・・・・シリコン窒化膜、２７・・・・シリコン窒化膜、２８
・・・・ｎ型ウェル領域、２９・・・・ソース／ドレイン領域、
３０・・・・第１のｐ型不純物領域、３１・・・・第２のｐ型不
純物領域、３２・・・・第１のｎ型不純物領域、３３・・・・第
２のｎ型不純物領域、３４・・・・金属シリサイド層、３５
・・・・層間絶縁膜、３６・・・・真性層、３７・・・・コンタク
ト、３８・・・・溝、５１・・・・シリコン基板、５２・・・・素子
分離領域、５３・・・・ｎ型ウェル領域、５４・・・・ｐ型ウェ
ル領域、５５・・・・第２のｎ型不純物領域、５６・・・・第２
のｐ型不純物領域、５７・・・・第１のｎ型不純物領域、５
８・・・・第１のｐ型不純物領域、５９・・・・ゲート絶縁膜、
６０・・・・ポリシリコン膜、６１・・・・シリコン窒化膜、６
２・・・・ゲート電極、６３・・・・第３のｐ型不純物領域、６
４・・・・第３のｎ型不純物領域、６５・・・・ｐチャネル型ト
ランジスタ領域、６６・・・・ｎチャネル型トランジスタ領
域、６７・・・・シリコン窒化膜、６８・・・・溝、６９・・・・レ
ジスト、７０・・・・第４のｐ型不純物領域、７１・・・・ソー
ス／ドレイン領域、７２・・・・レジスト、７３・・・・溝、７
４・・・・第４のｎ型不純物領域、７５・・・・ソース／ドレイ
ン領域、７６・・・・金属シリサイド層、７７・・・・シリコン
層、７８・…ｎ型層、７９・…ｐ型層。
ェル領域、４・・・・ゲート絶縁膜、５・・・・ゲート電極、６
・・・・ソース／ドレイン領域、７・・・・ｎ型高濃度不純物領
域、８・・・・金属シリサイド層、９・・・・層間絶縁膜、１０
・・・・上層配線、１１・・・・コンタクト、２１・・・・シリコン
基板、２２・・・・素子分離領域、２３・・・・ゲート絶縁膜、
２４・・・・ゲート電極、２５・・・・ｐ型ポリシリコン膜、２
６・・・・シリコン窒化膜、２７・・・・シリコン窒化膜、２８
・・・・ｎ型ウェル領域、２９・・・・ソース／ドレイン領域、
３０・・・・第１のｐ型不純物領域、３１・・・・第２のｐ型不
純物領域、３２・・・・第１のｎ型不純物領域、３３・・・・第
２のｎ型不純物領域、３４・・・・金属シリサイド層、３５
・・・・層間絶縁膜、３６・・・・真性層、３７・・・・コンタク
ト、３８・・・・溝、５１・・・・シリコン基板、５２・・・・素子
分離領域、５３・・・・ｎ型ウェル領域、５４・・・・ｐ型ウェ
ル領域、５５・・・・第２のｎ型不純物領域、５６・・・・第２
のｐ型不純物領域、５７・・・・第１のｎ型不純物領域、５
８・・・・第１のｐ型不純物領域、５９・・・・ゲート絶縁膜、
６０・・・・ポリシリコン膜、６１・・・・シリコン窒化膜、６
２・・・・ゲート電極、６３・・・・第３のｐ型不純物領域、６
４・・・・第３のｎ型不純物領域、６５・・・・ｐチャネル型ト
ランジスタ領域、６６・・・・ｎチャネル型トランジスタ領
域、６７・・・・シリコン窒化膜、６８・・・・溝、６９・・・・レ
ジスト、７０・・・・第４のｐ型不純物領域、７１・・・・ソー
ス／ドレイン領域、７２・・・・レジスト、７３・・・・溝、７
４・・・・第４のｎ型不純物領域、７５・・・・ソース／ドレイ
ン領域、７６・・・・金属シリサイド層、７７・・・・シリコン
層、７８・…ｎ型層、７９・…ｐ型層。
フロントページの続き Ｆターム(参考） 5F040 DA00 DA01 DA12 DB03 DC01 EC07 EE05 EF02 EF09 EF11 EH02 EH07 EK05 FA03 FA07 FA18 FA19 FB02 FB04 FC02 FC05 FC10 5F048 AA08 AC03 BA01 BB07 BC06 BD04 BE03 BF06 BF16 BG14 DA19 DA27 DB06
Claims (22)
- 【請求項１】 第１導電型の半導体基板上にゲート絶縁
膜を介して形成されたゲート電極と、 前記半導体基板内に前記ゲート電極に対して自己整合的
に形成され、ソース／ドレイン領域を構成する第２導電
型の不純物層とを具備し、 前記第２導電型の不純物層は第１導電型の不純物を含ま
ないことを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板上にゲート絶縁
膜を介して形成されたゲート電極と、 前記半導体基板の所定の領域に前記ゲート電極に対して
自己整合的に形成され、ソース／ドレイン領域を構成す
る第２導電型の不純物層とを具備し、 前記半導体基板の所定の領域はエピタキシャル成長法に
より形成されたことを特徴とする半導体装置。 - 【請求項３】 前記第２導電型の不純物層の深さ（Ｘ
ｊ）と前記第２導電型の不純物層の横方向の広がり（Ｙ
ｊ）の比がＹｊ／Ｘｊ＜０．７であることを特徴とする
請求項１又は２記載の半導体装置。 - 【請求項４】 前記第２導電型の不純物層の間に、その
不純物層の側面にのみ接するよう形成された第１導電型
の不純物層をも具備することを特徴する請求項１乃至３
記載の半導体装置。 - 【請求項５】 前記第２導電型の不純物層の底部と前記
半導体基板の間には、真性層が形成されていることを特
徴とする請求項１乃至４記載の半導体装置。 - 【請求項６】 第１導電型の半導体基板上にゲート絶縁
膜を介して形成されたゲート電極と、 前記ゲート電極の側面に形成された側壁絶縁膜と、 前記半導体基板内に前記ゲート電極に対して自己整合的
に形成された第２導電型の第１の不純物層と、 前記半導体基板内に前記ゲート電極及び前記側壁絶縁膜
に対して自己整合的に形成され、ソース／ドレイン領域
を構成する第２導電型の第２の不純物層とを具備し、 前記第２の不純物層は第１導電型の不純物を含まないこ
とを特徴とする半導体装置。 - 【請求項７】 第１導電型の半導体基板上にゲート絶縁
膜を介して形成されたゲート電極と、 前記ゲート電極の側面に形成された側壁絶縁膜と、 前記半導体基板内に前記ゲート電極に対して自己整合的
に形成された第２導電型の第１の不純物層と、 前記半導体基板の所定の領域に前記ゲート電極及び前記
側壁絶縁膜に対して自己整合的に形成され、ソース／ド
レイン領域を構成する第２導電型の第２の不純物層とを
具備し、 前記半導体基板の所定の領域はエピタキシャル成長法に
より形成されたことを特徴とする半導体装置。 - 【請求項８】 前記第２の不純物層の深さ（Ｘｊ）と前
記第２の不純物層の横方向の広がり（Ｙｊ）の比がＹｊ
／Ｘｊ＜０．７であることを特徴とする請求項６又は７
記載の半導体装置。 - 【請求項９】 前記第２の不純物層の間であって、その
不純物層の側面にのみ接するよう形成された第１導電型
の不純物層をも具備することを特徴する請求項６乃至８
記載の半導体装置。 - 【請求項１０】 前記第２の不純物層の底部と前記半導
体基板の間には、真性層が形成されていることを特徴と
する請求項６乃至９記載の半導体装置。 - 【請求項１１】 第１導電型の半導体基板上にゲート絶
縁膜を介してゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板を所定の
深さまでエッチングして溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内にソース／ドレ
イン領域を構成する第２導電型の不純物層を形成するエ
ピタキシャル成長工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記エピタキシャル成長工程におい
て、前記第２導電型の不純物層を形成する前に不純物を
含まない層を形成することを特徴とする請求項１１記載
の半導体装置の製造方法。 - 【請求項１３】 第１導電型の半導体基板上にゲート絶
縁膜を介してゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板を所定の
深さまでエッチングして溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内に前記半導体基
板と同質の半導体層を形成する工程と、 前記半導体層内にソース／ドレイン領域を構成する第２
導電型の不純物層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１４】 第１導電型の半導体基板上にゲート絶
縁膜を介してゲート電極を形成する工程と、 前記ゲート電極に対して自己整合的に第２導電型の第１
の不純物層を形成する工程と、 前記ゲート電極の側面に側壁絶縁膜を形成する工程と、 前記ゲート電極及び前記側壁絶縁膜をマスクとして前記
半導体基板を所定の深さまでエッチングして溝を形成す
る工程と、 エピタキシャル成長法を用いて前記溝内にソース／ドレ
イン領域を構成する第２導電型の第２の不純物層を形成
するエピタキシャル成長工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１５】 前記エピタキシャル成長工程におい
て、前記第２導電型の第２の不純物層を形成する前に不
純物を含まない層を形成することを特徴とする請求項１
４記載の半導体装置の製造方法。 - 【請求項１６】 第１導電型の半導体基板上にゲート絶
縁膜を介してゲート電極を形成する工程と、 前記ゲート電極に対して自己整合的に第２導電型の第１
の不純物層を形成する工程と、 前記ゲート電極の側面に側壁絶縁膜を形成する工程と、 前記ゲート電極及び前記側壁絶縁膜をマスクとして前記
半導体基板を所定の深さまでエッチングして溝を形成す
る工程と、 エピタキシャル成長法を用いて前記溝内に前記半導体基
板と同質の半導体層を形成する工程と、 前記半導体層内にソース／ドレイン領域を構成する第２
導電型の第２の不純物層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１７】 第１導電型の半導体基板の所定の深さ
の領域に第１導電型の不純物層を形成する工程と、 前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極をマスクとして前記半導体基板をエッチ
ングすることにより、前記第１導電型の不純物層よりも
深い溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内にソース／ドレ
イン領域を構成する第２導電型の不純物層を形成するエ
ピタキシャル成長工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１８】 前記エピタキシャル成長工程におい
て、前記第２導電型の不純物層を形成する前に不純物を
含まない層を形成することを特徴とする請求項１７記載
の半導体装置の製造方法。 - 【請求項１９】 第１導電型の半導体基板の所定の深さ
の領域に第１導電型の不純物層を形成する工程と、 前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極をマスクとして前記半導体基板をエッチ
ングすることにより、前記第１導電型の不純物層よりも
深い溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内に前記半導体基
板と同質の半導体層を形成する工程と、 前記半導体層内にソース／ドレイン領域を構成する第２
導電型の不純物層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２０】 第１導電型の半導体基板の所定の深さ
の領域に第１導電型の不純物層を形成する工程と、 前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極に対して自己整合的に第２導電型の第１
の不純物層を形成する工程と、 前記ゲート電極の側面に側壁絶縁膜を形成する工程と、 前記ゲート電極及び前記側壁絶縁膜をマスクとして前記
半導体基板をエッチングすることにより、前記第１導電
型の不純物層よりも深い溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内にソース／ドレ
イン領域を構成する第２導電型の第２の不純物層を形成
するエピタキシャル成長工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２１】 前記エピタキシャル成長工程におい
て、前記第２導電型の第２の不純物層を形成する前に不
純物を含まない層を形成することを特徴とする請求項２
０記載の半導体装置の製造方法。 - 【請求項２２】 第１導電型の半導体基板の所定の深さ
の領域に第１導電型の不純物層を形成する工程と、 前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極に対して自己整合的に第２導電型の第１
の不純物層を形成する工程と、 前記ゲート電極の側面に側壁絶縁膜を形成する工程と、 前記ゲート電極及び前記側壁絶縁膜をマスクとして前記
半導体基板をエッチングすることにより、前記第１導電
型の不純物層よりも深い溝を形成する工程と、 エピタキシャル成長法を用いて前記溝内に前記半導体基
板と同質の半導体層を形成する工程と、 前記半導体層内にソース／ドレイン領域を構成する第２
導電型の第２の不純物層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108093A JP2000299462A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108093A JP2000299462A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299462A true JP2000299462A (ja) | 2000-10-24 |
Family
ID=14475703
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11108093A Pending JP2000299462A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299462A (ja) |
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-
1999
- 1999-04-15 JP JP11108093A patent/JP2000299462A/ja active Pending
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